JPS63259711A - クロツク切替回路 - Google Patents
クロツク切替回路Info
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- JPS63259711A JPS63259711A JP62094401A JP9440187A JPS63259711A JP S63259711 A JPS63259711 A JP S63259711A JP 62094401 A JP62094401 A JP 62094401A JP 9440187 A JP9440187 A JP 9440187A JP S63259711 A JPS63259711 A JP S63259711A
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- clock
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Links
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000002159 abnormal effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 9
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 3
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル回路におけるクロック切替回路に関す
る。
る。
第５図は、この種のクロック切替回路をブラック・ボッ
クスで示したもので、入力クロックＣＬに１゜ＣＬＫ２
． ＣＬに３の中からいずれか１つを、２ビット選択信
号５ＥＬ１．５ＥＬ２で選択し、またリセット状態では
゛Ｌ″レベルを出力クロックＣＬＫＯとして出力するも
のである。
クスで示したもので、入力クロックＣＬに１゜ＣＬＫ２
． ＣＬに３の中からいずれか１つを、２ビット選択信
号５ＥＬ１．５ＥＬ２で選択し、またリセット状態では
゛Ｌ″レベルを出力クロックＣＬＫＯとして出力するも
のである。
第６図はこの種のクロック切替回路の従来例の回路図、
第７図はそのタイミング図である。
第７図はそのタイミング図である。
このクロック切替回路は、リセット信号ＲＥＳＥＴを反
転するインバータ２６と、２ビット選択信号５ＥＬＩ、
５ＥＬ２をそれぞれ反転するインバータ２１゜２２と
、反転された２ビット選択信号５ＥＬＩ、 ５ＥＬ２の
論理積をとるアンドゲート２３と、選択信号５ＥＬＩ、
５ＥＬ２の論理積をとるアンドゲート２４と、選択信
号５ＥＬＩ、 ５ＥＬ２の論理積をとるアンドゲート２
５と、アンドゲート２３の出力が゛Ｈパで、かつインバ
ータ２６の出力がＨ″のとき、入力クロックＣＬＫ１を
出力する３人カアンドゲート２７と、アンドゲート２４
の出力がＨ″で、かつ１インバータ２６の出力がＨ″の
とき、入力クロックＣＬに２を出力する３人カアンドゲ
ート２８と、アンドゲート２５の出力がＨＨで、かつイ
ンバータ２６の出力が１１ ＨＩＩのとき、入力クロッ
クＣＬに３を出力する３人カアンドゲート２９と、３人
カアンドゲート２７，２８．２９のそれぞれの出力であ
る入力クロックＣＬＫＩ、 ＣＬＫ２． ＣＬＫ３のう
ちいずれかを、出力クロックＣＬＫＯとして出力するオ
アゲート３０で構成されている。
転するインバータ２６と、２ビット選択信号５ＥＬＩ、
５ＥＬ２をそれぞれ反転するインバータ２１゜２２と
、反転された２ビット選択信号５ＥＬＩ、 ５ＥＬ２の
論理積をとるアンドゲート２３と、選択信号５ＥＬＩ、
５ＥＬ２の論理積をとるアンドゲート２４と、選択信
号５ＥＬＩ、 ５ＥＬ２の論理積をとるアンドゲート２
５と、アンドゲート２３の出力が゛Ｈパで、かつインバ
ータ２６の出力がＨ″のとき、入力クロックＣＬＫ１を
出力する３人カアンドゲート２７と、アンドゲート２４
の出力がＨ″で、かつ１インバータ２６の出力がＨ″の
とき、入力クロックＣＬに２を出力する３人カアンドゲ
ート２８と、アンドゲート２５の出力がＨＨで、かつイ
ンバータ２６の出力が１１ ＨＩＩのとき、入力クロッ
クＣＬに３を出力する３人カアンドゲート２９と、３人
カアンドゲート２７，２８．２９のそれぞれの出力であ
る入力クロックＣＬＫＩ、 ＣＬＫ２． ＣＬＫ３のう
ちいずれかを、出力クロックＣＬＫＯとして出力するオ
アゲート３０で構成されている。
この回路では、リセット状態（リセット信号ＲＥＳＥＴ
−” Ｈ” ） ｒ ハ出力’１ ロックＣＬＫＯト
Ｌｒ゛Ｌ ｔ＋レベルが出力されている。リセット状態
で、選択信号５ＥＬ１−“Ｌ″” 、 ５ＥＬ２＝ ”
Ｌ ” トＬｒ入力クロックＣＬに１を選択するよう
にしておき、次にリセットを解除すると、タイミングに
よっては符号３１のようなスパイクもしくは不正パルス
幅クロックが出力クロックＣＬＫＯに発生する。また、
次に、選択信号５ＥＬ１＝ ” Ｉ−１” 、 ５ＥＬ
２＝ ” Ｌ ” トＬ／、入力クロックＣＬＫ２に選
択しなおすように指示すると、やはり、タイミングによ
って符号３２のようなスパイクが発生する。さらに、５
ＥＬ１＝ ” Ｌ ” 、 ５ＥＬ２＝ １１ Ｈ１１
とし、入力クロックＣＬＫ３を選択しなおすように指示
しても、タイミングにより符号３３゜３４のようなスパ
イクや不正パルス幅クロックが出力クロックＣＬＫＯに
発生する。さらに、リセット信号ＲＥＳＥＴ ＝ ”
Ｈ”とし、再リセットをかけると、符号３５のような不
正パルス幅クロックが発生する。
−” Ｈ” ） ｒ ハ出力’１ ロックＣＬＫＯト
Ｌｒ゛Ｌ ｔ＋レベルが出力されている。リセット状態
で、選択信号５ＥＬ１−“Ｌ″” 、 ５ＥＬ２＝ ”
Ｌ ” トＬｒ入力クロックＣＬに１を選択するよう
にしておき、次にリセットを解除すると、タイミングに
よっては符号３１のようなスパイクもしくは不正パルス
幅クロックが出力クロックＣＬＫＯに発生する。また、
次に、選択信号５ＥＬ１＝ ” Ｉ−１” 、 ５ＥＬ
２＝ ” Ｌ ” トＬ／、入力クロックＣＬＫ２に選
択しなおすように指示すると、やはり、タイミングによ
って符号３２のようなスパイクが発生する。さらに、５
ＥＬ１＝ ” Ｌ ” 、 ５ＥＬ２＝ １１ Ｈ１１
とし、入力クロックＣＬＫ３を選択しなおすように指示
しても、タイミングにより符号３３゜３４のようなスパ
イクや不正パルス幅クロックが出力クロックＣＬＫＯに
発生する。さらに、リセット信号ＲＥＳＥＴ ＝ ”
Ｈ”とし、再リセットをかけると、符号３５のような不
正パルス幅クロックが発生する。
上述した従来のクロック切替回路は、出力ＣＬＫＯにス
パイクが発生したり、不正パルス幅クロックが発生した
りするが、これらはリセット信号ＲＥＳＥＴと２ビット
選択信号５ＥＬＩ、 ５ＥＬ２を変化させるタイミング
により生じたり、生じなかったりし、また入力クロック
ＣＬに１． ＣＬＫ２． ＣＬに３間の位相差、周波数
差によっても発生する場合と、そうでない場合があり、
さらにデバイス間のばらつきや電源電圧変動、温度変動
により発生したり、しなかったりし、このため出力クロ
ックＣ［に０を後段の回路のクロックとして使用すると
き、この後段の回路の動作が一意的に定まらなくなると
いう欠点がある。
パイクが発生したり、不正パルス幅クロックが発生した
りするが、これらはリセット信号ＲＥＳＥＴと２ビット
選択信号５ＥＬＩ、 ５ＥＬ２を変化させるタイミング
により生じたり、生じなかったりし、また入力クロック
ＣＬに１． ＣＬＫ２． ＣＬに３間の位相差、周波数
差によっても発生する場合と、そうでない場合があり、
さらにデバイス間のばらつきや電源電圧変動、温度変動
により発生したり、しなかったりし、このため出力クロ
ックＣ［に０を後段の回路のクロックとして使用すると
き、この後段の回路の動作が一意的に定まらなくなると
いう欠点がある。
本発明のクロック切替回路は、全く非同期な第１、第２
、…、第ｍのクロックとｎビット（ただし、２ｎ＝ｍ）
の選択信号を入力し、リセット状態では“Ｌ″ルベル、
リセット解除状態ではｎビットの選択信号の第１．第２
の論理レベルの組合わせに応じて、第１．第２、…、第
ｍのクロックをそれぞれ出力クロックとして出力する、
クロック切替回路であって、 リセット状態では第１の論理レベルを出力し、リセット
状態の解除後、ｎビット選択信号の論理レベルの変化を
、その変化後の出力クロックの最初の立上りによりラッ
チするラッチ回路と、第１．第２、…、第ｍのゲート信
号が第２の論理レベルのとき、それぞれ第１．第２、…
、第ｍのクロックを出力する第１．第２、…、第ｍのゲ
ート回路と、 第１．第２、…、第ｍのゲート回路から出力された第１
または第２または…第ｍのクロックを出力クロックとし
て出力する出力段のゲート回路と、ｎビットの選択信号
のラッチ回路出力をもとに、ｎビット選択信号の第１．
第２の論理レベルの組合わせに応じて、前記出力段のゲ
ート回路に出力すべき信号を、第１．第２、…、第ｍの
クロックの中から選択するように、リセット解除状態で
第１、第２、…、第ｍのクロックに指示する信号を発生
し、リセット状態では本指示信号をすべてについて第１
の論理レベルとして出力するデコーダと、と、 第１．第２、…、第ｍのゲート信号のすべてが第１の論
理レベルにあるとき、第２の論理レベルを、それ以外で
は第１の論理レベルを出力する制御用ゲート回路と、 デコーダの出力が第１の論理レベルに変化する毎に、そ
の変化後の第１または第２または…第ｍのクロックの最
初の立下りにより第２の論理レベルから第１の論理レベ
ルに変化し、前記制御用ゲート回路の出力が第２の論理
レベルにあったとき、デコーダの出力が第２の論理レベ
ルに変化する毎に、その変化後の第１または第２または
…第ｍのクロックの最初の立下りにより第１の論理レベ
ルから第２の論理レベルに変化する前記第１．第２、…
、第ｍのゲート信号をそれぞれ発生するｍ個のゲート開
閉回路とを有する。
、…、第ｍのクロックとｎビット（ただし、２ｎ＝ｍ）
の選択信号を入力し、リセット状態では“Ｌ″ルベル、
リセット解除状態ではｎビットの選択信号の第１．第２
の論理レベルの組合わせに応じて、第１．第２、…、第
ｍのクロックをそれぞれ出力クロックとして出力する、
クロック切替回路であって、 リセット状態では第１の論理レベルを出力し、リセット
状態の解除後、ｎビット選択信号の論理レベルの変化を
、その変化後の出力クロックの最初の立上りによりラッ
チするラッチ回路と、第１．第２、…、第ｍのゲート信
号が第２の論理レベルのとき、それぞれ第１．第２、…
、第ｍのクロックを出力する第１．第２、…、第ｍのゲ
ート回路と、 第１．第２、…、第ｍのゲート回路から出力された第１
または第２または…第ｍのクロックを出力クロックとし
て出力する出力段のゲート回路と、ｎビットの選択信号
のラッチ回路出力をもとに、ｎビット選択信号の第１．
第２の論理レベルの組合わせに応じて、前記出力段のゲ
ート回路に出力すべき信号を、第１．第２、…、第ｍの
クロックの中から選択するように、リセット解除状態で
第１、第２、…、第ｍのクロックに指示する信号を発生
し、リセット状態では本指示信号をすべてについて第１
の論理レベルとして出力するデコーダと、と、 第１．第２、…、第ｍのゲート信号のすべてが第１の論
理レベルにあるとき、第２の論理レベルを、それ以外で
は第１の論理レベルを出力する制御用ゲート回路と、 デコーダの出力が第１の論理レベルに変化する毎に、そ
の変化後の第１または第２または…第ｍのクロックの最
初の立下りにより第２の論理レベルから第１の論理レベ
ルに変化し、前記制御用ゲート回路の出力が第２の論理
レベルにあったとき、デコーダの出力が第２の論理レベ
ルに変化する毎に、その変化後の第１または第２または
…第ｍのクロックの最初の立下りにより第１の論理レベ
ルから第２の論理レベルに変化する前記第１．第２、…
、第ｍのゲート信号をそれぞれ発生するｍ個のゲート開
閉回路とを有する。
（作用）
このようにして、ｎビットの選択信号を出力クロックの
立上りでラッチし、かつ、先に出力されていたクロック
がその立下りのタイミングでゲート回路で阻止され、こ
れを持って、次に、出力が指示されているクロックがそ
の立下りのタイミングでゲート回路を通過するようにす
ることにより、出力クロックにスパイクや不正パルス幅
クロックを発生させることなく、ｍ本のクロック間で自
由にクロック切替が出来る。しかも、リセット解除時は
、あらかじめ出力が指示されているクロックがその立下
りでゲート回路を通過し、また、再リセット時も最後に
出力が続いていたクロックが、その立下りでゲート回路
で阻止されるため、リセット信号に起因するスパイクや
不正パルス幅のクロックも発生しない。
立上りでラッチし、かつ、先に出力されていたクロック
がその立下りのタイミングでゲート回路で阻止され、こ
れを持って、次に、出力が指示されているクロックがそ
の立下りのタイミングでゲート回路を通過するようにす
ることにより、出力クロックにスパイクや不正パルス幅
クロックを発生させることなく、ｍ本のクロック間で自
由にクロック切替が出来る。しかも、リセット解除時は
、あらかじめ出力が指示されているクロックがその立下
りでゲート回路を通過し、また、再リセット時も最後に
出力が続いていたクロックが、その立下りでゲート回路
で阻止されるため、リセット信号に起因するスパイクや
不正パルス幅のクロックも発生しない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のクロック切替回路の一実施例の回路図
、第２図はそのタイミング図である。
、第２図はそのタイミング図である。
フリップフロップ１はリセット状態では“Ｌ ＩＴレベ
ルを出力し、リセット状態解除後はｎビット選択信号５
ＥＬ１〜５ＥＬｎを出力クロックＣＬに０の立上りでラ
ッチする。デコーダ２はフリップフロップ１の出力であ
る内部選択信号Ｓ１〜ｓｎを２進数とみて、出力Ｙｌ〜
Ｙｍ（ｍ＝２ｎ）のうち、それに対応する出力を１１８
ＩＴレベルとし、またリセット人力Ｒ−“Ｈ″に対し
てＹ１〜ＹｍすべてをＬ ＩＩレベルとする。ゲート開
閉回路３１，３２、…、３ｍは全く同じ機能を有するも
のであり、Ｄ Ｉ ＝ ” Ｌ ”のときはＣＫ大入力
立下りに同期してＱ→“シ″となり、また、［）１＝“
Ｈ″のときはＤ２−“Ｈ″のときに限り、ＧＫ大入力立
下りに同期してＱ→ＩＩ Ｈ１１となるものである。ア
ンドゲート４１はゲート信号Ｇ１がＨ＋＋のとき入力ク
ロックＣＬに１を出力し、アンドゲート４２はゲート信
号Ｇ２がＨ″のとき人力クロックＣＬＫ２を出力し、…
、アンドゲート４ｍはゲート信号Ｇｍが“ＨＩＩのとき
入力クロックＣ［にｍを出力する。オアゲート５は、ア
ンドゲート４１〜４ｍから出力された入力クロックＣＬ
に１．Ｃ［に２、…、Ｃ［にｍを出力りロックＣしに０
として出力する。ノアゲート６はゲート開閉回路３１〜
３ｍのゲート信号Ｇ１〜Ｑｍを入力し、共通セット信号
Ｇｏを出力する。
ルを出力し、リセット状態解除後はｎビット選択信号５
ＥＬ１〜５ＥＬｎを出力クロックＣＬに０の立上りでラ
ッチする。デコーダ２はフリップフロップ１の出力であ
る内部選択信号Ｓ１〜ｓｎを２進数とみて、出力Ｙｌ〜
Ｙｍ（ｍ＝２ｎ）のうち、それに対応する出力を１１８
ＩＴレベルとし、またリセット人力Ｒ−“Ｈ″に対し
てＹ１〜ＹｍすべてをＬ ＩＩレベルとする。ゲート開
閉回路３１，３２、…、３ｍは全く同じ機能を有するも
のであり、Ｄ Ｉ ＝ ” Ｌ ”のときはＣＫ大入力
立下りに同期してＱ→“シ″となり、また、［）１＝“
Ｈ″のときはＤ２−“Ｈ″のときに限り、ＧＫ大入力立
下りに同期してＱ→ＩＩ Ｈ１１となるものである。ア
ンドゲート４１はゲート信号Ｇ１がＨ＋＋のとき入力ク
ロックＣＬに１を出力し、アンドゲート４２はゲート信
号Ｇ２がＨ″のとき人力クロックＣＬＫ２を出力し、…
、アンドゲート４ｍはゲート信号Ｇｍが“ＨＩＩのとき
入力クロックＣ［にｍを出力する。オアゲート５は、ア
ンドゲート４１〜４ｍから出力された入力クロックＣＬ
に１．Ｃ［に２、…、Ｃ［にｍを出力りロックＣしに０
として出力する。ノアゲート６はゲート開閉回路３１〜
３ｍのゲート信号Ｇ１〜Ｑｍを入力し、共通セット信号
Ｇｏを出力する。
次に、本実施例の動作を第２図を参照しながら説明する
。まず、リセット信号ＲＥＳＥＴ ＝ ” Ｈ” 。
。まず、リセット信号ＲＥＳＥＴ ＝ ” Ｈ” 。
ｎビット選択信号５ＥＬＩ〜５ＥＬｎ＝ ” Ｌ”が入
力として与えられているものとする。このとき、ｎビッ
ト内部選択信Ｑ８１〜Ｓ ｎ −” Ｌ ”であり、ま
たデコーダ２の出力はＹ１〜Ｙｍ＝”Ｌ”である。
力として与えられているものとする。このとき、ｎビッ
ト内部選択信Ｑ８１〜Ｓ ｎ −” Ｌ ”であり、ま
たデコーダ２の出力はＹ１〜Ｙｍ＝”Ｌ”である。
よって、ゲート開閉回路３１〜３ｍの機能よりゲート信
号Ｇ１〜Ｇｍ−“Ｌ ＩＩであるからノアゲート６の出
力共通セット信号ＧＯは、ＧＯ＝“）」′であり、また
アンドゲート４１〜４ｍの出力はすべてｌ Ｌ ＩＩ、
従ってオアゲート５の出力ＣＬに０＝“Ｌ″である。こ
の状態で時刻ｔ１にリセット信号ＲＥＳＥＴをＬ″にし
てリセット状態を解除すると、この時刻ｔ１でデコーダ
２の第１の出力Ｙ１＝ ｒｌ Ｌ ＋＋→ＩＩ Ｈ１１
となる。すなわち、ゲート開閉回路３１の入力Ｄ１−“
Ｈ”、Ｄ２＝’“Ｆ（ＴＩであるから、時刻ｔ１のあと
の入力クロックＣＬＫＩの最初の立下りエツジのある時
刻ｔ２でゲート開閉回路３１の出力、すなわち第１のゲ
ート信号Ｇ１＝１１１ ＩＩ→１１ Ｈ１１となり、ア
ンドゲート４１の出力、従ってオアゲート５の出力ＣＬ
に０には入力クロックＣＬに１が現われ、また共通セッ
ト信号ＧＯ＝“ＨＩＩ→１１ Ｌ ＩＩとなる。
号Ｇ１〜Ｇｍ−“Ｌ ＩＩであるからノアゲート６の出
力共通セット信号ＧＯは、ＧＯ＝“）」′であり、また
アンドゲート４１〜４ｍの出力はすべてｌ Ｌ ＩＩ、
従ってオアゲート５の出力ＣＬに０＝“Ｌ″である。こ
の状態で時刻ｔ１にリセット信号ＲＥＳＥＴをＬ″にし
てリセット状態を解除すると、この時刻ｔ１でデコーダ
２の第１の出力Ｙ１＝ ｒｌ Ｌ ＋＋→ＩＩ Ｈ１１
となる。すなわち、ゲート開閉回路３１の入力Ｄ１−“
Ｈ”、Ｄ２＝’“Ｆ（ＴＩであるから、時刻ｔ１のあと
の入力クロックＣＬＫＩの最初の立下りエツジのある時
刻ｔ２でゲート開閉回路３１の出力、すなわち第１のゲ
ート信号Ｇ１＝１１１ ＩＩ→１１ Ｈ１１となり、ア
ンドゲート４１の出力、従ってオアゲート５の出力ＣＬ
に０には入力クロックＣＬに１が現われ、また共通セッ
ト信号ＧＯ＝“ＨＩＩ→１１ Ｌ ＩＩとなる。
次に時刻ｔ３でｎビット選択信号５ＥＬＩ−“Ｈ″。
５ＥＬ２−…＝ ５ＥＬｎ＝″゛Ｌ”としたものとする
。このあと時刻ｔ４の出力クロックＣ［に０の最初の立
上りエツジでｎビット選択信号５ＥＬ１、…、 ５ＥＬ
ｎはラッチされ、内部選択信号はＳｌ−“Ｌ ｕ→“ｌ
Ｈ！ｌ。
。このあと時刻ｔ４の出力クロックＣ［に０の最初の立
上りエツジでｎビット選択信号５ＥＬ１、…、 ５ＥＬ
ｎはラッチされ、内部選択信号はＳｌ−“Ｌ ｕ→“ｌ
Ｈ！ｌ。
Ｓ２＝…−８ｎ−“Ｌ″となり、またデコーダ２の出力
はＹｌ−“ＨＩＩ→４Ｌ Ｌ ＩＩ 、 Ｙ ２ ＝
１′Ｌ ＩＩ→”Ｈ” 、Ｙ３＝・＝Ｙｍ＝ ”Ｌ”と
なる。コ（７）ときゲート開閉回路３１の入力はＤ １
＝ Ｙ １ ＝ ” Ｌ ”であるから、このあとの
クロック人力σＸ１すなわち時刻ｔ５の入力クロックＣ
Ｌに１の最初の立下りに同期して出力Ｑ１すなわち、第
１のゲート信号Ｇ１＝“Ｈ”→“Ｌ ＩＩとなり、アン
ドゲート４１の出力、従ってオアゲート５の出力Ｃ［に
０には、入カフロックＣＬＫ１は現われなくなり、また
共通セット信号Ｇ Ｏ＝ ” Ｌ ”→ＩＩ Ｈ１１と
なる。このとき、アンドゲート４２、従ってオアゲート
５の出力Ｃ１に０にはＣＬＫ２は現われていない。次に
、ゲート開閉回路３２をみると、Ｙ２＝ ”ｌ−（”
、Ｇｏ−“Ｈ″であるから、入力Ｄ１−゛Ｈ” 、Ｄ２
＝ ”Ｈ”となっており、時刻ｔ５のあとの入力クロッ
クＣＬＫ２の最初の立下り時刻ｔ６で出力Ｑ１すなわち
第２のゲート信号Ｇ ２ ＝ ” Ｌ ”→″゛Ｈ″と
なり、アンドゲート４２、従ってオアゲート５の出力Ｃ
ＬＫＯには入力クロックＣＬＫ２が現われ、また共通セ
ット信号ＧＯ＝”Ｈ”→ＩＩ Ｌ ＩＩとなる。
はＹｌ−“ＨＩＩ→４Ｌ Ｌ ＩＩ 、 Ｙ ２ ＝
１′Ｌ ＩＩ→”Ｈ” 、Ｙ３＝・＝Ｙｍ＝ ”Ｌ”と
なる。コ（７）ときゲート開閉回路３１の入力はＤ １
＝ Ｙ １ ＝ ” Ｌ ”であるから、このあとの
クロック人力σＸ１すなわち時刻ｔ５の入力クロックＣ
Ｌに１の最初の立下りに同期して出力Ｑ１すなわち、第
１のゲート信号Ｇ１＝“Ｈ”→“Ｌ ＩＩとなり、アン
ドゲート４１の出力、従ってオアゲート５の出力Ｃ［に
０には、入カフロックＣＬＫ１は現われなくなり、また
共通セット信号Ｇ Ｏ＝ ” Ｌ ”→ＩＩ Ｈ１１と
なる。このとき、アンドゲート４２、従ってオアゲート
５の出力Ｃ１に０にはＣＬＫ２は現われていない。次に
、ゲート開閉回路３２をみると、Ｙ２＝ ”ｌ−（”
、Ｇｏ−“Ｈ″であるから、入力Ｄ１−゛Ｈ” 、Ｄ２
＝ ”Ｈ”となっており、時刻ｔ５のあとの入力クロッ
クＣＬＫ２の最初の立下り時刻ｔ６で出力Ｑ１すなわち
第２のゲート信号Ｇ ２ ＝ ” Ｌ ”→″゛Ｈ″と
なり、アンドゲート４２、従ってオアゲート５の出力Ｃ
ＬＫＯには入力クロックＣＬＫ２が現われ、また共通セ
ット信号ＧＯ＝”Ｈ”→ＩＩ Ｌ ＩＩとなる。
以上でリセット解除および出力クロックＣ［に０に対す
る入力クロックＣＬＫ１からＣＬＫ２への切替えが、ス
パイクや不正パルス幅クロックを発生させることなく完
了した。回路の規則性により他の任意の人力クロック間
の切替もｎビット選択信号５ＥＬＩ〜５ＥＬｎを変化さ
せることにより、スパイクや不正パルス幅クロックを発
生させることなく行なうことができ、第２図上、時刻ｔ
７〜ｔ ＋ｏは入力クロッりＣＬに２からＣＬＫｌへの
切替えを説明したものである。
る入力クロックＣＬＫ１からＣＬＫ２への切替えが、ス
パイクや不正パルス幅クロックを発生させることなく完
了した。回路の規則性により他の任意の人力クロック間
の切替もｎビット選択信号５ＥＬＩ〜５ＥＬｎを変化さ
せることにより、スパイクや不正パルス幅クロックを発
生させることなく行なうことができ、第２図上、時刻ｔ
７〜ｔ ＋ｏは入力クロッりＣＬに２からＣＬＫｌへの
切替えを説明したものである。
次に、時刻ｔ １１にリセット信号ＲＥＳＥＴをＨ″と
し、再びリセット状態とするとき、この時刻で内部選択
信号Ｓ１＝…−３ｒｌ ＝ ” Ｌ ” 、デコーダ２
の出力Ｙ１ ＝ ”）ｌ” −＋ ”Ｌ” 、Ｙ２＝・
＝Ｙｍ−“Ｌ″となる。すなわち、ゲート開閉回路３１
の入力Ｄ Ｉ ＝ ” Ｌ ”であるから、時刻ｔｎの
あとの最終的に選択されていたクロックＣＬに１の最初
の立下り時刻ｔ １２で出力Ｑ１すなわち第１のゲート
信号Ｇ１＝”Ｈ”→１１ Ｌ ＩＩとなり、アンドゲー
ト４１の出力、従ってオアゲート５の出力Ｃ［に０には
入力クロックＣＬＫ１は現われなくなり、また共通セッ
ト信号ＧＯ−“Ｌ″→“Ｈ″となる。よって、これで再
リセットも出力りＯツクＣ［に０にスパイクや不正パル
ス幅クロックを生じることなく完了した。
し、再びリセット状態とするとき、この時刻で内部選択
信号Ｓ１＝…−３ｒｌ ＝ ” Ｌ ” 、デコーダ２
の出力Ｙ１ ＝ ”）ｌ” −＋ ”Ｌ” 、Ｙ２＝・
＝Ｙｍ−“Ｌ″となる。すなわち、ゲート開閉回路３１
の入力Ｄ Ｉ ＝ ” Ｌ ”であるから、時刻ｔｎの
あとの最終的に選択されていたクロックＣＬに１の最初
の立下り時刻ｔ １２で出力Ｑ１すなわち第１のゲート
信号Ｇ１＝”Ｈ”→１１ Ｌ ＩＩとなり、アンドゲー
ト４１の出力、従ってオアゲート５の出力Ｃ［に０には
入力クロックＣＬＫ１は現われなくなり、また共通セッ
ト信号ＧＯ−“Ｌ″→“Ｈ″となる。よって、これで再
リセットも出力りＯツクＣ［に０にスパイクや不正パル
ス幅クロックを生じることなく完了した。
第３図は本発明の他の実施例の回路図、第４図はそのタ
イミング図である。
イミング図である。
本実施例は第１の実施例でｎ＝１としたものに対応し、
３本の入力クロック間でのクロック切替を行なうもので
あり、第１の実施例におけるゲート開閉回路３１〜３ｍ
として、それぞれ入力クロックＣＬに１． ＣＬに２．
ＣＬＫ３のゲート信号Ｇ１．Ｇ２゜Ｇ３を生成する、
Ｊ入力にアンドゲートを有するＪＫフリップフロップ１
３，１４．１５を備えたものである。明らかに、このＪ
Ｋフリップフロップ１３〜１５は第１図のゲート開閉回
路３１〜３ｍと同じ機能を有している。
３本の入力クロック間でのクロック切替を行なうもので
あり、第１の実施例におけるゲート開閉回路３１〜３ｍ
として、それぞれ入力クロックＣＬに１． ＣＬに２．
ＣＬＫ３のゲート信号Ｇ１．Ｇ２゜Ｇ３を生成する、
Ｊ入力にアンドゲートを有するＪＫフリップフロップ１
３，１４．１５を備えたものである。明らかに、このＪ
Ｋフリップフロップ１３〜１５は第１図のゲート開閉回
路３１〜３ｍと同じ機能を有している。
次に、本実施例の動作を第４図を参照しながら説明する
。
。
まず、リセット信号ＲＥＳＥＴ ＝ ” Ｈ” 、 ２
ビット選択信号５ＥＬＩ、 ５ＥＬ２＝ ” Ｌ ”が
入力として与えられているものとする。このとき、２ビ
ツト内部選択信号８１．Ｓ２−”Ｌ”であり、またデコ
ーダ１２の出力はＹ１＝Ｙ２＝Ｙ３−”Ｌ”である。
ビット選択信号５ＥＬＩ、 ５ＥＬ２＝ ” Ｌ ”が
入力として与えられているものとする。このとき、２ビ
ツト内部選択信号８１．Ｓ２−”Ｌ”であり、またデコ
ーダ１２の出力はＹ１＝Ｙ２＝Ｙ３−”Ｌ”である。
すなわち、ＪＫフリップフロップ１３〜１５のＪ入カー
ＬＬ Ｌ ＩＩ 、 Ｋ入力＝ ｌｌ Ｌ ＩＩである
から、そのＱ出力であるゲート信号は、Ｇ１＝Ｇ２＝Ｇ
３−Ｌ ＩＩで、ノアゲート２０の出力である共通セッ
ト信号ＧＯ−”Ｈ”であり、またアンドゲート１６．１
７．１８の出力はすべて“ｌ Ｌ ＩＴ、従ってオアゲ
ート１９の出力は、ＣＬにＯ＝“Ｌ″である。
ＬＬ Ｌ ＩＩ 、 Ｋ入力＝ ｌｌ Ｌ ＩＩである
から、そのＱ出力であるゲート信号は、Ｇ１＝Ｇ２＝Ｇ
３−Ｌ ＩＩで、ノアゲート２０の出力である共通セッ
ト信号ＧＯ−”Ｈ”であり、またアンドゲート１６．１
７．１８の出力はすべて“ｌ Ｌ ＩＴ、従ってオアゲ
ート１９の出力は、ＣＬにＯ＝“Ｌ″である。
この状態で時刻ｔ１にリセット信号ＲＥＳＥＴを“Ｌ
”にしてリセット状態を解除すると、この時刻ｔ１でデ
コーダ１２の第１の出力Ｙ１−“Ｌ ＩＩ→１１ ＨＩ
Ｉとなる。すなわちＪＫフリップ７０ツブ１３のＪ入力
−“’Ｈ”、に人力−“′Ｈ″であるから、時刻ｔ１の
あとの入力クロックＣＬに１の最初の立下りエツジであ
る時刻ｔ２で、ＪＫフリップ７０ツブ１３の出力Ｑ１す
なわち第１のゲート信号Ｇ１−ＩＩ Ｌ ＩＩ→１１
ＨＩＩとなり、アンドゲート１６の出力、従ってオアゲ
ート１９の出力クロックＣ［に０には入力クロックＣＬ
に１が現われ、また共通セット信号Ｇ Ｏ＝ ” Ｈ”
→゛Ｌ ＩＴとなる。次に、時刻ｔ３に２ビット選択信
号５ＥＬ１−” Ｈ” 、 ５ＥＬ２＝ ’“Ｌ′′と
したものとする。このあと、時刻ｔ４の出力クロックＣ
［に０の最初の立下りエツジで２ビット選択信号５ＥＬ
１．５ＥＬ２はラッチされ、内部選択信号はＳ１＝゛Ｌ
”→“’Ｈ”、Ｓ２−“Ｌ″となり、また、デコーダ１
２の出力はＹ１＝“Ｈ″→“ｌ Ｌ ＩＩ。
”にしてリセット状態を解除すると、この時刻ｔ１でデ
コーダ１２の第１の出力Ｙ１−“Ｌ ＩＩ→１１ ＨＩ
Ｉとなる。すなわちＪＫフリップ７０ツブ１３のＪ入力
−“’Ｈ”、に人力−“′Ｈ″であるから、時刻ｔ１の
あとの入力クロックＣＬに１の最初の立下りエツジであ
る時刻ｔ２で、ＪＫフリップ７０ツブ１３の出力Ｑ１す
なわち第１のゲート信号Ｇ１−ＩＩ Ｌ ＩＩ→１１
ＨＩＩとなり、アンドゲート１６の出力、従ってオアゲ
ート１９の出力クロックＣ［に０には入力クロックＣＬ
に１が現われ、また共通セット信号Ｇ Ｏ＝ ” Ｈ”
→゛Ｌ ＩＴとなる。次に、時刻ｔ３に２ビット選択信
号５ＥＬ１−” Ｈ” 、 ５ＥＬ２＝ ’“Ｌ′′と
したものとする。このあと、時刻ｔ４の出力クロックＣ
［に０の最初の立下りエツジで２ビット選択信号５ＥＬ
１．５ＥＬ２はラッチされ、内部選択信号はＳ１＝゛Ｌ
”→“’Ｈ”、Ｓ２−“Ｌ″となり、また、デコーダ１
２の出力はＹ１＝“Ｈ″→“ｌ Ｌ ＩＩ。
＝ １６−
Ｙ２＝″′１″→”Ｈ”、Ｙ３−゛Ｌ″となる。このと
き、ＪＫフリップフロップ１３の入力は、Ｊ入力−“Ｌ
”、に人力−“Ｌ″であるから、このあとの時刻ｔ５の
入力クロックＣＬに１の最初の立下りに同期して、出力
Ｑ、すなわち、第１のゲート信号Ｇ １ ＝ ” Ｉ−
１”→１１ Ｌ ＩＩとなり、アンドゲート１６の出力
、従ってオアゲート１９の出力ＣＬに０に入力クロック
ＣＬに１は現われなくなり、また、共通リセット信号Ｇ
Ｏ＝ ” Ｌ ”→１１ ＨＩＩとなる。このとき、
アンドゲート１７、従ってオアゲート１９の出力ＣＬに
０には入力クロックＣＬＫ２は未だ現われていない。次
に、ＪＫフリップフロップ１４をみると、Ｙ２＝ ”）
−１” 、ＧＯ＝“Ｈ″であるからＪ入力＝゛Ｈ”、に
−人力“Ｈ″となっており、時刻ｔ５のあとの最初の入
力クロックＣＬに２の立下り時刻ｔ６で出力Ｑ１すなわ
ち、第２のゲート信号Ｇ ２ ＝ ” Ｌ ”→゛Ｈｊ
＋となり、アンドゲート１７、従ってオアゲート１９の
出力ＣＬＫＯには入力クロックＣＬに２が現われ、また
共通信号ＧＯ−”Ｈ”→“Ｌ″となる。
き、ＪＫフリップフロップ１３の入力は、Ｊ入力−“Ｌ
”、に人力−“Ｌ″であるから、このあとの時刻ｔ５の
入力クロックＣＬに１の最初の立下りに同期して、出力
Ｑ、すなわち、第１のゲート信号Ｇ １ ＝ ” Ｉ−
１”→１１ Ｌ ＩＩとなり、アンドゲート１６の出力
、従ってオアゲート１９の出力ＣＬに０に入力クロック
ＣＬに１は現われなくなり、また、共通リセット信号Ｇ
Ｏ＝ ” Ｌ ”→１１ ＨＩＩとなる。このとき、
アンドゲート１７、従ってオアゲート１９の出力ＣＬに
０には入力クロックＣＬＫ２は未だ現われていない。次
に、ＪＫフリップフロップ１４をみると、Ｙ２＝ ”）
−１” 、ＧＯ＝“Ｈ″であるからＪ入力＝゛Ｈ”、に
−人力“Ｈ″となっており、時刻ｔ５のあとの最初の入
力クロックＣＬに２の立下り時刻ｔ６で出力Ｑ１すなわ
ち、第２のゲート信号Ｇ ２ ＝ ” Ｌ ”→゛Ｈｊ
＋となり、アンドゲート１７、従ってオアゲート１９の
出力ＣＬＫＯには入力クロックＣＬに２が現われ、また
共通信号ＧＯ−”Ｈ”→“Ｌ″となる。
以上でリセット解除および出力クロックＣＬＫＯに対す
る入力クロックＣＬに１からＣＬに２への切替えが、ス
パイクや不正パルス幅クロックを発生させることなく完
了した。回路の規則性より他の任意の入力クロック間の
切替も２ビット選択信号５ＥＬＩ 。
る入力クロックＣＬに１からＣＬに２への切替えが、ス
パイクや不正パルス幅クロックを発生させることなく完
了した。回路の規則性より他の任意の入力クロック間の
切替も２ビット選択信号５ＥＬＩ 。
５ＥＬ２を変化させることにより、スパイクや不正パル
ス幅クロックを発生させることなく行なうことができ、
第４図上、時刻ｔ４〜ｔ １ｏは入力クロックＣ［に２
から入力クロックＣしに１への切替を説明したものであ
る。
ス幅クロックを発生させることなく行なうことができ、
第４図上、時刻ｔ４〜ｔ １ｏは入力クロックＣ［に２
から入力クロックＣしに１への切替を説明したものであ
る。
次に、時刻ｔ １１にリセット信号ＲＥＳＥ丁を“ＨＩ
Ｉとし、再びリセット状態とするとき、この時刻で内部
選択信号Ｓ １ ＝ ８２−” Ｌ ” 、デコーダ２
の出力Ｙ１＝”Ｈ”→”Ｌ”、Ｙ２＝“Ｌ″となる。
Ｉとし、再びリセット状態とするとき、この時刻で内部
選択信号Ｓ １ ＝ ８２−” Ｌ ” 、デコーダ２
の出力Ｙ１＝”Ｈ”→”Ｌ”、Ｙ２＝“Ｌ″となる。
すなわち、ＪＫフリップ７０ツブ１３のＪ入カー″’Ｌ
”、に人力−ＩＩ Ｌ １１であるから、時刻ｔ ｉｌ
のあとの最終的に選択されていたクロックＣＬに１の最
初の立下り時刻ｔ １２で出力Ｑ、すなわち、第１のゲ
ート信号Ｇ１＝”）ｌ”→１１ Ｌ ＩＩとなり、アン
ドゲート１６の出力、従ってオアゲート１９の出力ＣＬ
に０には入力クロックＣＬＫ１は現われなくなり、また
共通セット信号Ｇ Ｏ＝ ” Ｌ ”→゛Ｌ Ｉ＋とな
る。
”、に人力−ＩＩ Ｌ １１であるから、時刻ｔ ｉｌ
のあとの最終的に選択されていたクロックＣＬに１の最
初の立下り時刻ｔ １２で出力Ｑ、すなわち、第１のゲ
ート信号Ｇ１＝”）ｌ”→１１ Ｌ ＩＩとなり、アン
ドゲート１６の出力、従ってオアゲート１９の出力ＣＬ
に０には入力クロックＣＬＫ１は現われなくなり、また
共通セット信号Ｇ Ｏ＝ ” Ｌ ”→゛Ｌ Ｉ＋とな
る。
よって、これで再リセットも出力クロックＣＬに０にス
パイクや不正パルス幅クロックを生じることなく完了し
た。
パイクや不正パルス幅クロックを生じることなく完了し
た。
（発明の効果）
以上説明したように本発明は、ｎビットの選択信号を選
択されているクロックでラッチする回路と、このラッチ
回路の出力をデコードするデコーダと、全く非同期な入
力クロックのそれぞれのゲート信号を生成するゲート開
閉回路と、いずれか１つのゲート信号が第２の論理レベ
ルのとき第１の論理レベルを出力するゲート回路を有し
、選択信号を出力クロックの立上りでラッチし、かつ、
先に出力されていたクロックがその立下りのタイミング
回路で阻止され、これを待って他方のクロックがその立
下りのタイミングでゲート回路を通過するようにするこ
とにより、出力クロックにスパイクや不正パルス幅クロ
ックを発生させることなく、複数の入力クロック間で任
意にクロック切替でき、しかもリセット解除時はあらか
じめ出力が指示されているクロックがその立下りでゲー
ト回路を通過し、また、再リセット時も最後に出力が続
いていたクロックがその立下りでゲート回路で阻止され
るため、リセット信号に起因するスパイクや不正パルス
幅クロックも出力クロックに発生しないという効果があ
る。
択されているクロックでラッチする回路と、このラッチ
回路の出力をデコードするデコーダと、全く非同期な入
力クロックのそれぞれのゲート信号を生成するゲート開
閉回路と、いずれか１つのゲート信号が第２の論理レベ
ルのとき第１の論理レベルを出力するゲート回路を有し
、選択信号を出力クロックの立上りでラッチし、かつ、
先に出力されていたクロックがその立下りのタイミング
回路で阻止され、これを待って他方のクロックがその立
下りのタイミングでゲート回路を通過するようにするこ
とにより、出力クロックにスパイクや不正パルス幅クロ
ックを発生させることなく、複数の入力クロック間で任
意にクロック切替でき、しかもリセット解除時はあらか
じめ出力が指示されているクロックがその立下りでゲー
ト回路を通過し、また、再リセット時も最後に出力が続
いていたクロックがその立下りでゲート回路で阻止され
るため、リセット信号に起因するスパイクや不正パルス
幅クロックも出力クロックに発生しないという効果があ
る。
第１図は本発明のクロック切替回路の一実論例の回路図
、第２図はそのタイミング図、第３図は本発明の他の実
施例の回路図、第４図はそのタイミング図、第５図はク
ロック切替回路をブラックボックスで示す図、第６図は
クロック切替回路の従来例の回路図、第７図はそのタイ
ミング図である。 １．１１…ｎビットＤフリップフロップ、２．１２…ｎ
−２ｎデコーダ、 ３１．３２、…、３ｍ…ゲート開閉回路、１６．１７．
１８．４１，４２、…、４ｍ…アンドゲート、 ５．１９…オアゲート、 ６．２０…ノアゲート、 １３．１４．１５…ＪＫフリップ７０ツブ、ＣＬＫｌ、
ＣＬに２． ＣＬに３．−、 ＣＬＫｍ…入力クロッ
ク、Ｃ［に０…出力クロック、 ５ＥＬ１．５ＥＬ２．−、５ＥＬｎ・ｎビット選択信号
、ＲＥＳＥＴ…リセット信号、 ８１．８２、…、３ｎ…ｎビット内部選択信号、Ｙｌ、
Ｙ２、…、Ｙｍ…デコーダ出力、Ｇ １ 、 Ｇ ２
、−、 Ｃｉｍ・’ｙ’ −ト信号、ＧＯ…共通セット
信号。
、第２図はそのタイミング図、第３図は本発明の他の実
施例の回路図、第４図はそのタイミング図、第５図はク
ロック切替回路をブラックボックスで示す図、第６図は
クロック切替回路の従来例の回路図、第７図はそのタイ
ミング図である。 １．１１…ｎビットＤフリップフロップ、２．１２…ｎ
−２ｎデコーダ、 ３１．３２、…、３ｍ…ゲート開閉回路、１６．１７．
１８．４１，４２、…、４ｍ…アンドゲート、 ５．１９…オアゲート、 ６．２０…ノアゲート、 １３．１４．１５…ＪＫフリップ７０ツブ、ＣＬＫｌ、
ＣＬに２． ＣＬに３．−、 ＣＬＫｍ…入力クロッ
ク、Ｃ［に０…出力クロック、 ５ＥＬ１．５ＥＬ２．−、５ＥＬｎ・ｎビット選択信号
、ＲＥＳＥＴ…リセット信号、 ８１．８２、…、３ｎ…ｎビット内部選択信号、Ｙｌ、
Ｙ２、…、Ｙｍ…デコーダ出力、Ｇ １ 、 Ｇ ２
、−、 Ｃｉｍ・’ｙ’ −ト信号、ＧＯ…共通セット
信号。
Claims (1)
- 【特許請求の範囲】 全く非同期な第１、第２、…、第ｍのクロックとｎビッ
ト（ただし、２＾ｎ＝ｍ）の選択信号を入力し、リセッ
ト状態では第１の論理レベルを、リセット解除状態では
ｎビットの選択信号の第１、第２の論理レベルの組合わ
せに応じて第１のクロック、第２のクロック、…、第ｍ
のクロックをそれぞれ出力クロックとして出力するクロ
ック切替回路であって、 リセット状態では第１の論理レベルを出力し、リセット
状態の解除後、ｎビットの選択信号の論理レベルの変化
を、その変化後の出力クロックの最初の立上りによりラ
ッチするラッチ回路と、第１、第２、…、第ｍのゲート
信号が第２の論理レベルのとき、それぞれ第１、第２、
…、第ｍのクロックを出力する第１、第２、…、第ｍの
ゲート回路と、 第１、第２、…、第ｍのゲート回路から出力された第１
または第２または…第ｍのクロックを出力クロックとし
て出力する、出力段のゲート回路と、 ｎビットの選択信号のラッチ回路出力をもとに、ｎビッ
トの選択信号の第１、第２の論理レベルの組合わせに応
じて、前記出力段のゲート回路に出力すべき信号を第１
、第２、…、第ｍのクロックの中から選択するように、
リセット解除状態で第１、第２、…、第ｍのクロックに
指示する信号を発生し、リセット状態では本指示信号を
すべてについて第１の論理レベルとして出力するデコー
ダと、 第１、第２、…、第ｍのゲート信号のすべてが第１の論
理レベルにあるとき、第２の論理レベルを、それ以外で
は第１の論理レベルを出力する制御用ゲート回路と、 デコーダの出力が第１の論理レベルに変化する毎に、そ
の変化後の第１または第２または…第ｍのクロックの最
初の立下りにより第２の論理レベルから第１の論理レベ
ルに変化し、前記制御用ゲート回路の出力が第２の論理
レベルにあったとき、デコーダの出力が第２の論理レベ
ルに変化する毎にその変化後の第１または第２または…
第ｍのクロックの最初の立下りにより第１の論理レベル
から第２の論理レベルに変化する前記第１、第２、…、
第ｍのゲート信号をそれぞれ発生するｍ個のゲート開閉
回路とを有するクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094401A JPS63259711A (ja) | 1987-04-17 | 1987-04-17 | クロツク切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094401A JPS63259711A (ja) | 1987-04-17 | 1987-04-17 | クロツク切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63259711A true JPS63259711A (ja) | 1988-10-26 |
Family
ID=14109232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094401A Pending JPS63259711A (ja) | 1987-04-17 | 1987-04-17 | クロツク切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63259711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7944241B1 (en) * | 2010-01-29 | 2011-05-17 | Stmicroelectronics Pvt. Ltd. | Circuit for glitchless switching between asynchronous clocks |
-
1987
- 1987-04-17 JP JP62094401A patent/JPS63259711A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7944241B1 (en) * | 2010-01-29 | 2011-05-17 | Stmicroelectronics Pvt. Ltd. | Circuit for glitchless switching between asynchronous clocks |
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