JPH05327479A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05327479A JPH05327479A JP4123988A JP12398892A JPH05327479A JP H05327479 A JPH05327479 A JP H05327479A JP 4123988 A JP4123988 A JP 4123988A JP 12398892 A JP12398892 A JP 12398892A JP H05327479 A JPH05327479 A JP H05327479A
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- counter circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/16—Circuits for carrying over pulses between successive decades
Abstract
(57)【要約】
【目的】 マクロセルライブラリィからなるリップル型
カウンタ回路を複数個縦続して同期式カウンタ回路を作
る場合、次段のカウンタ回路に入力されるイネーブル信
号とクロック信号とのホールド時間を充分に確保する。 【構成】 前段のカウンタ回路１と後段のカウンタ回路
２との間に設けたラッチ回路６０は、回路１から出力さ
れるリップルキャリー端子ＲＣ上の信号をラッチし、そ
のラッチした信号を回路１のキャリー端子ＭＭの出力タ
イミングで出力して回路２へイネーブル信号として供給
する。これにより、回路２内のＴ−ＦＦ５１−２に入力
されるイネーブル信号とクロック信号とのホールド時間
を充分に確保でき、該Ｔ−ＦＦ５１−２の的確な動作が
行える。
カウンタ回路を複数個縦続して同期式カウンタ回路を作
る場合、次段のカウンタ回路に入力されるイネーブル信
号とクロック信号とのホールド時間を充分に確保する。 【構成】 前段のカウンタ回路１と後段のカウンタ回路
２との間に設けたラッチ回路６０は、回路１から出力さ
れるリップルキャリー端子ＲＣ上の信号をラッチし、そ
のラッチした信号を回路１のキャリー端子ＭＭの出力タ
イミングで出力して回路２へイネーブル信号として供給
する。これにより、回路２内のＴ−ＦＦ５１−２に入力
されるイネーブル信号とクロック信号とのホールド時間
を充分に確保でき、該Ｔ−ＦＦ５１−２の的確な動作が
行える。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイＬＳＩ
（Large Scale Integrated Circuit、大規模集積回路）
やスタンダードＬＳＩ等のようなマクロセルライブラリ
ィからなるリップル型カウンタ回路を複数個縦続接続し
て大きな論理機能回路からなる同期式カウンタ回路を作
っていく半導体集積回路装置に関するものである。
（Large Scale Integrated Circuit、大規模集積回路）
やスタンダードＬＳＩ等のようなマクロセルライブラリ
ィからなるリップル型カウンタ回路を複数個縦続接続し
て大きな論理機能回路からなる同期式カウンタ回路を作
っていく半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、ゲートアレイＬＳＩやスタンダー
ドセルＬＳＩのようなマクロセルライブラリィを使用し
て大きな論理機能回路を作っていく半導体集積回路装置
が提案されており、その一例として４ビットのリップル
型カウンタを用いて８ビットの同期式カウンタ回路を作
るときの構成例を図２に示す。図２は、マクロセルライ
ブラリィを用いて構成した従来の８ビット同期式カウン
タ回路の構成図である。この８ビット同期式カウンタ回
路は、２個のマクロセルライブラリィからなる４ビット
のリップル型カウンタ回路１，２を縦続接続して構成さ
れている。各４ビットのリップル型カウンタ回路１，２
は、例えばＨＣＯ１９１で構成されるもので、入力端子
ＬＤ、データ入力端子ＤＡ〜ＤＤ、アップカウント又は
ダウンカウントを指示するアップ／ダウン端子ＤＵ、該
カウンタ回路を活性化するイネーブル端子ＥＮ、キャリ
ー信号（桁上げ信号）であるＭＡＸ／ＭＩＮ信号を出力
するキャリー端子ＭＭ、リップルキャリー信号を出力す
るリップルキャリー端子ＲＣ、データ出力端子ＱＡ〜Ｑ
Ｄ、及びクロック信号ＣＬＫを入力するクロック端子Ｃ
をそれぞれ有している。
ドセルＬＳＩのようなマクロセルライブラリィを使用し
て大きな論理機能回路を作っていく半導体集積回路装置
が提案されており、その一例として４ビットのリップル
型カウンタを用いて８ビットの同期式カウンタ回路を作
るときの構成例を図２に示す。図２は、マクロセルライ
ブラリィを用いて構成した従来の８ビット同期式カウン
タ回路の構成図である。この８ビット同期式カウンタ回
路は、２個のマクロセルライブラリィからなる４ビット
のリップル型カウンタ回路１，２を縦続接続して構成さ
れている。各４ビットのリップル型カウンタ回路１，２
は、例えばＨＣＯ１９１で構成されるもので、入力端子
ＬＤ、データ入力端子ＤＡ〜ＤＤ、アップカウント又は
ダウンカウントを指示するアップ／ダウン端子ＤＵ、該
カウンタ回路を活性化するイネーブル端子ＥＮ、キャリ
ー信号（桁上げ信号）であるＭＡＸ／ＭＩＮ信号を出力
するキャリー端子ＭＭ、リップルキャリー信号を出力す
るリップルキャリー端子ＲＣ、データ出力端子ＱＡ〜Ｑ
Ｄ、及びクロック信号ＣＬＫを入力するクロック端子Ｃ
をそれぞれ有している。
【０００３】２個のカウンタ回路１，２のクロック端子
Ｃにはそれぞれクロック信号ＣＬＫが供給され、その各
入力端子ＬＤが“Ｈ”レベルに固定されている。前段の
カウンタ回路１のデータ入力端子ＤＡ〜ＤＤ、アップ／
ダウン端子ＤＵ、及びイネーブル端子ＥＮが“Ｌ”レベ
ルに固定され、リップルキャリー端子ＲＣが後段のカウ
ンタ回路２のイネーブル端子ＥＮに接続されている。後
段のカウンタ回路２０のデータ入力端子ＤＡ〜ＤＤ、及
びアップ／ダウン端子ＤＵは、“Ｌ”レベルに固定され
ている。
Ｃにはそれぞれクロック信号ＣＬＫが供給され、その各
入力端子ＬＤが“Ｈ”レベルに固定されている。前段の
カウンタ回路１のデータ入力端子ＤＡ〜ＤＤ、アップ／
ダウン端子ＤＵ、及びイネーブル端子ＥＮが“Ｌ”レベ
ルに固定され、リップルキャリー端子ＲＣが後段のカウ
ンタ回路２のイネーブル端子ＥＮに接続されている。後
段のカウンタ回路２０のデータ入力端子ＤＡ〜ＤＤ、及
びアップ／ダウン端子ＤＵは、“Ｌ”レベルに固定され
ている。
【０００４】図３は、図２に示す４ビットカウンタ回路
１，２の一部を省略した回路図である。この４ビットカ
ウンタ回路は、信号反転用のインバータ１１〜１６、２
入力ＮＡＮＤゲート２１〜２７、３入力ＮＡＮＤゲート
２８、４入力ＮＯＲゲート３１，３２、２入力ＯＲゲー
ト３３〜３８、２入力ＡＮＤゲート４１，４２、２入力
ＮＯＲゲート４３、及びイネーブル機能付きトグル型フ
リップフロップ（以下、Ｔ−ＦＦという）５１〜５４を
備えている。
１，２の一部を省略した回路図である。この４ビットカ
ウンタ回路は、信号反転用のインバータ１１〜１６、２
入力ＮＡＮＤゲート２１〜２７、３入力ＮＡＮＤゲート
２８、４入力ＮＯＲゲート３１，３２、２入力ＯＲゲー
ト３３〜３８、２入力ＡＮＤゲート４１，４２、２入力
ＮＯＲゲート４３、及びイネーブル機能付きトグル型フ
リップフロップ（以下、Ｔ−ＦＦという）５１〜５４を
備えている。
【０００５】この４ビットカウンタ回路では、４個のＴ
−ＦＦ５１〜５４が縦続接続されている。各Ｔ−ＦＦ５
１〜５４は、イネーブル端子ＥＮ、クロック端子ＣＮ、
セット端子ＳＮ、リセット端子ＲＮ、データ出力端子Ｑ
Ａ、及び反転データ出力端子ＱＮをそれぞれ有し、各イ
ネーブル端子ＥＮにイネーブル信号が入力されると動作
を開始し、クロック端子Ｃに入力されるクロック信号Ｃ
ＬＫがインバータ１３で反転され、その反転クロック信
号が各クロック端子ＣＮに入力されると、該クロック信
号の数をカウントし、そのカウント値を各データ出力端
子ＱＡ〜ＱＤから出力するようになっている。そして、
各Ｔ−ＦＦ５１〜５４のセット端子ＳＮがセット端子Ｓ
に接続され、該セット端子Ｓに入力されるセット信号に
よりセットされ、各リセット端子ＲＮにリセット端子Ｒ
が接続され、該リセット端子Ｒに入力されるリセット信
号によりリセットされるようになっている。
−ＦＦ５１〜５４が縦続接続されている。各Ｔ−ＦＦ５
１〜５４は、イネーブル端子ＥＮ、クロック端子ＣＮ、
セット端子ＳＮ、リセット端子ＲＮ、データ出力端子Ｑ
Ａ、及び反転データ出力端子ＱＮをそれぞれ有し、各イ
ネーブル端子ＥＮにイネーブル信号が入力されると動作
を開始し、クロック端子Ｃに入力されるクロック信号Ｃ
ＬＫがインバータ１３で反転され、その反転クロック信
号が各クロック端子ＣＮに入力されると、該クロック信
号の数をカウントし、そのカウント値を各データ出力端
子ＱＡ〜ＱＤから出力するようになっている。そして、
各Ｔ−ＦＦ５１〜５４のセット端子ＳＮがセット端子Ｓ
に接続され、該セット端子Ｓに入力されるセット信号に
よりセットされ、各リセット端子ＲＮにリセット端子Ｒ
が接続され、該リセット端子Ｒに入力されるリセット信
号によりリセットされるようになっている。
【０００６】各Ｔ−ＦＦ５１〜５３の出力側には、それ
らのＴ−ＦＦ５１〜５３の入力を制御するＯＲゲート３
３〜３８、ＮＡＮＤゲート２３〜２７、及びインバータ
１５，１６が接続されている。最終段のＴ−ＦＦ５４の
出力側には、ＮＯＲゲート３１，３２，４３、ＡＮＤゲ
ート４１，４２、インバータ１４、及びＮＡＮＤゲート
２８が接続され、キャリー端子ＭＭ及びリップルキャリ
ー端子ＲＣからキャリー信号とリップルキャリー信号を
それぞれ出力するようになっている。また、イネーブル
端子ＥＮ、及びアップ／ダウン端子ＤＵには、インバー
タ１１，１２、及びＮＡＮＤゲート２１，２２が接続さ
れ、それらのゲート出力によって各ゲートの活性化と、
アップカウントまたはダウンカウントの制御が行われ
る。
らのＴ−ＦＦ５１〜５３の入力を制御するＯＲゲート３
３〜３８、ＮＡＮＤゲート２３〜２７、及びインバータ
１５，１６が接続されている。最終段のＴ−ＦＦ５４の
出力側には、ＮＯＲゲート３１，３２，４３、ＡＮＤゲ
ート４１，４２、インバータ１４、及びＮＡＮＤゲート
２８が接続され、キャリー端子ＭＭ及びリップルキャリ
ー端子ＲＣからキャリー信号とリップルキャリー信号を
それぞれ出力するようになっている。また、イネーブル
端子ＥＮ、及びアップ／ダウン端子ＤＵには、インバー
タ１１，１２、及びＮＡＮＤゲート２１，２２が接続さ
れ、それらのゲート出力によって各ゲートの活性化と、
アップカウントまたはダウンカウントの制御が行われ
る。
【０００７】図４は図２に示すカウンタ回路１，２の接
続箇所の要部を示す回路図、図５は図２のタイミング
図、及び図６は図４のタイミング図であり、これらを参
照しつつ、図２の８ビット同期式カウンタ回路の動作を
説明する。なお、図４の回路図において、前段のカウン
タ回路１内の図３と対応する各素子の符号には後段のカ
ウンタ２内の素子と区別するために「−１」が付され、
さらに該後段のカウンタ回路２内の各素子の符号には
「−２」が付されている。また、前段のカウンタ回路１
内のＣＬＫ１はクロック信号ＣＬＫがインバータ１３−
１で反転された反転クロック信号、後段のカウンタ回路
２内のＣＬＫ２は該クロック信号ＣＬＫがインバータ１
３−２で反転された反転クロック信号である。図２の８
ビット同期式カウンタ回路では、図５に示すように、ク
ロック信号ＣＬＫが入力されると、そのクロック信号Ｃ
ＬＫの立ち上りを前段のカウンタ回路１がカウントして
いき、カウントアップまたはカウントダウンのリップル
キャリー信号がリップルキャリー端子ＲＣから出力され
ると、それが後段のカウンタ回路２のイネーブル端子Ｅ
Ｎに入力される。すると、後段のカウンタ回路２が動作
を開始し、クロック信号ＣＬＫの立ち上りをカウントし
ていき、それらの前段及び後段のカウンタ回路１，２の
カウント結果を該後段のカウンタ回路２のデータ出力端
子ＱＡ〜ＱＤから出力する。
続箇所の要部を示す回路図、図５は図２のタイミング
図、及び図６は図４のタイミング図であり、これらを参
照しつつ、図２の８ビット同期式カウンタ回路の動作を
説明する。なお、図４の回路図において、前段のカウン
タ回路１内の図３と対応する各素子の符号には後段のカ
ウンタ２内の素子と区別するために「−１」が付され、
さらに該後段のカウンタ回路２内の各素子の符号には
「−２」が付されている。また、前段のカウンタ回路１
内のＣＬＫ１はクロック信号ＣＬＫがインバータ１３−
１で反転された反転クロック信号、後段のカウンタ回路
２内のＣＬＫ２は該クロック信号ＣＬＫがインバータ１
３−２で反転された反転クロック信号である。図２の８
ビット同期式カウンタ回路では、図５に示すように、ク
ロック信号ＣＬＫが入力されると、そのクロック信号Ｃ
ＬＫの立ち上りを前段のカウンタ回路１がカウントして
いき、カウントアップまたはカウントダウンのリップル
キャリー信号がリップルキャリー端子ＲＣから出力され
ると、それが後段のカウンタ回路２のイネーブル端子Ｅ
Ｎに入力される。すると、後段のカウンタ回路２が動作
を開始し、クロック信号ＣＬＫの立ち上りをカウントし
ていき、それらの前段及び後段のカウンタ回路１，２の
カウント結果を該後段のカウンタ回路２のデータ出力端
子ＱＡ〜ＱＤから出力する。
【０００８】図４の前段のカウンタ回路１及び後段のカ
ウンタ回路２の接続部分では、図６に示すように、クロ
ック信号ＣＬＫが立ち上ると、各カウンタ回路１，２内
のインバータ１３−１，１３−２から出力される反転ク
ロック信号ＣＬＫ１，ＣＬＫ２が立ち下る。そして、前
段のカウンタ回路１において、反転クロック信号ＣＬＫ
１の立ち下り時に、ＮＡＮＤゲート２８−１からリップ
ルキャリー端子ＲＣへ出力されるリップルキャリー信号
が立ち下り、次の反転クロック信号ＣＬＫ１の立ち下り
時に、該リップルキャリー信号が立ち上る。このリップ
ルキャリー信号は、後段のカウンタ回路２のイネーブル
端子ＥＮへ送られる。
ウンタ回路２の接続部分では、図６に示すように、クロ
ック信号ＣＬＫが立ち上ると、各カウンタ回路１，２内
のインバータ１３−１，１３−２から出力される反転ク
ロック信号ＣＬＫ１，ＣＬＫ２が立ち下る。そして、前
段のカウンタ回路１において、反転クロック信号ＣＬＫ
１の立ち下り時に、ＮＡＮＤゲート２８−１からリップ
ルキャリー端子ＲＣへ出力されるリップルキャリー信号
が立ち下り、次の反転クロック信号ＣＬＫ１の立ち下り
時に、該リップルキャリー信号が立ち上る。このリップ
ルキャリー信号は、後段のカウンタ回路２のイネーブル
端子ＥＮへ送られる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成の８ビット同期式カウンタ回路では、次のような課題
があった。図４及び図６に示すように、後段のカウンタ
回路２において、インバータ１３−２から出力される反
転クロック信号ＣＬＫ２の立ち下りと、該カウンタ回路
２のイネーブル端子ＥＮ上の信号の立ち上りとの時間差
は、前段のカウンタ回路１内の３入力ＮＡＮＤゲート２
８−１の遅延時間分しかなく、後段のカウンタ回路２内
のＴ−ＦＦ５１−２におけるイネーブル端子ＥＮとクロ
ック端子ＣＮとの信号のホールド時間（保持時間）Ｔ１
が短くなって該Ｔ−ＦＦ５１−２の動作が不安定にな
り、それによって該８ビット同期式カウンタ回路が誤動
作するという問題があり、それを簡単な回路構成で解決
することが困難であった。本発明は、前記従来技術が持
っていた課題として、後段のカウンタ回路２内のＴ−Ｆ
Ｆ５１−２のホールド時間Ｔ１が厳しくなるという点に
ついて解決した半導体集積回路装置を提供するものであ
る。
成の８ビット同期式カウンタ回路では、次のような課題
があった。図４及び図６に示すように、後段のカウンタ
回路２において、インバータ１３−２から出力される反
転クロック信号ＣＬＫ２の立ち下りと、該カウンタ回路
２のイネーブル端子ＥＮ上の信号の立ち上りとの時間差
は、前段のカウンタ回路１内の３入力ＮＡＮＤゲート２
８−１の遅延時間分しかなく、後段のカウンタ回路２内
のＴ−ＦＦ５１−２におけるイネーブル端子ＥＮとクロ
ック端子ＣＮとの信号のホールド時間（保持時間）Ｔ１
が短くなって該Ｔ−ＦＦ５１−２の動作が不安定にな
り、それによって該８ビット同期式カウンタ回路が誤動
作するという問題があり、それを簡単な回路構成で解決
することが困難であった。本発明は、前記従来技術が持
っていた課題として、後段のカウンタ回路２内のＴ−Ｆ
Ｆ５１−２のホールド時間Ｔ１が厳しくなるという点に
ついて解決した半導体集積回路装置を提供するものであ
る。
【００１０】
【課題を解決するための手段】本発明は、前記課題を解
決するために、イネーブル端子から入力される信号によ
って活性化され、クロック信号の数を計数してその計数
結果を出力すると共に、該クロック信号に同期したキャ
リー信号と該キャリー信号から生成されるリップルキャ
リー信号とを出力するマクロセルライブラリィからなる
複数ビットのカウンタ回路を、複数個縦続接続し、前記
クロック信号に同期して動作するビット数の大きな同期
式カウンタ回路を作っていく半導体集積回路装置におい
て、前記カウンタ回路間にラッチ回路を設けている。こ
のラッチ回路は、前段の前記カウンタ回路から出力され
るリップルキャリー信号をラッチし、そのラッチした信
号を該カウンタ回路のキャリー信号の出力タイミングで
出力して次段の前記カウンタ回路のイネーブル端子へ供
給する回路である。
決するために、イネーブル端子から入力される信号によ
って活性化され、クロック信号の数を計数してその計数
結果を出力すると共に、該クロック信号に同期したキャ
リー信号と該キャリー信号から生成されるリップルキャ
リー信号とを出力するマクロセルライブラリィからなる
複数ビットのカウンタ回路を、複数個縦続接続し、前記
クロック信号に同期して動作するビット数の大きな同期
式カウンタ回路を作っていく半導体集積回路装置におい
て、前記カウンタ回路間にラッチ回路を設けている。こ
のラッチ回路は、前段の前記カウンタ回路から出力され
るリップルキャリー信号をラッチし、そのラッチした信
号を該カウンタ回路のキャリー信号の出力タイミングで
出力して次段の前記カウンタ回路のイネーブル端子へ供
給する回路である。
【００１１】
【作用】本発明によれば、以上のように半導体集積回路
装置を構成したので、マクロセルライブラリィからなる
リップル型カウンタ回路を複数個縦続して同期式カウン
タ回路を作る場合、そのリップル型カウンタ回路間に設
けたラッチ回路は、前段のカウンタ回路から出力される
リップルキャリー信号をラッチし、そのラッチした信号
をその前段のカウンタ回路のキャリー信号の出力タイミ
ングに基づきイネーブル信号を生成し、そのイネーブル
信号を次段のカウンタ回路へ送る。すると、次段のカウ
ンタ回路では、入力されるイネーブル信号とクロック信
号とのホールド時間を充分に確保し、的確なカウント動
作を行う。従って、前記課題を解決できるのである。
装置を構成したので、マクロセルライブラリィからなる
リップル型カウンタ回路を複数個縦続して同期式カウン
タ回路を作る場合、そのリップル型カウンタ回路間に設
けたラッチ回路は、前段のカウンタ回路から出力される
リップルキャリー信号をラッチし、そのラッチした信号
をその前段のカウンタ回路のキャリー信号の出力タイミ
ングに基づきイネーブル信号を生成し、そのイネーブル
信号を次段のカウンタ回路へ送る。すると、次段のカウ
ンタ回路では、入力されるイネーブル信号とクロック信
号とのホールド時間を充分に確保し、的確なカウント動
作を行う。従って、前記課題を解決できるのである。
【００１２】
【実施例】図１は、本発明の実施例を示すもので、２個
のマクロセルライブラリィを縦続接続して８ビット同期
式カウンタ回路を構成したときの要部の回路図であり、
従来の図２、図３及び図４中の要素と共通の要素には共
通の符号が付されている。この８ビット同期式カウンタ
回路は、従来と同様に、各マクロセルライブラリィで構
成される２個の４ビットリップル型カウンタ回路１，２
を備え、それらの間にデータラッチ用のラッチ回路６０
が設けられている。各カウンタ回路１，２は、従来と同
様に図３の回路で構成され、それらの各クロック端子Ｃ
にはクロック信号ＣＬＫが入力され、各入力端子ＬＤが
“Ｈ”レベルに固定されている。前段のカウンタ回路１
のデータ入力端子ＤＡ〜ＤＤ、アップ／ダウン端子Ｄ
Ｕ、及びイネーブル端子ＥＮは“Ｌ”レベルに固定され
ている。この前段のカウンタ回路４１のキャリー端子Ｍ
Ｍ及びリップルキャリー端子ＲＣが、ラッチ回路６０に
接続されている。
のマクロセルライブラリィを縦続接続して８ビット同期
式カウンタ回路を構成したときの要部の回路図であり、
従来の図２、図３及び図４中の要素と共通の要素には共
通の符号が付されている。この８ビット同期式カウンタ
回路は、従来と同様に、各マクロセルライブラリィで構
成される２個の４ビットリップル型カウンタ回路１，２
を備え、それらの間にデータラッチ用のラッチ回路６０
が設けられている。各カウンタ回路１，２は、従来と同
様に図３の回路で構成され、それらの各クロック端子Ｃ
にはクロック信号ＣＬＫが入力され、各入力端子ＬＤが
“Ｈ”レベルに固定されている。前段のカウンタ回路１
のデータ入力端子ＤＡ〜ＤＤ、アップ／ダウン端子Ｄ
Ｕ、及びイネーブル端子ＥＮは“Ｌ”レベルに固定され
ている。この前段のカウンタ回路４１のキャリー端子Ｍ
Ｍ及びリップルキャリー端子ＲＣが、ラッチ回路６０に
接続されている。
【００１３】ラッチ回路６０は、前段のカウンタ回路１
のリップルキャリー端子ＲＣから出力されるリップルキ
ャリー信号をラッチし、それをイネーブル信号の形で後
段のカウンタ回路２のイネーブル端子ＥＮへ出力する回
路であり、２個の２入力ＮＡＮＤゲート６１，６２を有
している。２入力ＮＡＮＤゲート６１の一方の入力端子
は、前段のカウンタ回路１のキャリー端子ＭＭに接続さ
れ、他方の入力端子が他の２入力ＮＡＮＤゲート６２の
出力端子と接続されている。２入力ＮＡＮＤゲート６２
の一方の入力端子は前段のカウンタ回路１のリップルキ
ャリー端子ＲＣと接続され、他方の入力端子がＮＡＮＤ
ゲート６１の出力端子と接続されている。このＮＡＮＤ
ゲート６１の出力端子は、後段のカウンタ回路２のイネ
ーブル端子ＥＮと接続されている。この後段のカウンタ
回路２のデータ入力端子ＤＡ〜ＤＤ、及びアップ／ダウ
ン端子ＤＵは、“Ｌ”レベルに固定されている。
のリップルキャリー端子ＲＣから出力されるリップルキ
ャリー信号をラッチし、それをイネーブル信号の形で後
段のカウンタ回路２のイネーブル端子ＥＮへ出力する回
路であり、２個の２入力ＮＡＮＤゲート６１，６２を有
している。２入力ＮＡＮＤゲート６１の一方の入力端子
は、前段のカウンタ回路１のキャリー端子ＭＭに接続さ
れ、他方の入力端子が他の２入力ＮＡＮＤゲート６２の
出力端子と接続されている。２入力ＮＡＮＤゲート６２
の一方の入力端子は前段のカウンタ回路１のリップルキ
ャリー端子ＲＣと接続され、他方の入力端子がＮＡＮＤ
ゲート６１の出力端子と接続されている。このＮＡＮＤ
ゲート６１の出力端子は、後段のカウンタ回路２のイネ
ーブル端子ＥＮと接続されている。この後段のカウンタ
回路２のデータ入力端子ＤＡ〜ＤＤ、及びアップ／ダウ
ン端子ＤＵは、“Ｌ”レベルに固定されている。
【００１４】図７は、図１に示す８ビット同期式カウン
タ回路のタイミング図であり、この図を参照しつつ、図
１の動作を説明する。前段のカウンタ回路１及び後段の
カウンタ回路２のクロック端子Ｃにクロック信号ＣＬＫ
が供給されると、前段のカウンタ回路１内の４個のＴ−
ＦＦ５１−１がクロック信号ＣＬＫの立ち上りで動作し
て該クロック信号ＣＬＫの数をカウントしていく。前段
のカウンタ回路１が、その最大値までアップカウント、
またはその最小値までダウンカウントすると、図３に示
す複数のゲート回路を介してインバータ１４−１からキ
ャリー端子ＭＭへ出力されるキャリー信号が、クロック
信号ＣＬＫに同期して“Ｈ”レベルに立ち上り、次のク
ロック信号ＣＬＫの立ち上りで“Ｌ”レベルに立ち下
る。
タ回路のタイミング図であり、この図を参照しつつ、図
１の動作を説明する。前段のカウンタ回路１及び後段の
カウンタ回路２のクロック端子Ｃにクロック信号ＣＬＫ
が供給されると、前段のカウンタ回路１内の４個のＴ−
ＦＦ５１−１がクロック信号ＣＬＫの立ち上りで動作し
て該クロック信号ＣＬＫの数をカウントしていく。前段
のカウンタ回路１が、その最大値までアップカウント、
またはその最小値までダウンカウントすると、図３に示
す複数のゲート回路を介してインバータ１４−１からキ
ャリー端子ＭＭへ出力されるキャリー信号が、クロック
信号ＣＬＫに同期して“Ｈ”レベルに立ち上り、次のク
ロック信号ＣＬＫの立ち上りで“Ｌ”レベルに立ち下
る。
【００１５】インバータ１４−１から出力されたキャリ
ー信号は３入力ＮＡＮＤゲート２８−１へ入力される。
このＮＡＮＤゲート２８−１には、クロック信号ＣＬＫ
がインバータ１３−１で反転された反転クロック信号Ｃ
ＬＫ１と、図３のイネーブル端子ＥＮから入力されたイ
ネーブル信号がインバータ１１で反転された反転イネー
ブル信号とが、入力される。そのため、ＮＡＮＤゲート
２８−１からリップルキャリー端子ＲＣへ出力されるリ
ップルキャリー信号は、キャリー信号の“Ｈ”レベルへ
の立ち上り後、クロック信号ＣＬＫの立ち下りに同期し
て“Ｌ”レベルに立ち下り、次のクロック信号ＣＬＫの
立ち上りに同期して“Ｈ”レベルへ立ち上る。前段のカ
ウンタ回路１のキャリー端子ＭＭ及びリップルキャリー
端子ＲＣの出力信号は、ラッチ回路６０へ送られる。ラ
ッチ回路６０では、リップルキャリー端子ＲＣからのリ
ップルキャリー信号をラッチし、そのリップルキャリー
信号の立ち下りに同期して立ち下るイネーブル信号を、
後段のカウンタ回路２のイネーブル端子ＥＮへ出力す
る。そして、前段のカウンタ回路１のキャリー端子ＭＭ
から出力されるキャリー信号が“Ｌ”レベルに立ち下る
と、ラッチ回路６０から出力されるイネーブル信号が
“Ｈ”レベルに立ち上り、そのイネーブル信号を後段の
イネーブル端子ＥＮへ出力する。このようなイネーブル
信号が後段のカウンタ回路２のイネーブル端子ＥＮに入
力されると、該カウンタ回路２内の４個のＴ−ＦＦ５１
−２，…が動作を開始し、クロック端子Ｃから入力され
るクロック信号ＣＬＫの数をアップカウントまたはダウ
ンカウントしていき、そのカウント値をデータ出力端子
ＱＡ〜ＱＤへ出力する。
ー信号は３入力ＮＡＮＤゲート２８−１へ入力される。
このＮＡＮＤゲート２８−１には、クロック信号ＣＬＫ
がインバータ１３−１で反転された反転クロック信号Ｃ
ＬＫ１と、図３のイネーブル端子ＥＮから入力されたイ
ネーブル信号がインバータ１１で反転された反転イネー
ブル信号とが、入力される。そのため、ＮＡＮＤゲート
２８−１からリップルキャリー端子ＲＣへ出力されるリ
ップルキャリー信号は、キャリー信号の“Ｈ”レベルへ
の立ち上り後、クロック信号ＣＬＫの立ち下りに同期し
て“Ｌ”レベルに立ち下り、次のクロック信号ＣＬＫの
立ち上りに同期して“Ｈ”レベルへ立ち上る。前段のカ
ウンタ回路１のキャリー端子ＭＭ及びリップルキャリー
端子ＲＣの出力信号は、ラッチ回路６０へ送られる。ラ
ッチ回路６０では、リップルキャリー端子ＲＣからのリ
ップルキャリー信号をラッチし、そのリップルキャリー
信号の立ち下りに同期して立ち下るイネーブル信号を、
後段のカウンタ回路２のイネーブル端子ＥＮへ出力す
る。そして、前段のカウンタ回路１のキャリー端子ＭＭ
から出力されるキャリー信号が“Ｌ”レベルに立ち下る
と、ラッチ回路６０から出力されるイネーブル信号が
“Ｈ”レベルに立ち上り、そのイネーブル信号を後段の
イネーブル端子ＥＮへ出力する。このようなイネーブル
信号が後段のカウンタ回路２のイネーブル端子ＥＮに入
力されると、該カウンタ回路２内の４個のＴ−ＦＦ５１
−２，…が動作を開始し、クロック端子Ｃから入力され
るクロック信号ＣＬＫの数をアップカウントまたはダウ
ンカウントしていき、そのカウント値をデータ出力端子
ＱＡ〜ＱＤへ出力する。
【００１６】本実施例の８ビット同期式カウンタ回路で
は、前段のカウンタ回路１と後段のカウンタ回路２との
間にラッチ回路６０が設けられているので、その後段の
カウンタ回路２のイネーブル端子ＥＮの立ち上りは、従
来のように前段のカウンタ回路１のリップルキャリー端
子ＲＣの立ち上りからのディレイ（遅延）ではなく、該
カウンタ回路１のキャリー端子ＭＭの立ち下りからのデ
ィレイとなる。そのため、後段のカウンタ回路２内のＴ
−ＦＦ５１−２に入力されるイネーブル信号とクロック
信号のホールド時間Ｔ２は、従来の図６に示すホールド
時間Ｔ１よりも長くなり、該Ｔ−ＦＦ５１−２の動作が
的確に行われて８ビット同期式カウンタ回路の誤動作を
防止できる。しかも、ラッチ回路６０は、前段のカウン
タ回路１のリップルキャリー端子ＲＣから出力されるリ
ップルキャリー信号を遅延させて後段のカウンタ回路２
のイネーブル信号を生成するのではなく、前段のカウン
タ回路１から出力されるキャリー信号に基づき該リップ
ルキャリー信号を所定のタイミングでラッチして後段の
カウンタ回路２へ与えるイネーブル信号を生成している
ので、前段と後段のカウンタ回路１，２のタイミングが
簡単にとれ、しかも簡単な回路構成で充分なホールド時
間Ｔ２を確保できる。
は、前段のカウンタ回路１と後段のカウンタ回路２との
間にラッチ回路６０が設けられているので、その後段の
カウンタ回路２のイネーブル端子ＥＮの立ち上りは、従
来のように前段のカウンタ回路１のリップルキャリー端
子ＲＣの立ち上りからのディレイ（遅延）ではなく、該
カウンタ回路１のキャリー端子ＭＭの立ち下りからのデ
ィレイとなる。そのため、後段のカウンタ回路２内のＴ
−ＦＦ５１−２に入力されるイネーブル信号とクロック
信号のホールド時間Ｔ２は、従来の図６に示すホールド
時間Ｔ１よりも長くなり、該Ｔ−ＦＦ５１−２の動作が
的確に行われて８ビット同期式カウンタ回路の誤動作を
防止できる。しかも、ラッチ回路６０は、前段のカウン
タ回路１のリップルキャリー端子ＲＣから出力されるリ
ップルキャリー信号を遅延させて後段のカウンタ回路２
のイネーブル信号を生成するのではなく、前段のカウン
タ回路１から出力されるキャリー信号に基づき該リップ
ルキャリー信号を所定のタイミングでラッチして後段の
カウンタ回路２へ与えるイネーブル信号を生成している
ので、前段と後段のカウンタ回路１，２のタイミングが
簡単にとれ、しかも簡単な回路構成で充分なホールド時
間Ｔ２を確保できる。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のラッチ回路６０は、２個の入力ＮＡＮＤ
ゲート６１，６２で構成したが、カウンタ回路１，２の
回路構成の変更に応じて、他のゲート回路で構成しても
よい。マクロセルライブラリィで構成されるカウンタ回
路１，２を、図３以外の回路構成にしてもよい。あるい
は、カウンタ回路１，２のビット数を４ビット以外の任
意のビット数に変更し、図１の同期式カウンタ回路のビ
ット数を他のビット数に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のラッチ回路６０は、２個の入力ＮＡＮＤ
ゲート６１，６２で構成したが、カウンタ回路１，２の
回路構成の変更に応じて、他のゲート回路で構成しても
よい。マクロセルライブラリィで構成されるカウンタ回
路１，２を、図３以外の回路構成にしてもよい。あるい
は、カウンタ回路１，２のビット数を４ビット以外の任
意のビット数に変更し、図１の同期式カウンタ回路のビ
ット数を他のビット数に変更してもよい。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、マクロセルライブラリィからなる複数ビットのカ
ウンタ回路を複数個縦続してビット数の大きな同期式カ
ウンタ回路をつくる場合、前段のカウンタ回路から出力
されるキャリー信号とリップルキャリー信号を入力とす
るラッチ回路を設けている。そのため、ラッチ回路によ
ってリップルキャリー信号をラッチし、該リップルキャ
リー信号のタイミングでイネーブル信号を生成し、その
イネーブル信号を後段のカウンタ回路へ供給することに
より、後段のカウンタ回路におけるイネーブル信号とク
ロック信号とのホールド時間を充分に確保できる。その
結果、後段のカウンタ回路の動作が的確に行われ、同期
式カウンタ回路の誤動作を防止できる。
れば、マクロセルライブラリィからなる複数ビットのカ
ウンタ回路を複数個縦続してビット数の大きな同期式カ
ウンタ回路をつくる場合、前段のカウンタ回路から出力
されるキャリー信号とリップルキャリー信号を入力とす
るラッチ回路を設けている。そのため、ラッチ回路によ
ってリップルキャリー信号をラッチし、該リップルキャ
リー信号のタイミングでイネーブル信号を生成し、その
イネーブル信号を後段のカウンタ回路へ供給することに
より、後段のカウンタ回路におけるイネーブル信号とク
ロック信号とのホールド時間を充分に確保できる。その
結果、後段のカウンタ回路の動作が的確に行われ、同期
式カウンタ回路の誤動作を防止できる。
【００１９】しかも、前段のラッチ回路から出力される
リップルキャリー信号を遅らせて後段のカウンタ回路へ
与えるイネーブル信号を生成しているのではなく、前段
のカウンタ回路から出力されるリップルキャリー信号を
ラッチ回路でラッチさせ、そのラッチ出力によって後段
のカウンタ回路に与えるイネーブル信号を生成している
ので、簡単な回路構成で、前段と後段のカウンタ回路の
タイミングをとることができる。
リップルキャリー信号を遅らせて後段のカウンタ回路へ
与えるイネーブル信号を生成しているのではなく、前段
のカウンタ回路から出力されるリップルキャリー信号を
ラッチ回路でラッチさせ、そのラッチ出力によって後段
のカウンタ回路に与えるイネーブル信号を生成している
ので、簡単な回路構成で、前段と後段のカウンタ回路の
タイミングをとることができる。
【図１】本発明の実施例を示す８ビット同期式カウンタ
回路の要部の回路図である。
回路の要部の回路図である。
【図２】従来の８ビット同期式カウンタ回路の構成図で
ある。
ある。
【図３】図２に示す４ビットカウンタ回路の一部を省略
した回路図である。
した回路図である。
【図４】図２の要部を示す回路図である。
【図５】図２のタイミング図である。
【図６】図４のタイミング図である。
【図７】図１のタイミング図である。
１，２ ４ビットリップ
ル型カウンタ回路 ５１〜５４，５１−１，５１−２ Ｔ−ＦＦ ６０ ラッチ回路 ６１，６２ ２入力ＮＡＮＤ
ゲート ＥＮ イネーブル端子 ＭＭ キャリー端子 ＲＣ リップルキャリ
ー端子
ル型カウンタ回路 ５１〜５４，５１−１，５１−２ Ｔ−ＦＦ ６０ ラッチ回路 ６１，６２ ２入力ＮＡＮＤ
ゲート ＥＮ イネーブル端子 ＭＭ キャリー端子 ＲＣ リップルキャリ
ー端子
Claims (1)
- 【請求項１】 イネーブル端子から入力される信号によ
って活性化され、クロック信号の数を計数してその計数
結果を出力すると共に、該クロック信号に同期したキャ
リー信号と該キャリー信号から生成されるリップルキャ
リー信号とを出力するマクロセルライブラリィからなる
複数ビットのカウンタ回路を、複数個縦続接続し、前記
クロック信号に同期して動作するビット数の大きな同期
式カウンタ回路を作っていく半導体集積回路装置におい
て、 前段の前記カウンタ回路から出力されるリップルキャリ
ー信号をラッチし、そのラッチした信号を該カウンタ回
路のキャリー信号の出力タイミングで出力して次段の前
記カウンタ回路のイネーブル端子へ供給するラッチ回路
を、 設けたことを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123988A JPH05327479A (ja) | 1992-05-18 | 1992-05-18 | 半導体集積回路装置 |
| US08/061,046 US5361289A (en) | 1992-05-18 | 1993-05-14 | Synchronous counter circuit having a plurality of cascade-connected counters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123988A JPH05327479A (ja) | 1992-05-18 | 1992-05-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327479A true JPH05327479A (ja) | 1993-12-10 |
Family
ID=14874266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4123988A Withdrawn JPH05327479A (ja) | 1992-05-18 | 1992-05-18 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361289A (ja) |
| JP (1) | JPH05327479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237112A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 計数回路 |
| JP2008289179A (ja) * | 2001-03-13 | 2008-11-27 | Ecchandesu:Kk | 連動式カウンタ及び連動装置 |
| JP2009545262A (ja) * | 2006-07-31 | 2009-12-17 | モサイド・テクノロジーズ・インコーポレーテッド | クロックエッジ復元を有するパルスカウンタ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102658A (ja) * | 1994-09-30 | 1996-04-16 | Ando Electric Co Ltd | ロード機能付きカウンタ回路 |
| US20040024803A1 (en) * | 2002-07-31 | 2004-02-05 | Allen Montijo | Cascaded modified PRBS counters form easily programmed and efficient large counter |
| US7119549B2 (en) * | 2003-02-25 | 2006-10-10 | Rambus Inc. | Output calibrator with dynamic precision |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745364A (en) * | 1972-02-07 | 1973-07-10 | Gte Laboratories Inc | Time interval interpolator |
| US3808407A (en) * | 1972-10-13 | 1974-04-30 | Honeywell Inc | Pulse difference counter |
| US3767902A (en) * | 1972-12-12 | 1973-10-23 | Essex International Inc | Engine member position predictor |
| US4002926A (en) * | 1975-10-02 | 1977-01-11 | Hughes Aircraft Company | High speed divide-by-N circuit |
| US4017719A (en) * | 1975-12-18 | 1977-04-12 | Rca Corporation | Binary rate multiplier with means for spacing output signals |
| US4339722A (en) * | 1979-05-23 | 1982-07-13 | Micro Consultants Limited | Digital frequency multiplier |
| JPS58209230A (ja) * | 1982-05-31 | 1983-12-06 | Toshiba Corp | プログラマブルカウンタ |
-
1992
- 1992-05-18 JP JP4123988A patent/JPH05327479A/ja not_active Withdrawn
-
1993
- 1993-05-14 US US08/061,046 patent/US5361289A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237112A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 計数回路 |
| JP2008289179A (ja) * | 2001-03-13 | 2008-11-27 | Ecchandesu:Kk | 連動式カウンタ及び連動装置 |
| JP4589987B2 (ja) * | 2001-03-13 | 2010-12-01 | 株式会社エッチャンデス | 連動式カウンタ及び連動装置 |
| JP2009545262A (ja) * | 2006-07-31 | 2009-12-17 | モサイド・テクノロジーズ・インコーポレーテッド | クロックエッジ復元を有するパルスカウンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5361289A (en) | 1994-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |