JP2946606B2

JP2946606B2 - カウンタ回路

Info

Publication number: JP2946606B2
Application number: JP4609290A
Authority: JP
Inventors: 久藤原
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1999-09-06
Anticipated expiration: 2014-09-06
Also published as: JPH03247118A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はカウンタ回路に関し、特にカウンタのオーバ
ーフロー信号で再びカウント値を設定するリロード型の
カウンタ回路に関する。

〔従来の技術〕

一般に、リロード型のカウンタ回路は、カウント値を
設定するモジュロレジスタと、カウントを行なうカウン
トレジスタを有している。モジュロレジスタに設定され
たカウンと値はカウントレジスタにロードされ、カウン
タ回路はこのカウント値をアップカウント（またはダウ
ンカウント）し、例えばオーバーフロー信号（またはア
ンダーフロー信号）が発生すると再びモジュロレジスタ
に設定されたカウント値をカウントレジスタにロードし
てカウントを進める。

第５図はこの種のカウンタ回路の従来例の回路図、第
６図の動作を説明するためのタイミング図である。

これは４ビットのカウンタ回路で、それぞれモジュロ
レジスタの第３ビット，第１ビット，第２ビットを構成
し、データバス10上のデータを書込み信号20によりラッ
チするラッチ401,301,201,101と、第２相のクロック信
号φ２によってデータをラッチするカウントレジスタの
マスタラッチ404,304,204,104と、第１相のクロック信
号φ１によってデータをラッチするカウントレジスタの
スレーブラッチ405,305,205,105と、カウントスタート
信号30とラッチ105の出力を入力とするアンドゲート10
2,排他的論理和ゲート103と、アンドケート102の出力と
ラッチ205の出力を入力とするアンドゲート202,排他的
論理和ゲート203と、アンドゲート202の出力とラッチ30
5の出力を入力とするアンドゲート302,排他的論理和ゲ
ート303と、アンドゲート302の出力とラッチ405の出力
を入力とするアンドゲート402,排他的論理和ゲート403
と、第２相のクロック信号φ２によってアンドゲート40
2の出力をラッチするラッチ504と、ラッチ504の出力を
反転するインバータ505と、それぞれラッチ404と405,30
4と305,204と205,104と105の間にあってインバータ505
の出力が“1"のときオン状態となるトランスファゲート
406,306,206,106と、それぞれラッチ401と405,301と30
5,201と205,101と105の間にあってラッチ504の出力が
“1"のときオン状態となるトランスファゲート407,307,
207,107で構成されている。

カウントスタート信号30が“0"のときカウンタ回路は
カウント動作を停止し、カウントスタート信号30が“1"
のときカウンタ回路はカウント動作を開始する。また、
アンドゲート102,202,302の出力“1"はそれぞれ第０ビ
ットから第１ビット，第１ビットから第２ビット，第２
ビットから第３ビットへのキャリー信号である。

次に、第５図のカウンタ回路の動作を第６図のタイミ
ング図を参照して説明する。

モジュロレジスタ401,301,201,101にはデータ書込み
信号20によってデータバス10よりデータ3_H（“H"は16進
表示を表わす。この場合データバス10の第３ビットの値
は“0"、第２ビットも“0"、第１ビットは“1"、第０ビ
ットも“1"であり、“0011"＝3_Hとなる）があらかじめ
書込まれ、それぞれのＱ出力には書込まれたデータのビ
ット反転値C_H（401の出力は“1",301の出力も“1",
201の出力は“0"、101の出力も“0"であり，“110
0"＝C_Hとなる）が現われる。また、カウントスタート信
号30は常に“1"とする。アンドゲート402の出力が“1"
となると、次のクロック信号φ２のタイミングに同期し
てラッチ504の出力が“1"、インバータ505の出力が“0"
となりトランスファゲート407,307,207,107がオン状
態、トランスファゲート406,306,206,106がオフ状態と
なってスレーブラッチ405,305,205,105にはモジュロレ
ジスタ401,301,201,101の出力C_Hがロードされる。次
に、アンドゲート402の出力が“0"となると、次のクロ
ック信号φ２の立上りに同期してラッチ504の出力が
“0"、インバータ505の出力が“1"となり、トランスフ
ァゲート407,307,207,107がオフ状態、トランスファゲ
ート406,306,206,106がオン状態となってφ１同期で動
作するスレーブラッチ405,305,205,105は排他的論理和
ゲート403,303,203,103を介してφ２同期で動作するマ
スタラッチ404,304,204,104と接続され１クロック毎に
カウントアップするカウンタ回路を形成する。第３ビッ
トからのキャリー信号はスレーブラッチ405,305,205,10
5の出力がF_Hまでカウントアップされたときにアンドゲ
ート402から出力され、以後この信号により再びモジュ
ロレジスタ401,301,201,101のＱ出力がスレーブラッチ4
05,305,205,105にロードされ、前述の動作を繰り返す。
ラッチ504の出力は割込信号40であり、カウンタ回路か
らの割込信号となるが、この割込信号40の発生タイミン
グをみると、４クロック毎となっており、最初にモジュ
ロレジスタ401〜101に書込んだ値3_Hよりも１つ多いクロ
ックを周期として割込信号40が発生している。

第７図は第２の従来例のブロック図、第８図はその動
作を説明するためのタイミング図である。第５図と同一
の機能を有する部分には同一番号を付し、説明の詳細は
省略する。

本実施例が第５図の従来例と異なる点は、アンドゲー
ト402がなくなり、排他的論理和ゲート103の出力を反転
するインバータ602と、インバータ602の出力と排他的論
理和ゲート203,303,403の出力を入力とし、出力がラッ
チ504のＤ入力に接続されたアンドゲート601が付加され
た点である。

本例では、トランスファゲート407,307,207,107と40
6,306,206,106を切換える信号（割込信号40）はアンド
ゲート601により生成される。アンドゲート601は排他的
論理和ゲート403,303,203,103がE_Hの状態で“1"を出力
するので、第５図、第６図に示した第１の従来例と異な
り、割込信号40の周期は最初にモジュロレジスタ401〜1
01に書込んだ値3_Hと同じ、すなわち３クロックとなる。
なお、第１の従来例と比較するとアンドゲート601およ
びインバータ602が追加されたが、これはカウンタ回路
のビット数が増加するほど大規模なものになる。

〔発明が解決しようとする課題〕

上述した従来のカウンタ回路のうち、第１の従来例
（第５図、第６図）では、モジュロレジスタの値をロー
ドする信号としてカウントレジスタのキャリー信号を利
用するため、カウント回数（すなわち割込信号の周期）
がモジュロレジスタの書込値よりも１カウント分多くな
ってしまう。すなわちｎ回カウントをさせたい場合モジ
ュロレジスタにはｎ−１の値を書込まなければならず、
設定値とカウント値が異なっているためユーザーが使用
する上で誤解を招きやすいという欠点がある。また、こ
れを解消するために第２の従来例（第７図，第８図）の
ようにカウント回路（すなわち割込信号の周期）をモジ
ュロレジスタの書込値と同一にすることも可能である
が、この場合モジュロレジスタの値をロードする信号と
してはカウントレジスタのキャリー信号は使えないの
で、ロード信号を生成するための専用ハードウェアを必
要とし、カウンタ回路をLSI上に構成したときにチップ
面積が増大して安価なカウンタ回路を提供できなくなる
という欠点がある。

本発明の目的は、ロード信号生成のための専用ハード
ウェアを必要とせずに割込信号の発生周期とモジュロレ
ジスタへの設定値が同一になるカウンタ回路を提供する
ことである。

〔課題を解決するための手段〕

本発明のカウンタ回路は、データの書込み可能な、ビット毎のモジュロレジスタ
と、前記モジュロレジスタに設定されたデータのビット反
転データを生成する手段と、第２相のクロック信号に同期してデータをラッチする
ビット毎のマスタラッチ、および第１相のクロック信号
に同期してマスタラッチのデータをラッチする、ビット
毎のスレーブラッチとからなるカウントレジスタと、ビット毎の第１のデータ転送手段および第２のデータ
転送手段と、第１のデータ転送手段がオン状態のとき前記ビット反
転データを＋１インクリメントし、第２のデータ転送手
段がオン状態のときスレーブラッチのラッチデータを＋
１インクリメントし、マスタラッチに出力するととも
に、前記ビット反転データまたはスレーブラッチの出力
が“1"のとき、かつ下位ビットからキャリー信号が出力
されたとき上位ビットにキャリー信号を出力する、ビッ
ト毎のインクリメンタと、最上位ビットのインクリメントからキャリー信号が出
力されると、スレーブラッチのデータラッチタイミング
が第１相のクロック信号の立上りであれば、第１相のク
ロック信号の次の立下りから次の次の立下りの間、スレ
ーブラッチのデータラッチタイミングが第１相のクロッ
ク信号の立下りであれば、第１相のクロック信号の次の
立上りから次の立上りの間第１のデータ転送手段をオン
状態，第２のデータ転送手段をオフ状態にし、それ以外
の間は第１のデータ転送手段をオフ状態，第２のデータ
転送手段をオン状態にする制御回路とを有している。

〔作用〕

モジュロレジスタの値をカウントレジスタにロードす
る際、最上位ビットのキャリー信号を使用してモジュロ
レジスタのビット反転出力にカウンタ回路内のインクリ
メンタを介して＋１の操作を行ないカウントレジスタに
ロードするので、ロード信号生成のための専用ハードウ
ェアを必要とせずに割込信号の発生周期とモジュロレジ
スタへの設定値を同一とすることができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例のカウンタ回路の回路
図、第２図はその動作を説明するタイミング図である。
第５図、第７図中と同符号は同じ機能を有するので、詳
しい説明は省略する。

本実施例が第５図の従来例と異なる点は、トランスフ
ァゲート106,107,206,207,306,307,406,407,インバータ
505,ラッチ504がなくなり、代りに、アンドゲート402の
出力とクロック信号φ１によりラッチするラッチ501
と、ラッチ501の出力をクロック信号▲▼によりラ
ッチするラッチ502と、ラッチ502の出力を反転するイン
バータ503と、モジュロレジスタ401の出力と排他的論理
和ゲート403,アンドゲート402の入力モジュロレジスタ3
01の出力と排他的論理和ゲート303,アンドゲート302の
入力，モジュロレジスタ201の出力と排他的論理和ゲー
ト203,アンドゲート202の入力、モジュロレジスタ101の
出力と排他的論理和ゲート103,アンドゲート102の入力
の間にそれぞれあって、ラッチ502の出力が“1"のとき
オン状態となるトランスファゲート409,309,209,109
と、ラッチ405の出力と排他的論理和ゲート403,アンド
ゲート402の入力，ラッチ305の出力と排他的論理和ゲー
ト303,アンドゲート302の入力，ラッチ205の出力と排他
的論理和ゲート203,アンドゲート202の入力，ラッチ105
の出力と排他的論理和ゲート103,アンドゲート102の入
力の間にそれぞれあって、インバータ503の出力が“1"
のときオン状態となるトランスファゲート408,308,208,
108が設けられている点である。

次に、第１図のカウンタ回路の動作を第２図のタイミ
ング図を参照して説明する。

モジュロレジスタ401,301,201,101には書込信号20に
よってデータバス10より3_Hがあらかじめ書込まれ、それ
ぞれのＱ出力には書込まれたデータのビット反転値C_Hが
現われる。カウントスタート信号30が“0"であればカウ
ント動作は停止し、カウントレジスタのマスタラッチ40
4,304,204,104とスレーブラッチ405,305,205,105は現在
の値を保持する。ここではカウントスタート信号30は常
に“1"、すなわちカウンタ動作状態が設定されたものと
する。カウンタ動作中にアンドゲート402の出力（最上
位ビットからのキャリー信号）がクロック信号φ１の立
上りに同期して“1"となると、ラッチ501の出力が“1"
となり、同じクロック信号φ１の立下りに同期してラッ
チ502の出力が“1"、インバータ503の出力が“0"とな
り、トランスファゲート409,309,209,109がオン状態、
トランスファゲート408,308,208,108がオフ状態となっ
てモジュロレジスタ401,301,201,101のＱ出力のデータC
_Hが排他的論理和ゲート403,303,203,103およびアンドゲ
ート402,302,202,102に入力する。このときこれらの排
他的論理和ゲート403,103およびアンドゲート402〜102
はカウントスタート信号30が“1"であるためインクリメ
ンタとして動作し、モジュロレジスタ401,301,201,101
のＱ出力のデータは＋１されて次のクロック信号φ２の
立上りに同期してカウントレジスタのマスタラッチ404,
304,204,104にロードされる。次のクロック信号φ１の
立上りに同期してアンドゲート402の出力が“0"となる
と、ラッチ501の出力が“0"となり、同じクロック信号
φ１の立下りに同期してラッチ502の出力は“0"、イン
バータ503の出力は“1"となってトランスファゲート40
9,309,209,109がオフ状態、トランスファゲート408,30
8,208,108がオン状態となってクロック信号φ１同期で
動作するスレーブラッチ405,305,205,105は排他的論理
和ゲート403,303,203,103を介してφ２同期で動作する
マスタラッチ404,304,204,104と接続され、１クロック
毎にカウントアップするカウンタ回路を形成する。最上
位ビットでスレーブラッチ405,305,205,105の出力がF_M
までカウントアップされたときにアンドゲート402から
キャリー信号が出力され、以後この信号により再びモジ
ュロレジスタ401,301,201,101のＱ出力が＋１されてマ
スタラッチ404,304,204,104にロードされ、前述の動作
を繰り返す。ラッチ502の出力は割込信号40であり、カ
ウンタ回路からの割込信号となるが、この割込信号の発
生タイミングをみると、３クロック毎となって最初にモ
ジュロレジスタに書込んだ値3_Hと一致とする。

なお、第１図ではタイミング調整用のラッチが501,50
2の２段階構成になっており、従来例の第７図では同様
の部分がラッチ504の１段構成であるのと比較すると、
この部分に関しては従来例よりハードウェア量が増加し
た形になるが、従来例の第７図のロード信号生成のため
のアンドゲート601,インバータ602は、本実施例（第１
図）においては不要である。さらに、カウンタ回路のビ
ット数を増やした場合、従来例（第７図）ではアンドゲ
ート601の入力数も増加し（例えば８ビットでは８入
力、16ビットでは16入力となる）、この部分のハードウ
ェア量は飛躍的に増大することになるが、本実施例によ
れば、ビット数増加に対してもロード信号生成のための
ハードウェア量の増加を伴わないカウンタ回路を提供す
ることが可能となる。

第３図は本発明の第２の実施例のカウンタ回路のブロ
ック図、第４図はその動作を示すタイミング図である。

本実施例は、第１の実施例のカウンタ回路をマイクロ
コンピュータに内蔵したもので、カウンタ回路１、CPU
（中央処理装置）２、分周回路３、データバス10および
外部端子４で構成される。また、CPU2、分周回路３には
カウンタ回路１から割込信号40が入力し、カウンタ回路
１にはCPU2からカウンタ１内のモジュロレジスタ401,30
1,201,101へのデータ書込信号20およびカウントスター
ト信号30が入力する。

次に、第３図の動作を第４図のタイミング図を参照し
て説明する。まず、カウントンスタート信号30は常に
“1"であると仮定する。CPU2はデータバス10にデータ3_H
を出力し、さらにデータ書込信号20を出力する。カウン
タ回路１はデータ書込信号20によって内部のモジュロレ
ジスタ401,301,201,101にデータバス10のデータ3_Hを書
込む、以後、前述のように割込信号40が発生するとモジ
ュロレジスタ401,301,201,101のＱ出力C_Hに＋１された
値D_Hがカウントレジスタのマスタラッチ404,304,204,10
4にロードされ、カウントレジスタはアップカウントを
開始する。割込信号40はCPU2に対する割込信号となり、
CPU2はこれを受けて次のデータ5_Hをモジュロレジスタ40
1,301,201,101に書込む。この後、前回のデータ3_H｛ビ
ット反転＋１｝のデータのカウントアップによりオーバ
ーフローが発生した時点で再び割込信号40が発生し、モ
ジュロレジスタ401,301,201,101に書込まれたデータ5_H
のビット反転値A_H＋１された値B_Hがカウントレジスタの
マスタラッチ404,304,204,104にロードされ、アップカ
ウントを開始する。割込信号40を受けたCPU20は更に次
のデータ4_Hをモジュロレジスタ401,301,201,101に書込
み、同様の動作を行なう。割込信号40はCPU2のみならず
分周回路３にも入力され、分周回路３は割込信号40の立
下りに同期して外部端子４のレベルを交互に反転させ
る。すなわち、カウンタ回路１と分周回路３はPWM（パ
ルス幅変調）機能を有し、外部端子４に現われた波形の
ハイレベル期間、ロウレベル期間のデータバス10を介し
てモジュロレジスタ401,301,201,101に書込まれた値と
そのクロック数で一致する（設定値3_Hに対して３クロッ
ク、5_Hに対して５クロック、4_Hに対して４クロックとな
る）。

なお、データ転送手段であるトランスファゲート409,
408,309,308,209,208,109,108の代りにクロックドイン
バータを用いることもできる。

〔発明の効果〕

以上説明したように本発明は、モジュロレジスタのビ
ット反転出力にカウント回路内のインクリメンタを介し
て＋１の操作を行ないカウントレジスタに入力し、カウ
ントレジスタのキャリー信号を利用してモジュロレジス
タからカウントレジスタへのロード信号を生成すること
により、ロード信号生成のための専用ハードウェアを必
要とせずに割込信号の発生周期（クロック数）をモジュ
ロレジスタへの設定値と同一とすることが可能であるの
で、本発明のカウンタ回路をマイクロコンピュータLSI
に内蔵した場合、ユーザにとっては割込信号の発生周期
（クロック数）と同じ値をモジュロレジスタに設定する
ことができ、プログラム作成上、ミスを招きにくいとい
う効果があり、さらにこの機能を実現してもハードウェ
ア量がほとんど増加せず、LSI上にカウンタ回路が占有
する面積が増大することはないのでメーカーにとっては
安価なLSIチップを提供できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のカウンタ回路の回路
図、第２図は第１図を説明するためのタイミング図、第
３図は本発明の第２の実施例のカウンタ回路の構成図、
第４図は第３図を説明するためのタイミング図、第５図
は第１の従来例の回路図、第６図は第５図の従来例を説
明するためのタイミング図、第７図は第２の従来例の構
成図、第８図は第７図の従来例を説明するためのタイミ
ング図である。１……カウンタ回路、２……CPU、３……分周回路、４……外部端子、 10……データバス、20……データ書込信号、 30……カウントスタート信号、 40……割込信号、 401,301,201,101……モジュロレジスタ、 402,302,202,102……アンドゲート、 403,303,203,103……排他的論理和ゲート、 404,304,204,104……カウントレジスタのマスタラッ
チ、 405,305,205,105……カウントレジスタのスレーブラッ
チ、 409,408,309,308,209,208,109,108……トランスファゲ
ート、 501,502……ラッチ、 503……インバータ。

Claims

(57)【特許請求の範囲】

【請求項１】データの書込み可能な、ビット毎のモジュ
ロレジスタと、前記モジュロレジスタに設定されたデータのビット反転
データを生成する手段と、第２相のクロック信号に同期してデータをラッチするビ
ット毎のマスタラッチ、および第１相のクロック信号に
同期してマスタラッチのデータをラッチする、ビット毎
のスレーブラッチとからなるカウントレジスタと、ビット毎の第１のデータ転送手段および第２のデータ転
送手段と、第１のデータ転送手段がオン状態のとき前記ビット反転
データを＋１インクリメントし、第２のデータ転送手段
がオン状態のときスレーブラッチのラッチデータを＋１
インクリメントし、マスタラッチに出力するとともに、
前記ビット反転データまたはスレーブラッチの出力が
“1"のときかつ下位ビットからキャリー信号が出力され
たとき上位ビットにキャリー信号を出力する、ビット毎
のインクリメンタと、最上位ビットのインクリメンタからキャリー信号が出力
されると、スレーブラッチのデータラッチタイミングが
第１相のクロック信号の立上りであれば、第１相のクロ
ック信号の次の立下がりから次の次の立下がりの間、ス
レーブラッチのデータラッチタイミングが第１相のクロ
ック信号の立下りであれば、第１相のクロック信号の次
の立上りから次の次の立上りの間第１のデータ転送手段
をオン状態，第２のデータ転送手段をオフ状態にし、そ
れ以外の間は第１のデータ転送手段をオフ状態，第２の
データ転送手段をオン状態にする制御回路とを有するカ
ウンタ回路。