JP3075224B2 - 集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路装置に関
し、特に低速動作モードと、高速動作モードとを備えた
集積回路装置に関する。

【０００２】

【従来の技術】従来、装置のサイズを縮小するために、
集積回路装置が多用されている。ここで、従来の集積回
路装置について、図面を参照して説明する。

【０００３】図８に、従来の集積回路装置の回路図を示
す。図８に示されるように、この従来の集積回路装置
は、一定の周波数の信号として原発クロック信号５２を
出力する発振回路５１と、発振回路５１が出力する原発
クロック信号５２を入力とし、反転原発クロック信号５
４を出力するインバータ５３と、原発クロック信号５２
及び反転原発クロック信号５４を入力し、第１分周信号
５６を出力し、リセット信号６４により初期化される第
１分周回路５５とを有する。

【０００４】さらに、第１分周信号５６を入力し、第２
分周信号５８を出力し、リセット信号６４により初期化
される第２分周回路５７と、第２分周信号５８を入力
し、第３分周信号６０を出力し、リセット信号６４によ
り初期化される第３分周回路５９と、第３分周信号６０
を入力し、第４分周信号６２を出力し、リセット信号６
４により初期化される第４分周回路６１と、リセット信
号６４、インバータ８６から出力されたシステムクロッ
クＣＫ１：９０及び、データ信号６５を入力するスタテ
ィックラッチ６６とを有する。

【０００５】さらに、スタティックラッチ６６の出力を
入力とし、システムクロック切替信号６８を出力するイ
ンバータ６７と、システムクロック切替信号６８を入力
し、反転システムクロック切替信号７０を出力するイン
バータ６９とを有する。

【０００６】さらに、第１分周信号５６と反転システム
クロック切替信号７０とを入力し、２入力ＮＡＮＤ７３
に出力する２入力ＮＡＮＤ７１と、第３分周信号６０と
システムクロック切替信号６８とを入力し、２入力ＮＡ
ＮＤ７３に出力する２入力ＮＡＮＤ７２と、２入力ＮＡ
ＮＤ７１及び２入力ＮＡＮＤ７２の出力を入力とし、第
１選択分周信号７４を出力する２入力ＮＡＮＤ７３とを
有する。

【０００７】さらに、第１選択分周信号７４を入力と
し、反転第１選択分周信号７６を出力するインバータ７
５と、第１選択分周信号７４及び反転第１選択分周信号
７６を入力とし、第２選択分周信号７８を出力し、リセ
ット信号６４により初期化される第２選択分周回路７７
と、第２選択分周信号７８を入力し、反転第２選択分周
信号８０を出力するインバータ７９とを有する。

【０００８】さらに、第１選択分周信号７４及び第２選
択分周信号７８を入力し、インバータ８５に出力する２
入力ＮＡＮＤ８１と、２入力ＮＡＮＤ８１の出力を入力
とし、システムクロックＣＫ０：８９を出力するインバ
ータ８５と、反転第１選択分周信号７６、第２選択分周
信号７８を入力とし、インバータ８６に出力する２入力
ＮＡＮＤ８２と、２入力ＮＡＮＤ８２の出力を入力と
し、システムクロックＣＫ１：９０を出力するインバー
タ８６と、第１選択分周信号７４及び反転第２選択分周
信号８０を入力とし、インバータ８７に出力する２入力
ＮＡＮＤ８３と、２入力ＮＡＮＤ８３の出力を入力と
し、システムクロックＣＫ２：９１を出力するインバー
タ８７と、反転第１選択分周信号７６及び反転第２選択
分周信号８０を入力とし、インバータ８８に出力する２
入力ＮＡＮＤ８４と、２入力ＮＡＮＤ８４の出力を入力
とし、システムクロックＣＫ３：９２を出力するインバ
ータ８８とから構成されている。

【０００９】そして、システムクロックＣＫ０：８９、
ＣＫ１：９０、ＣＫ２：９１及びＣＫ３：９２を、他の
周辺回路のダイナミック保持動作、及びスタティック保
持動作の制御信号として用いることができるように、任
意に接続する。

【００１０】上述の発振回路５１は、ある一定周期のク
ロックを出力し続ける。また、各分周回路５５、５７、
５９及び６１は、リセット信号６４がＯＮを表す「１」
の場合、入力したクロックの２倍の周期のクロックを、
各分周信号５６、５８、６０及び６２として出力する。

【００１１】また、上述の発振回路５１は、リセット信
号６４がＯＦＦを表す「０」である場合、初期化され、
「１」を各分周信号５６、５８、６０及び６２として出
力する。

【００１２】図８に示されるスタティックラッチ６６
は、リセット信号６４がＯＦＦを表す「０」の場合、初
期化され、「１」を保持し、出力する。

【００１３】また、このスタティックラッチ６６は、リ
セット信号６４が「１」であり、インバータ８６から出
力されたシステムクロックＣＫ１：９０が「１」の場
合、データ信号６５の反転を取り込んで保持し、出力す
る。

【００１４】インバータ８６から出力されたシステムク
ロックＣＫ１：９０が「０」である場合、データの取り
込みは行われず、以前に保持した値が保持され続ける。

【００１５】また、システムクロック切替信号６８が
「１」であり、従って、インバータ６９により反転させ
られることによって反転システムクロック切替信号７０
が「０」である場合、２入力ＮＡＮＤ７１は、第１分周
信号５６の値に係わらず、「１」を出力する。

【００１６】そして、２入力ＮＡＮＤ７２は、第３分周
信号６０を反転して出力する。その結果、２入力ＮＡＮ
Ｄ７３の出力、即ち第１選択分周信号７４は、第３分周
信号６０と同一になる。

【００１７】また、システムクロック切替信号６８が
「０」であり、反転システムクロック切替信号７０が
「１」である場合、２入力ＮＡＮＤ７１は、第１分周信
号５６を反転して出力する。

【００１８】そして、２入力ＮＡＮＤ７２は、第３分周
信号６０の値に関わらず、「１」を出力する。その結
果、２入力ＮＡＮＤ７３の出力、即ち第１選択分周信号
７４は、第１分周信号５６と同一になる。

【００１９】第２選択分周回路７７は、リセット信号６
４が「１」である場合、第１選択分周信号７４の２倍の
周期のクロックを第２選択分周信号７８に出力する。ま
た、リセット信号６４が「０」である場合は、初期化さ
れ、「１」を第２選択分周信号７８に出力する。

【００２０】一方、リセット信号６４が「０」となるこ
とにより、各分周信号５６、５８、６０、６２及び７８
は「１」として出力される。

【００２１】この際、スタティックラッチ６６も初期化
され、「１」を出力する。従って、システムクロック切
替信号６８は「０」になり、第１選択分周信号７４は、
第１分周信号５６になる。ただし、ここでは、データ信
号６５は「０」に設定しておくものとする。

【００２２】以上の動作により、第１選択分周信号７４
が「１」であり、かつ、第２選択分周信号７８が「１」
であれば、２入力ＮＡＮＤ８１は「０」である値の信号
を出力し、システムクロックＣＫ０：８９は、「１」と
して出力される。

【００２３】同様にして、反転第１選択分周信号７６が
「０」であり、かつ、第２選択分周信号７８が「１」で
ある場合は、２入力ＮＡＮＤ８２は「１」を出力し、シ
ステムクロックＣＫ１：９０は、「０」となる。

【００２４】第１選択分周信号７４が「１」であり、か
つ、反転第２選択分周信号８０が「０」である場合は、
２入力ＮＡＮＤ８３は「１」を出力し、従って、システ
ムクロックＣＫ２：９１は、インバータ８７の存在によ
り「０」となる。

【００２５】反転第１選択分周信号７６が「０」であ
り、かつ、反転第２選択分周信号８０が「０」である場
合は、２入力ＮＡＮＤ８４は「１」を出力し、従って、
システムクロックＣＫ３：９２は、インバータ８８の存
在により、「０」となる。

【００２６】そして、リセット信号６４が「１」となる
ことにより、発振回路５１から供給される原発クロック
５２及び第１選択分周信号７４により、各分周回路５
５、５７、５９、６１及び７７は、入力されたクロック
の２倍の周期のクロックを各分周信号５６、５８、６
０、６２及び７８として出力する。

【００２７】次に、図８に示される集積回路装置の信号
のタイミングについて、図９を参照して説明する。図９
に、図８に示されるシステムクロックのタイミングチャ
ートを示す。図９に示されるように、原発クロックのタ
イミングが１である場合、第１選択分周信号７４及び第
２選択分周信号７８が「１」となり、２入力ＮＡＮＤ８
１に全部「１」が入力され、システムクロックＣＫ０：
８９は「１」として出力される。この時、他のクロック
であるＣＫ１、ＣＫ２、及びＣＫ３は「０」として出力
される。

【００２８】同様に、原発クロックのタイミングがタイ
ミング２の場合、反転第１選択分周信号７６、第２選択
分周信号７８が「１」であり、２入力ＮＡＮＤ８２に全
部「１」が入力され、システムクロックＣＫ１：９０は
「１」として出力される。この時、他のクロックである
システムクロックＣＫ０、ＣＫ２、及びＣＫ３は「０」
として出力される。

【００２９】同様に、原発クロックのタイミングがタイ
ミング３の場合、第１選択分周信号７４、反転第２分周
信号８０が「１」であり、２入力ＮＡＮＤ８３に全部
「１」が入力され、システムクロックＣＫ２：９１は
「１」として出力される。この時、他のクロックである
システムクロックＣＫ０、ＣＫ１、及びＣＫ３は「０」
として出力される。

【００３０】同様に、原発クロックのタイミングがタイ
ミング４の場合、反転第１選択分周信号７６、反転第２
分周信号８０が「１」であり、２入力ＮＡＮＤ８４に全
部「１」が入力され、システムクロックＣＫ３：９２は
「１」として出力される。この時、他のクロックである
システムクロックＣＫ０、ＣＫ１、及びＣＫ２は「０」
として出力される。

【００３１】次に、上述のタイミング１の場合の動作に
ついて、さらに詳細に説明する。このタイミング１の場
合は、各システムクロックＣＫ０〜ＣＫ３は、１原発ク
ロックの周期の幅で、順次「１」を出力して動作してい
るが、システムクロック切替信号６８の値を変えること
によって、より、遅いシステムクロックの動作を選択す
ることが出来る。

【００３２】その選択は、データ信号６５を「１」に設
定することにより行われる。この選択により、システム
クロックＣＫ１：９０が「１」のタイミングでスタティ
ックラッチ６６に取り込まれ、システムクロック切替信
号６８が「１」になる。

【００３３】従って、システムクロック切替信号６８が
「１」に変化することにより、ＣＫ０〜ＣＫ３は４原発
クロックの周期の幅により順次「１」を出力して動作す
る。

【００３４】上述のように、図８に示される従来の集積
回路装置では、等間隔のシステムクロックＣＫ０〜ＣＫ
３によって、他の周辺回路のダイナミック信号保持動
作、スタティック信号保持動作を制御しているため、シ
ステムクロックを遅い設定にすると、それに応じてダイ
ナミック回路の信号保持期間も長くなる。

【００３５】ただし、集積回路では、システムクロック
を遅い設定にしてもその動作を保証するために多少のマ
ージンを持たせ、設定できるシステムクロックより遅く
動作させてテストする必要がある。

【００３６】その為、従来技術の集積回路装置では、内
蔵する全機能を低速で動作させ、ダイナミック回路の信
号保持特性をテストしなければならないため、このテス
トに時間が掛かる上、このテスト時間も短縮させること
が難しいという問題があった。

【００３７】ここで、上述の従来技術における問題を解
決するための発明として、特開平６−９６２３９号公報
に開示された「シングルチップ・マイクロコンピュー
タ」がある。このシングルチップ・マイクロコンピュー
タについて、以下に説明する。

【００３８】まず、従来技術における問題点を解決する
ためには、ダイナミック回路の動作周波数の低速域への
拡張手段として、容量値の増加による信号保持特性の改
善があるが、これはチップサイズの増加にもつながり、
コスト面を考えると現実的な解決策と言えない。

【００３９】そこで、上述の特開平６−９６３２９号公
報に開示された発明は、システムクロックとは非同期の
ラッチ取り込み信号を作り、この信号によりダイナミッ
ク保持状態の信号が値を保持できなくなる前にラッチに
取り込もうとする技術である。

【００４０】

【発明が解決しようとする課題】しかしながら、この上
記公報に開示された発明は、チップサイズの増加を抑
え、動作周波数の低速域への拡張を可能にしたが、ダイ
ナミックに保持した信号をディレイ回路を用いてラッチ
に取り込んでおり、ロジック的に動作させるのではな
く、アナログ回路を用いているため、低電圧で動作させ
た場合、ディレイ回路のディレイ値が製造条件により、
予想以上に大きくなって、却って動作不良を引き起こす
場合がある。

【００４１】従って、この様な回路を付加させたところ
でシステムクロックを低速にしたダイナミック回路の信
号保持特性のテストは、省くことは出来ない。

【００４２】現在の生産状況のように、１ヶ月に数万個
も出荷しなければならない製品の場合、６インチウエハ
ー１枚で一度に数千個もとれる大きさのチップサイズの
縮小に比べて、製品の一個一個をテストしなければなら
ないテスト時間短縮の方が、総合的なコスト面で考える
と寄与が大きい。

【００４３】そこで、チップサイズを考慮したダイナミ
ック回路の信号保持特性の改良よりも、製品のテスト時
間を考慮したダイナミック回路の信号保持特性の改良が
より要求される。

【００４４】上述のように、従来例、公知例共にダイナ
ミック回路の保持特性をテストするためには、設定でき
る最低のシステムクロックの動作スピード以下によりテ
ストしなければならないという問題点を有する。

【００４５】そのため、このテストには時間が掛かり、
テスト時間を短縮するのも難しいという問題点を有して
いる。

【００４６】本発明は、上記事情に鑑みなされたもの
で、生産性を向上し、テスト時間を短縮することが可能
な集積回路装置を提供することを目的とする。

【００４７】

【課題を解決するための手段】請求項１記載の発明は、
原発クロックを供給する発振回路と、前記原発クロック
の所定のクロック数に基づく第１のタイミングのシステ
ムクロックを前記原発クロックに同期して生成する第１
のシステムクロック生成部と、システムクロック切換信
号が第１の論理レベルのときには、前記原発クロックの
前記所定のクロック数に基づき、前記システムクロック
切換信号が第２の論理レベルのときには、前記原発クロ
ックの前記所定のクロック数より多いクロック数に基づ
く第２のタイミングのシステムクロックを前記原発クロ
ックに同期して生成する第２のシステムクロック生成部
と、からなるシステムクロックを生成するタイムベース
とを含み、ダイナミック保持動作を制御するための制御
信号が、前記第１のタイミングのシステムクロックで与
えられ、スタティック保持動作を制御するための制御信
号が、前記第２のタイミングのシステムクロックで与え
られることを特徴とする。

【００４８】請求項２記載の発明は、原発クロック信号
を出力する第１の発振回路（１）と、前記第１の発振回
路から出力された原発クロック信号（２）が入力し、反
転原発クロック信号（４）を出力する第１のインバータ
（３）と、前記原発クロック信号と、前記反転原発クロ
ック信号と、リセット信号（２３）とが入力し、第１分
周信号（６）を出力する第１分周回路（５）と、前記第
１分周信号と、前記リセット信号とが入力し、第２分周
信号（８）を出力する第２分周回路（７）と、前記第２
分周信号と、前記リセット信号とが入力し、第３分周信
号（１０）を出力する第３分周回路（９）と、前記第３
分周信号と、前記リセット信号とが入力し、第４分周信
号（１２）を出力する第４分周回路（１１）とを有す
る。

【００４９】さらに、前記第１分周信号が入力し、反転
第１分周信号（１５）を出力する第２のインバータ（１
４）と、前記第２分周信号が入力し、反転第２分周信号
（１７）を出力する第３のインバータ（１６）と、前記
第２分周信号と、第６のインバータ（２８）から出力さ
れた反転システムクロック切替信号（２９）とが入力
し、この２つの入力のＮＡＮＤ演算を実行する第１の２
入力ＮＡＮＤ（３４）と、前記リセット信号と、データ
信号（２４）と、システムクロックＣＫ１（３１）とが
入力し、第５のインバータ（２６）に出力信号を出力す
る第１のスタティックラッチ（２５）と、前記第１のス
タティックラッチから出力された出力信号が入力し、シ
ステムクロック切替信号（２７）を出力する第５のイン
バータ（２６）と、前記第５のインバータから出力され
たシステムクロック切替信号（２７）が入力し、反転シ
ステムクロック切替信号（２９）を出力する第６のイン
バータ（２８）とを有する。

【００５０】さらに、前記第４分周信号（１２）と、前
記第５のインバータ（２６）から出力されたシステムク
ロック切替信号とが入力し、この２つの入力した信号の
ＮＡＮＤ演算を実行する第２の２入力ＮＡＮＤ（３５）
と、前記第１の２入力ＮＡＮＤ（３４）から出力された
信号と、前記第２の２入力ＮＡＮＤ（３５）から出力さ
れた信号とが入力し、この入力した２つの信号のＮＡＮ
Ｄ演算を実行し、選択分周信号（３７）を出力する第３
の２入力ＮＡＮＤ（３６）と、前記第２のインバータ
（１４）から出力された反転第１分周信号（１５）が入
力し、この信号に基づいて反転信号を出力する第４のイ
ンバータ（１９）と、前記第２のインバータ（１４）か
ら出力された反転第１分周信号が入力し、この信号に基
づいてディレイ信号を出力する第１のディレイ回路（１
８）とを有する。

【００５１】さらに、前記第２分周信号（８）と、前記
第４のインバータ（１９）から出力された反転信号と、
前記第１のディレイ回路（１８）から出力されたディレ
イ信号とが入力し、これら入力した３つの信号のＮＯＲ
演算を実行する３入力ＮＯＲ（２０）と、前記第３の２
入力ＮＡＮＤ（３６）から出力された選択分周信号（３
７）が入力し、この信号に基づいてディレイ信号を出力
する第２のディレイ回路（３８）と、前記第３の２入力
ＮＡＮＤ（３６）から出力された選択分周信号が入力
し、この信号に基づいて反転信号を出力する第７のイン
バータ（３９）とを有する。

【００５２】さらに、前記第２のディレイ回路（３８）
から出力されたディレイ信号と、前記第７のインバータ
（３９）から出力された反転信号とが入力し、これらの
信号のＮＯＲ演算を実行する第２の２入力ＮＯＲ（４
０）と、前記リセット信号（２３）が入力し、このリセ
ット信号に基づいて反転リセット信号（４２）を出力す
る第８のインバータ（４１）と、前記３入力ＮＯＲ（２
０）から出力された信号と、第２の３入力ＮＯＲ（２
２）から出力された信号が入力し、これらの信号のＮＯ
Ｒ演算を実行する第１の２入力ＮＯＲ（２１）と、前記
第１の２入力ＮＯＲ（２１）から出力された信号と、前
記第２の２入力ＮＯＲ（４０）から出力された信号と、
前記第８のインバータ（４１）から出力された反転リセ
ット信号（４２）とが入力し、これらの信号のＮＯＲ演
算を実行する第２の３入力ＮＯＲ（２２）とを有する。

【００５３】さらに、前記第１分周信号（６）と、前記
第２分周信号（８）と、前記第１の２入力ＮＯＲ（２
１）から出力されたシステムクロックイネーブル信号
（４３）とが入力し、これらの信号のＮＡＮＤ演算を実
行する第１の３入力ＮＡＮＤ（４４）と、前記第２のイ
ンバータ（１４）から出力された反転第１分周信号（１
５）と、前記第２分周信号（８）と、前記第１の２入力
ＮＯＲから出力されたシステムクロックイネーブル信号
とが入力し、これらの信号のＮＡＮＤ演算を実行する第
２の３入力ＮＡＮＤ（４５）と、前記第１分周信号
（６）と、前記第３のインバータ（１６）から出力され
た反転第２分周信号と、前記第１の２入力ＮＯＲから出
力されたシステムクロックイネーブル信号とが入力し、
これらの信号のＮＡＮＤ演算を実行する第３の３入力Ｎ
ＡＮＤ（４６）とを有する。

【００５４】さらに、前記第１の３入力ＮＡＮＤ（４
４）から出力された信号が入力し、システムクロックＣ
Ｋ０（３０）を出力する第９のインバータ（４７）と、
前記第２の３入力ＮＡＮＤ（４５）から出力された信号
が入力し、システムクロックＣＫ１（３１）を出力する
第１０のインバータ（４８）と、前記第３の３入力ＮＡ
ＮＤ（４６）から出力された信号が入力し、システムク
ロックＣＫ２（３２）を出力する第１１のインバータ
（４９）と、前記システムクロックイネーブル信号が入
力し、システムクロックＣＫ３（３３）を出力する第１
２のインバータ（５０）とを有することを特徴とする。

【００５５】請求項３記載の発明は、請求項２記載の発
明において、前記第１分周回路（５）、前記第２分周回
路（７）、前記第３分周回路（９）、及び、前記第４分
周回路（１１）が、前記原発クロック信号、若しくは、
前段の分周回路から出力された分周信号が入力するＣ端
子と、前記反転原発クロック信号、若しくは出力信号が
入力するＣＢ端子と、前記リセット信号が入力するＲ端
子と、それぞれの分周信号を出力する２Ｃ端子と、出力
信号を出力する２ＣＢ端子とを備え、前記Ｃ端子から入
力した原発クロック信号、若しくは、前段の分周回路か
ら出力された分周信号がＰ側に入力し、前記ＣＢ端子か
ら入力した出力信号がＮ側に入力する第１のトランスフ
ァ（３１１）とを有する。

【００５６】さらに、前記Ｒ端子から入力したリセット
信号と、第２６のインバータ（３１３）から出力された
出力信号とが入力し、この２つの入力した信号にＮＡＮ
Ｄ演算を実行する第１１の２入力ＮＡＮＤ（３０１）
と、前記Ｃ端子から入力した原発クロック信号、若しく
は、前段の分周回路から出力された分周信号がＮ側に入
力し、前記ＣＢ端子から入力した出力信号がＰ側に入力
し、前記第１１の２入力ＮＡＮＤ（３０１）からの出力
信号が入力し、前記第１１の２入力ＮＡＮＤ（３０１）
へ出力信号を出力する第２６のインバータ（３１３）
と、前記第１１の２入力ＮＡＮＤ（３０１）からの出力
信号を入力する第２３のインバータ（３０３）とを有す
る。

【００５７】さらに、前記ＣＢ端子から入力した出力信
号がＰ側に入力し、前記Ｃ端子から入力した原発クロッ
ク信号、若しくは、前段の分周回路から出力された分周
信号がＮ側に入力し、前記第２３のインバータ（３０
３）から出力された信号が入力する第２のトランスファ
（３１５）と、前記２ＣＢ端子から入力した出力信号が
入力し、この入力した信号に基づき出力信号を出力する
第２５のインバータ（３０９）と、前記ＣＢ端子から入
力した出力信号がＮ側に入力し、前記Ｃ端子から入力し
た原発クロック信号、若しくは、前段の分周回路から出
力された分周信号がＰ側に入力し、第１２の２入力ＮＡ
ＮＤ（３０５）から出力された信号が入力し、該第１２
の２入力ＮＡＮＤに信号を出力する第２７のインバータ
（３１７）とを有する。

【００５８】さらに、前記リセット信号と、前記第２７
のインバータ（３１７）から出力された信号とが入力
し、この２つの入力信号のＮＡＮＤ演算を実行する第１
２の２入力ＮＡＮＤ（３０５）と、前記第１２の２入力
ＮＡＮＤから出力された信号が入力し、前記２ＣＢ端子
に信号を出力する第２４のインバータ（３０７）とを有
することを特徴とする。

【００５９】請求項４記載の発明は、請求項２又は３に
記載の発明において、前記第１のスタティックラッチ
（２５）が、前記リセット信号と、第２９のインバータ
（４０５）から出力された信号とを入力し、これら２つ
の信号のＮＡＮＤ演算を実行する第１３の２入力ＮＡＮ
Ｄ（４０７）と、前記第１３の２入力ＮＡＮＤ（４０
７）から出力された信号が入力し、第２８のインバータ
（４０３）から出力された信号がＮ側に入力し、第３の
トランスファ（４０１）のＮ側から出力された信号がＰ
側に入力し、出力信号を出力する第２９のインバータ
（４０５）と、入力が前記第３のトランスファ（４０
１）のＮ側と接続され、出力が前記第３のトランスファ
のＰ側と接続された第２８のインバータ（４０３）と、
前記第２８のインバータ（４０３）の出力がＰ側に接続
し、前記第２８のインバータの入力がＮ側に接続してい
る第３のトランスファ（４０１）とを有することを特徴
とする。

【００６０】請求項５記載の発明は、請求項２から４の
いずれかに記載の発明において、前記第１のディレイ回
路（１８）、及び、前記第２のディレイ回路（３８）
が、前記第２のインバータ（１４）、若しくは、前記第
３の２入力ＮＡＮＤ（３６）から出力された反転第１分
周信号が入力する第３０のインバータ（５０１）と、前
記第３０のインバータ（５０１）から出力された信号が
入力する第３１のインバータ（５０５）と、前記第３１
のインバータ（５０５）から出力された信号が入力する
第３２のインバータ（５０９）と、前記第３２のインバ
ータ（５０９）から出力された信号が入力し、信号を出
力する第３３のインバータ（５１３）とを有する。

【００６１】さらに、前記第３０のインバータと第３１
のインバータとの間の点と、ＧＮＤとの間に直列に接続
された第１のコンデンサ（５０３）と、前記第３１のイ
ンバータと第３２のインバータとの間の点と、ＧＮＤと
の間に直列に接続された第２のコンデンサ（５０７）
と、前記第３２のインバータと第３３のインバータとの
間の点と、ＧＮＤとの間に直列に接続された第３のコン
デンサ（５１１）とを有することを特徴とする。

【００６２】請求項６記載の発明は、原発クロック信号
（１０２）を出力する第２の発振回路（１０１）と、前
記原発クロック信号が入力し、反転原発クロック信号を
出力する第１３のインバータ（１０３）と、前記原発ク
ロック信号と、前記反転原発クロック信号と、リセット
信号とが入力し、第１分周信号と、出力信号とを出力す
る第１分周回路（１０５）と、前記第１分周回路（１０
５）から出力された第１分周信号（１０６）と、前記第
１分周回路から出力された出力信号と、リセット信号
（１１４）とが入力し、第２分周信号（１０８）を出力
する第２分周回路（１０７）と、前記リセット信号と、
前記第２分周信号とが入力し、第３分周信号（１１０）
を出力する第３分周回路（１０９）とを有する。

【００６３】さらに、前記リセット信号と、前記第３分
周信号とが入力し、第４分周信号（１１２）を出力する
第４分周回路（１１１）と、前記第１分周信号と、前記
第２分周信号とが入力し、これら入力した２つの信号の
ＮＡＮＤ演算を実行する第１４の２入力ＮＡＮＤ（１４
６）と、前記第１４の２入力ＮＡＮＤ（１４６）から出
力された信号が入力し、クロック幅制御信号（１４８）
を出力する第３４のインバータ（１４７）と、前記リセ
ット信号が入力し、第１４のインバータ（１１７）に信
号を出力する第２のスタティックラッチ（１１６）と、
前記第２のスタティックラッチ（１１６）から出力され
た信号が入力し、システムクロック切替信号（１１８）
を出力する第１４のインバータ（１１７）とを有する。

【００６４】さらに、前記第３分周信号と、前記第１４
のインバータ（１１７）から出力されたシステムクロッ
ク切替信号（１１８）とが入力し、第６の２入力ＮＡＮ
Ｄに信号を出力する第５の２入力ＮＡＮＤ（１２２）
と、前記システムクロック切替信号（１２０）が入力
し、この信号を反転した反転システムクロック切替信号
を出力する第１５のインバータ（１１９）と、前記第１
分周信号と、前記反転システムクロック切替信号とが入
力し、この入力した２つの信号にＮＡＮＤ演算を実行す
る第４の２入力ＮＡＮＤ（１２１）とを有する。

【００６５】さらに、前記第４の２入力ＮＡＮＤ（１２
１）から出力された信号と、前記第５の２入力ＮＡＮＤ
（１２２）から出力された信号とが入力し、第１選択分
周信号（１２４）を出力する第６の２入力ＮＡＮＤ（１
２３）と、前記第１選択分周信号（１２４）が入力し、
この反転信号を出力する第１６のインバータ（１２５）
と、前記第６の２入力ＮＡＮＤ（１２３）から出力され
た信号と、前記第１６のインバータ（１２５）から出力
された信号とが入力し、第２選択分周信号（１２８）を
出力する第２選択分周回路（１２７）とを有する。

【００６６】さらに、前記第２選択分周回路（１２７）
から出力された第２選択分周信号が入力し、反転第２選
択分周信号（１３０）を出力する第１７のインバータ
（１２９）と、前記第１選択分周信号と、前記第２選択
分周信号とが入力し、この入力した２つの信号のＮＡＮ
Ｄ演算を実行する第７の２入力ＮＡＮＤ（１３１）と、
前記第７の２入力ＮＡＮＤから出力された信号が入力
し、システムクロックＣＫ０（１３９）を出力する第１
８のインバータ（１３５）と、前記第１選択分周信号
と、前記第２選択分周信号と、前記第３４のインバータ
から出力されたクロック制御信号とが入力し、この入力
した３つの信号のＮＡＮＤ演算を実行する第４の３入力
ＮＡＮＤ（１４３）とを有する。

【００６７】さらに、前記第４の３入力ＮＡＮＤから出
力された信号が入力し、サブシステムクロックＣＫＤ０
（１４５）を出力する第２２のインバータ（１４４）
と、前記第１６のインバータ（１２５）から出力された
信号と、前記第２選択分周回路から出力された第２選択
分周信号（１２８）とが入力し、この入力した２つの信
号のＮＡＮＤ演算を実行する第８の２入力ＮＡＮＤ（１
３２）と、前記第８の２入力ＮＡＮＤ（１３２）から出
力された信号を入力し、システムクロックＣＫ１（１４
０）を出力する第１９のインバータ（１３６）とを有す
る。

【００６８】さらに、前記第１７のインバータ（１２
９）から出力された反転第２選択分周信号と、前記第６
の２入力ＮＡＮＤから出力された第１選択分周信号とが
入力し、この入力した２つの信号のＮＡＮＤ演算を実行
する第９の２入力ＮＡＮＤ（１３３）と、前記第９の２
入力ＮＡＮＤから出力された信号が入力し、システムク
ロックＣＫ２（１４１）を出力する第２０のインバータ
（１３７）と、前記第１７のインバータ（１２９）から
出力された反転第２選択分周信号（１３０）と、前記第
１６のインバータから出力された信号とが入力し、この
入力した２つの信号のＮＡＮＤ演算を実行する第１０の
２入力ＮＡＮＤ（１３４）とを有する。

【００６９】さらに、前記第１０の２入力ＮＡＮＤから
出力された信号が入力し、システムクロックＣＫ３（１
４２）を出力する第２１のインバータ（１３８）とを有
することを特徴とする。

【００７０】請求項７記載の発明は、請求項６記載の発
明において、前記第１分周回路（１０５）、前記第２分
周回路（１０７）、前記第３分周回路（１０９）、及
び、前記第４分周回路（１１１）が、前記原発クロック
信号、若しくは、前段の分周回路から出力された分周信
号が入力するＣ端子と、前記反転原発クロック信号、若
しくは出力信号が入力するＣＢ端子と、前記リセット信
号が入力するＲ端子と、それぞれの分周信号を出力する
２Ｃ端子と、出力信号を出力する２ＣＢ端子とを備え、
前記Ｃ端子から入力した原発クロック信号、若しくは、
前段の分周回路から出力された分周信号がＰ側に入力
し、前記ＣＢ端子から入力した出力信号がＮ側に入力す
る第１のトランスファ（３１１）とを有する。

【００７１】さらに、前記Ｒ端子から入力したリセット
信号と、第２６のインバータ（３１３）から出力された
出力信号とが入力し、この２つの入力信号にＮＡＮＤ演
算を実行する第１１の２入力ＮＡＮＤ（３０１）と、前
記Ｃ端子から入力した原発クロック信号、若しくは、前
段の分周回路から出力された分周信号がＮ側に入力し、
前記ＣＢ端子から入力した出力信号がＰ側に入力し、前
記第１１の２入力ＮＡＮＤ（３０１）からの出力信号が
入力し、前記第１１の２入力ＮＡＮＤ（３０１）へ出力
信号を出力する第２６のインバータ（３１３）とを有す
る。

【００７２】さらに、前記第１１の２入力ＮＡＮＤ（３
０１）からの出力信号を入力する第２３のインバータ
（３０３）と、前記ＣＢ端子から入力した出力信号がＰ
側に入力し、前記Ｃ端子から入力した原発クロック信
号、若しくは、前段の分周回路から出力された分周信号
がＮ側に入力し、前記第２３のインバータ（３０３）か
ら出力された信号が入力する第２のトランスファ（３１
５）と、前記２ＣＢ端子から入力した出力信号が入力
し、この入力した信号に基づき出力信号を出力する第２
５のインバータ（３０９）とを有する。

【００７３】さらに、前記ＣＢ端子から入力した出力信
号がＮ側に入力し、前記Ｃ端子から入力した原発クロッ
ク信号、若しくは、前段の分周回路から出力された分周
信号がＰ側に入力し、第１２の２入力ＮＡＮＤ（３０
５）から出力された信号が入力し、該第１２の２入力Ｎ
ＡＮＤに信号を出力する第２７のインバータ（３１７）
と、前記リセット信号と、前記第２７のインバータ（３
１７）から出力された信号とが入力し、この２つの入力
信号のＮＡＮＤ演算を実行する第１２の２入力ＮＡＮＤ
（３０５）と、前記第１２の２入力ＮＡＮＤから出力さ
れた信号が入力し、前記２ＣＢ端子に信号を出力する第
２４のインバータ（３０７）とを有することを特徴とす
る。

【００７４】請求項８記載の発明は、請求項６又は７に
記載の発明において、前記第２のスタティックラッチ
（１１６）が、前記リセット信号と、第２９のインバー
タ（４０５）から出力された信号とを入力し、これら２
つの信号のＮＡＮＤ演算を実行する第１３の２入力ＮＡ
ＮＤ（４０７）と、前記第１３の２入力ＮＡＮＤ（４０
７）から出力された信号が入力し、第２８のインバータ
（４０３）から出力されＮ側に入力し、第３のトランス
ファ（４０１）のＮ側から出力された信号がＰ側に入力
し、出力信号を出力する第２９のインバータ（４０５）
と、入力が前記第３のトランスファ（４０１）のＮ側と
接続され、出力が前記第３のトランスファのＰ側と接続
された第２８のインバータ（４０３）と、前記第２８の
インバータ（４０３）の出力がＰ側に接続し、前記第２
８のインバータの入力がＮ側に接続している第３のトラ
ンスファ（４０１）とを有することを特徴とする。

【００７５】

【発明の実施の形態】次に、本発明に係る集積回路装置
の実施形態について、図面を参照して説明する。図１
に、本発明に係る集積回路装置の第１の実施形態の回路
図を示す。

【００７６】図１に示されるように、この集積回路装置
は、発振回路１と、発振回路１が出力する原発クロック
信号２を入力とし、反転原発クロック信号４を出力する
インバータ３と、原発クロック信号２及び反転原発クロ
ック信号４を入力とし、第１分周信号６を出力し、リセ
ット信号２３により初期化される第１分周回路５とを有
する。

【００７７】さらに、第１分周信号６を入力とし、第２
分周信号８を出力し、リセット信号２３により初期化さ
れる第２分周回路７と、第２分周信号８を入力とし、第
３分周信号１０を出力し、リセット信号２３により初期
化される第３分周回路９と、第３分周信号１０を入力と
し、第４分周信号信号１２を出力し、リセット信号２３
により初期化される第４分周回路１１とを有する。

【００７８】さらに、第１分周信号６を入力とし、反転
第１分周信号１５を出力するインバータ１４と、第２分
周信号８を入力とし、反転第２分周信号１７を出力する
インバータ１６と、反転第１分周信号１５を入力とし、
３入力ＮＯＲ２０に出力するディレイ回路１８と、反転
第１分周信号１５を入力とし、３入力ＮＯＲ２０に出力
するインバータ１９と、ディレイ回路１８及びインバー
タ１９の出力と第２分周信号８を入力とし、ＲＳラッチ
の２入力ＮＯＲ２１に出力する３入力ＮＯＲ２０とを有
する。

【００７９】さらに、リセット信号２３及びシステムク
ロックＣＫ１：３１、データ信号２４を入力とするスタ
ティックラッチ２５と、スタティックラッチ２５の出力
を入力とし、システムクロック切替信号２７を出力とす
るインバータ２６と、システムクロック切替信号２７を
入力とし、反転システムクロック切替信号２９を出力す
るインバータ２８とを有する。

【００８０】さらに、第２分周信号８と反転システムク
ロック切替信号２９を入力とし、２入力ＮＡＮＤ３６に
出力する２入力ＮＡＮＤ３４と、第４分周信号１２とシ
ステムクロック切替信号２７を入力とし、２入力ＮＡＮ
Ｄ３６に出力する２入力ＮＡＮＤ３５と、２入力ＮＡＮ
Ｄ３４及び２入力ＮＡＮＤ３５の出力を入力とし、選択
分周信号３７を出力する２入力ＮＡＮＤ３６とを有す
る。

【００８１】さらに、選択分周信号３７を入力とし、２
入力ＮＯＲ４０に出力するディレイ回路３８と、選択分
周信号３７を入力とし、２入力ＮＯＲ４０に出力するイ
ンバータ３９と、ディレイ回路３８及びインバータ３９
の出力を入力とし、ＲＳラッチの３入力ＮＯＲ２２に出
力する２入力ＮＯＲ４０とを有する。

【００８２】さらに、リセット信号２３を入力とし、反
転リセット信号４２を出力するインバータ４１と、２入
力ＮＯＲ４０及びＲＳラッチの２入力ＮＯＲ２１の出力
と、反転リセット信号４２とを入力とし、ＲＳラッチの
２入力ＮＯＲ２１に出力するＲＳラッチの３入力ＮＯＲ
２２と、３入力ＮＯＲ２０及びＲＳラッチの３入力ＮＯ
Ｒ２２の出力を入力とし、システムクロックイネーブル
信号４３を出力するＲＳラッチの２入力ＮＯＲ２１とを
有する。

【００８３】さらに、第１分周信号６、第２分周信号８
及びシステムクロックイネーブル信号４３を入力とし、
インバータ４７に出力する３入力ＮＡＮＤ４４と、３入
力ＮＡＮＤ４４の出力を入力とし、システムクロックＣ
Ｋ０：３０を出力するインバータ４７と、反転第１分周
信号１５、第２分周信号８及びシステムクロックイネー
ブル信号４３を入力とし、インバータ４８に出力する３
入力ＮＡＮＤ４５と、３入力ＮＡＮＤ４５の出力を入力
とし、システムクロックＣＫ１：３１を出力するインバ
ータ４８とを有する。

【００８４】さらに、第１分周信号６、反転第２分周信
号１７、及びシステムクロックイネーブル信号４３を入
力とし、インバータ４９に出力する３入力ＮＡＮＤ４６
と、３入力ＮＡＮＤ４６の出力を入力とし、システムク
ロックＣＫ２：３２を出力するインバータ４９と、シス
テムクロックイネーブル信号４３を入力とし、システム
クロックＣＫ３：３３を出力するインバータ５０とを有
する。

【００８５】ここで、上述の集積回路装置においては、
システムクロックＣＫ０：３０、ＣＫ１：３１、及びＣ
Ｋ２：３２を、他の周辺回路のダイナミック保持動作の
制御信号に接続し、システムクロックＣＫ３：３３を他
の周辺回路のスタティック保持動作の制御信号に接続す
る。

【００８６】次に、図１に示される本発明に係る集積回
路装置の第１の実施形態を構成する各部材について、さ
らに詳細に説明する。

【００８７】まず、発振回路１は、ある一定周期のクロ
ックを出力し続ける。各分周回路５、７、９及び１１
は、リセット信号２３が「１」の場合、入力したクロッ
クの２倍の周期のクロックを各分周信号６、８、１０及
び１２として出力する。

【００８８】そして、リセット信号２３が「０」の場
合、初期化され、「１」を各分周信号６、８、１０及び
１２に出力する。

【００８９】スタティックラッチ２５は、リセット信号
２３が「０」の場合、初期化され、「１」を保持し、出
力する。

【００９０】そして、リセット信号２３が「１」であ
り、かつ、システムクロックＣＫ１：３１が「１」の場
合、データ信号２４の反転を取り込んで保持し、出力す
る。

【００９１】システムクロックＣＫ１：３１が「０」の
場合は、取り込みを行わず、以前に保持した値を出力す
る。

【００９２】次に、システムクロック切替信号２７が
「１」であり、かつ、反転システムクロック切替信号２
９が「０」である場合、２入力ＮＡＮＤ３４は、第２分
周信号８に関わらず、「１」を出力する。

【００９３】２入力ＮＡＮＤ３５は、第４分周信号１２
を反転した信号を出力する。その結果、２入力ＮＡＮＤ
３６の出力、即ち選択分周信号３７は、第４分周信号１
２と同一になる。

【００９４】次に、システムクロック切替信号２７が
「０」であり、かつ、反転システムクロック切替信号２
９が「１」である場合、２入力ＮＡＮＤ３４は、第２分
周信号８の反転を出力する。

【００９５】２入力ＮＡＮＤ３５は、第４分周信号１２
に関わらず、「１」を出力する。その結果、２入力ＮＡ
ＮＤ３６の出力、即ち選択分周信号３７は、第２分周信
号８と同一になる。

【００９６】ディレイ回路１８、インバータ１９、及び
３入力ＮＯＲ２０は、反転第１分周信号１５の立ち上が
りエッジ検出回路で、通常「０」を出力するが、第２分
周信号８が「０」である場合、反転第１分周信号１５の
立ち上がりエッジを検出すると３入力ＮＯＲ２０は、デ
ィレイ回路１８のディレイ幅分の「１」のパルスを出力
する。

【００９７】そして、第２分周信号８が「１」である場
合、反転第１分周信号１５の立ち上がりエッジを検出し
ても３入力ＮＯＲ２０は、常に「０」を出力する。

【００９８】ディレイ回路３８、インバータ３９、及び
２入力ＮＯＲ４０は、選択分周信号３７の立ち上がりエ
ッジ検出回路で、通常「０」を出力するが、選択分周信
号３７の立ち上がりエッジを検出すると２入力ＮＯＲ４
０は、ディレイ回路３８のディレイ幅分の「１」のパル
スを出力する。

【００９９】２入力ＮＯＲ２１、３入力ＮＯＲ２２より
構成されるＲＳラッチは、リセット信号２３が「０」の
時、即ち反転リセット信号４２が「１」の時、２入力Ｎ
ＯＲ２１の出力、即ちシステムクロックイネーブル信号
４３が「１」になる。

【０１００】リセット信号２３が「１」の時、即ち反転
リセット信号４２が「０」の時、３入力ＮＯＲ２０から
「１」のパルスが、２入力ＮＯＲ２１に入力されると、
２入力ＮＯＲ２１の出力、即ちシステムクロックイネー
ブル信号４３が「０」になる。

【０１０１】２入力ＮＯＲ４０から「１」のパルスが、
３入力ＮＯＲ２２に入力されると、２入力ＮＯＲ２１の
出力、即ちシステムクロックイネーブル信号４３が
「１」になる。リセット信号２３の「０」で、各分周信
号６、８、１０、１２は「１」となる。

【０１０２】また、リセット信号２３の「０」で、スタ
ティックラッチ２５も初期化され、「１」を出力する。
システムクロック切替信号２７は「０」になり、選択分
周信号３７は、第２分周信号８になる。システムクロッ
クイネーブル信号４３は「１」となる。ここでは、デー
タ信号２４は「０」に設定しておく。

【０１０３】これにより、第１分周信号６は「１」、第
２分周信号８の「１」から３入力ＮＡＮＤ４４は「０」
を出力、システムクロックＣＫ０：３０は、「１」とな
る。

【０１０４】同様にして、反転第１分周信号１５が
「０」である時、第２分周信号８の「１」から３入力Ｎ
ＡＮＤ４５は「１」を出力し、システムクロックＣＫ
１：３１は、「０」となる。第１分周信号６が「１」、
反転第２分周信号１７が「０」であることから３入力Ｎ
ＡＮＤ４６は「１」を出力し、システムクロックＣＫ
２：３２は、「０」となる。

【０１０５】この時、システムクロックイネーブル信号
４３の「１」を入力とするインバータ５０からシステム
クロックＣＫ３：３３は、「０」となる。

【０１０６】リセット信号２３の「１」により、発振回
路１から供給される原発クロック２から、各分周回路
５、７、９、１１は、入力されたクロックの２倍の周期
のクロックを各分周信号６、８、１０、１２に出力す
る。

【０１０７】以下に、図１に示される集積回路装置の各
信号のタイミングについて、図２を参照して説明する。
図２に、図１に示される各信号のタイミングチャートを
示す。図２に示されるようにタイミング１の時、第１分
周信号６、第２分周信号８、システムクロックイネーブ
ル信号４３が「１」で、３入力ＮＡＮＤ４４に全部
「１」が入力され、システムクロックＣＫ０：３０は
「１」となる。他のシステムクロックＣＫ１：３１、Ｃ
Ｋ２：３２、ＣＫ３：３３は「０」となる。

【０１０８】同様にタイミング２の時、反転第１分周信
号１５、第２分周信号８、システムクロックイネーブル
信号４３が「１」で、３入力ＮＡＮＤ４５に全部「１」
が入力され、システムクロックＣＫ１：３１は「１」と
なる。他のシステムクロックＣＫ０：３０、ＣＫ２：３
２、ＣＫ３：３３は「０」となる。

【０１０９】タイミング３の時、第１分周信号６、反転
第２分周信号１７、システムクロックイネーブル信号４
３が「１」で、３入力ＮＡＮＤ４６に全部「１」が入力
され、システムクロックＣＫ２：３２は「１」となる。
他のシステムクロックＣＫ０：３０、ＣＫ１：３１、Ｃ
Ｋ３：３３は「０」となる。

【０１１０】タイミング４の時、第２分周信号８が
「０」、反転第１分周信号１５の立ち上がりという条件
になり、３入力ＮＯＲ２０は、ディレイ回路１８の幅を
持った、順次、「０」、「１」、「０」のパルスを発生
する。

【０１１１】これにより、システムクロックイネーブル
信号４３は「０」になり、３入力ＮＡＮＤ４４、４５、
４６に入力され、各システムクロックＣＫ０〜ＣＫ２は
「０」となり、インバータ５０により、システムクロッ
クＣＫ３：３３が「１」となる。

【０１１２】この後、第２分周信号８、即ち選択分周信
号３７の立ち上がりにより、２入力ＮＯＲ４０は、ディ
レイ回路３８の幅を持った、順次、「０」、「１」、
「０」のパルスを発生する。これにより、システムクロ
ックイネーブル信号４３は「１」になり、３入力ＮＡＮ
Ｄ４４、４５、４６に入力されてシステムクロックＣＫ
０：３０は「１」、ＣＫ１：３１、ＣＫ２：３２は
「０」となる。インバータ５０により、システムクロッ
クＣＫ３：３３が「０」となり、タイミング１に戻る。

【０１１３】この時、各システムクロックＣＫ０〜ＣＫ
３は、１原発クロックの周期の幅で順次「１」を出力し
て動作しているが、システムクロック切替信号２７の値
を変えることによってもっと遅いシステムクロックの動
作を選択することが出来る。

【０１１４】それには、データ信号２４を「１」に設定
する。システムクロックＣＫ１：３１が「１」のタイミ
ングでスタティックラッチ２５に取り込まれ、システム
クロック切替信号２７が「１」になる。これにより、各
システムクロックＣＫ０〜ＣＫ２は１原発クロックの周
期の幅で順次「１」を出力して動作するが、ＣＫ３が
「１」のタイミングになった時、第４分周信号１２が立
ち上がるまでシステムクロックＣＫ３：３３が「１」の
タイミングを保つ。即ち、システムクロックＣＫ３：３
３は１３原発クロック幅分の間隔を持つ。

【０１１５】次に、図１に示される第１分周回路５、第
２分周回路７、第３分周回路９、及び、第４分周回路１
１について、図３を参照してさらに詳細に説明する。図
３に、図１に示される第１分周回路５、第２分周回路
７、第３分周回路９、及び、第４分周回路１１の回路図
を示す。

【０１１６】図３に示されるように、図１に示される各
分周回路は、原発クロック信号、若しくは、前段の分周
回路から出力された分周信号が入力するＣ端子と、反転
原発クロック信号、若しくは出力信号が入力するＣＢ端
子と、リセット信号が入力するＲ端子と、それぞれの分
周信号を出力する２Ｃ端子と、出力信号を出力する２Ｃ
Ｂ端子とを備えている。

【０１１７】さらに、Ｃ端子から入力した原発クロック
信号、若しくは、前段の分周回路から出力された分周信
号がＰ側に入力し、ＣＢ端子から入力した出力信号がＮ
側に入力するトランスファ３１１と、Ｒ端子から入力し
たリセット信号と、インバータ３１３から出力された出
力信号とが入力し、この２つの入力信号にＮＡＮＤ演算
を実行する２入力ＮＡＮＤ３０１と、Ｃ端子から入力し
た原発クロック信号、若しくは、前段の分周回路から出
力された分周信号がＮ側に入力し、ＣＢ端子から入力し
た出力信号がＰ側に入力し、２入力ＮＡＮＤ３０１から
の出力信号が入力し、２入力ＮＡＮＤ３０１へ出力信号
を出力するインバータ３１３とを備えている。

【０１１８】さらに、２入力ＮＡＮＤ３０１からの出力
信号を入力するインバータ３０３と、ＣＢ端子から入力
した出力信号がＰ側に入力し、Ｃ端子から入力した原発
クロック信号、若しくは、前段の分周回路から出力され
た分周信号がＮ側に入力し、インバータ３０３から出力
された信号が入力するトランスファ３１５と、２ＣＢ端
子から入力した出力信号が入力し、この入力した信号に
基づき出力信号を出力するインバータ３０９と、ＣＢ端
子から入力した出力信号がＮ側に入力し、Ｃ端子から入
力した原発クロック信号、若しくは、前段の分周回路か
ら出力された分周信号がＰ側に入力し、２入力ＮＡＮＤ
３０５から出力された信号が入力し、この２入力ＮＡＮ
Ｄ３０５に信号を出力するインバータ３１７とを備えて
いる。

【０１１９】ここで、上述のインバータ３１３及びイン
バータ３１７は共に、クロックドインバータとして構成
されている。

【０１２０】さらに、リセット信号と、インバータ３１
７から出力された信号とが入力し、この２つの入力信号
のＮＡＮＤ演算を実行する２入力ＮＡＮＤ３０５と、こ
の２入力ＮＡＮＤ３０５から出力された信号が入力し、
２ＣＢ端子に信号を出力するインバータ３０７とを備え
ている。

【０１２１】次に、図１に示される本発明に係る集積回
路装置の第１の実施形態が具備するスタティックラッチ
２５について、図４を参照して説明する。図４に、スタ
ティックラッチ２５の回路図を示す。

【０１２２】図４に示されるように、このスタティック
ラッチ２５は、リセット信号と、インバータ４０５から
出力された信号とを入力し、これら２つの信号のＮＡＮ
Ｄ演算を実行する２入力ＮＡＮＤ４０７と、２入力ＮＡ
ＮＤ４０７から出力された信号が入力し、インバータ４
０３から出力されＮ側に入力し、トランスファ４０１の
Ｎ側から出力された信号がＰ側に入力し、出力信号を出
力するインバータ４０５と、入力がトランスファ４０１
のＮ側と接続され、出力がトランスファのＰ側と接続さ
れたインバータ４０３と、インバータ４０３の出力がＰ
側に接続し、このインバータ４０３の入力がＮ側に接続
しているトランスファ４０１とを有する。

【０１２３】ここで、上述のインバータ４０５は、クロ
ックドインバータとして構成されている。

【０１２４】次に、図１に示される本発明に係る集積回
路装置の第１の実施形態が具備するディレイ回路１８、
及びディレイ回路３８について、図５を参照して説明す
る。図５に、図１に示されるディレイ回路１８、及びデ
ィレイ回路３８の回路図を示す。

【０１２５】図５に示されるように、このディレイ回路
は、インバータ１４、若しくは、２入力ＮＡＮＤ３６か
ら出力された反転第１分周信号が入力するインバータ５
０１と、インバータ５０１から出力された信号が入力す
るインバータ５０５と、インバータ５０５から出力され
た信号が入力するインバータ５０９と、インバータ５０
９から出力された信号が入力し、信号を出力するインバ
ータ５１３と、インバータ５０１とインバータ５０５と
の間の点と、ＧＮＤとの間に直列に接続されたコンデン
サ５０３と、インバータ５０５とインバータ５０９との
間の点と、ＧＮＤとの間に直列に接続されたコンデンサ
５０７と、インバータ５０９とインバータ５１３との間
の点と、ＧＮＤとの間に直列に接続されたコンデンサ５
１１とを有する。

【０１２６】従って、この図１に示される本発明に係る
集積回路装置の第１の実施形態によれば、通常の動作状
態において、低速動作モード時にスタティック回路に周
期の長いパルスを与えて動作させても、ダイナミック回
路には周期の短いパルスを与えて動作させるため、遅い
周期のクロックパルスを用いたダイナミック保持テスト
を不要にすることができるので、生産性を向上し、テス
ト時間を短縮することができる。

【０１２７】次に、本発明に係る集積回路装置の第２の
実施形態について図６を参照して説明する。図６に、本
発明に係る集積回路装置の第２の実施形態の回路図を示
す。図６に示されるように、この集積回路装置は、発振
回路１０１と、発振回路１０１が出力する原発クロック
信号１０２、原発クロック信号１０２を入力とし、反転
原発クロック信号１０４を出力とするインバータ１０３
と、原発クロック信号１０２、反転原発クロック信号１
０４を入力とし、第１分周信号１０６を出力し、リセッ
ト信号１１４で初期化する第１分周回路１０５とを有す
る。

【０１２８】さらに、第１分周信号１０６を入力とし、
第２分周信号１０８を出力し、リセット信号１１４で初
期化する第２分周回路１０７と、第２分周信号１０８を
入力とし、第３分周信号１１０を出力し、リセット信号
１１４で初期化する第３分周回路１０９と、第３分周信
号１１０を入力とし、第４分周信号１１２を出力し、リ
セット信号１１４で初期化する第４分周回路１１１とを
有する。

【０１２９】さらに、リセット信号１１４、システムク
ロックＣＫ１：１４０、データ信号１１５を入力とする
スタティックラッチ１１６と、スタティックラッチ１１
６の出力を入力とし、システムクロック切替信号１１８
を出力するインバータ１１７と、システムクロック切替
信号１１８を入力とし、反転システムクロック切替信号
１２０を出力するインバータ１１９と、第１分周信号１
０６と反転システムクロック切替信号１２０を入力と
し、２入力ＮＡＮＤ１２３に出力する２入力ＮＡＮＤ１
２１と、第３分周信号１１０とシステムクロック切替信
号１１８とを入力とし、２入力ＮＡＮＤ１２３に出力す
る２入力ＮＡＮＤ１２２とを有する。

【０１３０】さらに、２入力ＮＡＮＤ１２１と、２入力
ＮＡＮＤ１２２の出力を入力とし、第１選択分周信号１
２４を出力する２入力ＮＡＮＤ１２３と、第１選択分周
信号１２４を入力とし、反転第１選択分周信号１２６を
出力するインバータ１２５と、第１選択分周信号１２
４、反転第１選択分周信号１２６を入力とし、第２選択
分周信号１２８を出力し、リセット信号１１４で初期化
する第２選択分周回路１２７と、第２選択分周信号１２
８を入力とし、反転第２選択分周信号１３０を出力する
インバータ１２９とを有する。

【０１３１】さらに、第１選択分周信号１２４及び第２
選択分周信号１２８を入力とし、インバータ１３５に出
力する２入力ＮＡＮＤ１３１と、２入力ＮＡＮＤ１３１
の出力を入力とし、システムクロックＣＫ０：１３９を
出力するインバータ１３５と、反転第１選択分周信号１
２６、第２選択分周信号１２８を入力とし、インバータ
１３６に出力する２入力ＮＡＮＤ１３２と、２入力ＮＡ
ＮＤ１３２の出力を入力とし、システムクロックＣＫ
１：１４０を出力するインバータ１３６と、第１選択分
周信号１２４、反転第２選択分周信号１３０を入力と
し、インバータ１３７に出力する２入力ＮＡＮＤ１３３
とを有する。

【０１３２】さらに、２入力ＮＡＮＤ１３３の出力を入
力とし、システムクロックＣＫ２：１４１を出力するイ
ンバータ１３７と、反転第１選択分周信号１２６、反転
第２選択分周信号１３０を入力とし、インバータ１３８
に出力する２入力ＮＡＮＤ１３４と、２入力ＮＡＮＤ１
３４の出力を入力とし、システムクロックＣＫ３：１４
２を出力するインバータ１３８とを有する。

【０１３３】さらに、第１分周信号１０６、第２分周信
号１０８を入力とし、インバータ１４７に出力する２入
力ＮＡＮＤ１４６と、２入力ＮＡＮＤ１４６の出力を入
力とし、クロック幅制御信号１４８を出力するインバー
タ１４７と、第１選択分周信号１２４、第２選択分周信
号１２８と、クロック幅制御信号１４８を入力とし、イ
ンバータ１４４に出力する３入力ＮＡＮＤ１４３と、３
入力ＮＡＮＤ１４３の出力を入力とし、サブシステムク
ロックＣＫＤ０：１４５を出力するインバータ１４４と
を有する。

【０１３４】ここで、サブシステムクロックＣＫＤ０：
１４５を他周辺回路のダイナミック保持動作、各システ
ムクロックＣＫ０：１３９、ＣＫ１：１４０、ＣＫ２：
１４１、ＣＫ３：１４２を他の周辺回路のスタティック
保持動作の制御信号に任意に接続する。

【０１３５】また、上記発振回路１０１は、ある一定周
期のクロックを出力し続ける。

【０１３６】各分周回路１０５、１０７、１０９、１１
１は、リセット信号１１４が「１」の時、入力されたク
ロックの２倍の周期のクロックを各分周信号１０６、１
０８、１１０、１１２として出力する。リセット信号１
１４が「０」の時、初期化され、「１」を各分周信号１
０６、１０８、１１０、１１２として出力する。

【０１３７】スタティックラッチ１１６は、リセット信
号１１４が「０」の時、初期化され、「１」を保持し、
出力する。リセット信号１１４が「１」で、システムク
ロックＣＫ１：１４０が「１」の時、データ信号１１５
の反転を取り込んで保持し、出力する。システムクロッ
クＣＫ１：１４０が「０」の時、取り込まず、以前に保
持した値を出力する。

【０１３８】システムクロック切替信号１１８が
「１」、反転システムクロック切替信号１２０が「０」
の時、２入力ＮＡＮＤ１２１は、第１分周信号１０６に
関わらず、「１」を出力する。２入力ＮＡＮＤ１２２
は、第３分周信号１１０の反転を出力する。その結果、
２入力ＮＡＮＤ１２３の出力、即ち第１選択分周信号１
２４が、第３分周信号１１０と同一になる。

【０１３９】システムクロック切替信号１１８が
「０」、反転システムクロック切替信号１２０が「１」
の時、２入力ＮＡＮＤ１２１は、第１分周信号１０６の
反転を出力する。２入力ＮＡＮＤ１２２は、第３分周信
号１１０に関わらず、「１」を出力する。その結果、２
入力ＮＡＮＤ１２３の出力、即ち第１選択分周信号１２
４は、第１分周信号１０６と同一になる。

【０１４０】第２選択分周回路１２７は、リセット信号
１１４が「１」の時、第１選択分周信号１２４の２倍の
周期のクロックを第２選択分周信号１２８に出力する。
リセット信号１１４が「０」の時、初期化され、「１」
を第２選択分周信号１２８に出力する。

【０１４１】２入力ＮＡＮＤ１４６は、第１分周信号１
０６、第２分周信号１０８が共に「１」の時、インバー
タ１４７に「０」を出力し、その他の場合は「１」を出
力する。クロック幅制御信号１４８を出力するインバー
タ１４７は、２入力ＮＡＮＤ１４６からの出力を反転し
て出力する。

【０１４２】リセット信号１１４の「０」で、各分周信
号１０６、１０８、１１０、１１２、１２８は「１」と
なる。その結果、クロック幅制御信号１４８は「１」と
なる。スタティックラッチ１１６も初期化され、「１」
を出力する。システムクロック切替信号１１８は「０」
になり、第１選択分周信号１２４は、第１分周信号１０
６になる。ここでは、データ信号１１５は「０」に設定
しておく。

【０１４３】これにより、クロック幅制御信号１４８の
「１」、第１選択分周信号１２４の「１」、第２選択分
周信号１２８の「１」から２入力ＮＡＮＤ１３１は
「０」を出力し、３入力ＮＡＮＤ１４３は「０」を出力
し、システムクロックＣＫ０：１３９は、「１」、サブ
システムクロックＣＫＤ０：１４５は、「１」となる。

【０１４４】同様にして、反転第１選択分周信号１２６
の「０」、第２選択分周信号１２８の「１」から、２入
力ＮＡＮＤ１３２は「１」を出力し、システムクロック
ＣＫ１：１４０は、「０」となる。

【０１４５】次に、第１選択分周信号１２４の「１」、
反転第２選択分周信号１３０の「０」から２入力ＮＡＮ
Ｄ１３３は「１」を出力し、システムクロックＣＫ２：
１４１は「０」となる。

【０１４６】反転第１選択分周信号１２６の「０」、反
転第２選択分周信号１３０の「０」から、２入力ＮＡＮ
Ｄ１３４は「１」を出力し、システムクロックＣＫ３：
１４２は、「０」となる。

【０１４７】リセット信号１１４の「１」により、発振
回路１０１から供給される原発クロック１０２及び第１
選択分周信号１２４に基づき、各分周回路１０５、１０
７、１０９、１１１及び１２７は、入力されたクロック
の２倍の周期のクロックを各分周信号１０６、１０８、
１１０、１１２、１２８として出力する。

【０１４８】次に、図６に示される本発明に係る集積回
路装置の第２の実施形態の各信号のタイミングについ
て、図７を参照して説明する。図７に、図６に示される
集積回路装置の各信号のタイミングチャートを示す。

【０１４９】図７に示されるようにタイミング１の時、
第１選択分周信号１２４及び第２選択分周信号１２８が
「１」で、２入力ＮＡＮＤ１３１に全て「１」が入力さ
れ、システムクロックＣＫ０：１３９は「１」となる。
他のシステムクロックＣＫ１：１４０、ＣＫ２：１４
１、ＣＫ３：１４２は「０」となり、クロック幅制御信
号１４８の「１」から、３入力ＮＡＮＤ１４３は「０」
出力となる。その結果、サブシステムクロックＣＫＤ
０：１４５は「１」となる。

【０１５０】同様に、タイミング２の時、反転第１選択
分周信号１２６、第２選択分周信号１２８が「１」で、
２入力ＮＡＮＤ１３２に全て「１」が入力され、システ
ムクロックＣＫ１：１４０は「１」となり、他のシステ
ムクロックＣＫ０：１３９、ＣＫ２：１４１、ＣＫ３：
１４２は「０」となる。また、クロック幅制御信号１４
８の「０」から、サブシステムクロックＣＫＤ０：１４
５は「０」として出力される。

【０１５１】タイミング３の時、第１選択分周信号１２
４及び反転第２分周信号１３０が「１」で、２入力ＮＡ
ＮＤ１３３に全て「１」が入力され、システムクロック
ＣＫ２：１４１は「１」となり、他のシステムクロック
ＣＫ０：１３９、ＣＫ１：１４０、ＣＫ３：１４２は
「０」となる。クロック幅制御信号１４８の「０」か
ら、サブシステムクロックＣＫＤ０：１４５は「０」と
なる。

【０１５２】タイミング４の時、反転第１選択分周信号
１２６及び反転第２分周信号１３０が「１」で、２入力
ＮＡＮＤ１３４に全て「１」が入力され、システムクロ
ックＣＫ３：１４２は「１」となり、他のシステムクロ
ックＣＫ０：１３９、ＣＫ１：１４０、ＣＫ２：１４１
は「０」となる。クロック幅制御信号１４８の「０」か
ら、サブシステムクロックＣＫＤ０：１４５は「０」と
なる。

【０１５３】再びタイミング１に戻る。この時、各シス
テムクロックＣＫ０〜ＣＫ３は、１原発クロックの周期
の幅で順次「１」を出力して動作しているが、システム
クロック切替信号１１８の値を変えることによって、も
っと遅いシステムクロックの動作を選択することが出来
る。

【０１５４】それには、データ信号１１５を「１」に設
定する。システムクロックＣＫ１：１４０が「１」のタ
イミングでスタティックラッチ１１６に取り込まれ、シ
ステムクロック切替信号１１８が「１」になる。これに
より、第３分周信号１１０が選択され、この分周信号に
基づいてシステムクロックは作られ、各システムクロッ
クＣＫ０〜ＣＫ３は４原発クロックの周期の幅で順次
「１」を出力して動作する。但し、サブシステムクロッ
クＣＫＤ０：１４５は、ＣＫ０：１３９が「１」になっ
た時、１原発クロック幅の「１」を出力し、他のシステ
ムクロックのタイミングでは、「０」を出力する。

【０１５５】ここで、図６に示される集積回路装置が具
備する各分周回路１０５、１０７、１０９、１１１、及
び１２７の構成は、第１の実施形態と同様に、図３によ
り示され、また、スタティックラッチ１１６の構成も、
第１の実施形態と同様に、図４により示されるので、そ
の説明を省略する。

【０１５６】従って、この図６に示される本発明に係る
集積回路装置の第２の実施形態によれば、図１に示され
る集積回路装置と同様の効果を得ることができる。

【０１５７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、システムクロックを遅い設定にしても、ダイ
ナミック回路の信号保持期間は１原発クロック幅の時間
で高速モードの時と変わらず、低速モードに設定して保
持テストを実行する必要がなくなり、テスト期間を短縮
することができるので、生産性を向上し、テスト時間を
短縮することが可能な集積回路装置を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明に係る集積回路装置の第１の実施形態の
回路図である。

【図２】図１に示される集積回路装置の各信号のタイミ
ングチャートである。

【図３】図１、及び図６に示される集積回路装置が具備
する分周回路の回路図である。

【図４】図１、及び図６に示される集積回路装置が具備
するスタティックラッチの回路図である。

【図５】図１に示される集積回路装置が具備するディレ
イ回路の回路図である。

【図６】本発明に係る集積回路装置の第２の実施形態の
回路図である。

【図７】図６に示される集積回路装置の各信号のタイミ
ングチャートである。

【図８】従来の集積回路装置の回路図である。

【図９】図８に示される集積回路装置の各信号のタイミ
ングチャートである。

【符号の説明】

１ 発振回路 ２ 原発クロック信号 ３ インバータ ４ 反転原発クロック信号 ５ 第１分周回路 ６ 第１分周信号 ７ 第２分周回路 ８ 第２分周信号 ９ 第３分周回路 １０ 第３分周信号 １１ 第４分周回路 １２ 第４分周信号 １４ インバータ １５ 反転第１分周信号 １６ インバータ １７ 反転第２分周信号 １８ ディレイ回路 １９ インバータ ２０ ３入力ＮＯＲ ２１ ２入力ＮＯＲ ２２ ３入力ＮＯＲ ２３ リセット信号 ２４ データ信号 ２５ スタティックラッチ ２６ インバータ ２７ システムクロック切替信号 ２８ インバータ ２９ 反転システムクロック切替信号 ３０ システムクロックＣＫ０ ３１ システムクロックＣＫ１ ３２ システムクロックＣＫ２ ３３ システムクロックＣＫ３ ３４ ２入力ＮＡＮＤ ３５ ２入力ＮＡＮＤ ３６ ２入力ＮＡＮＤ ３７ 選択分周信号 ３８ ディレイ回路 ３９ インバータ ４０ ２入力ＮＯＲ ４１ インバータ ４２ 反転リセット信号 ４３ システムクロックイネーブル信号 ４４ ３入力ＮＡＮＤ ４５ ３入力ＮＡＮＤ ４６ ３入力ＮＡＮＤ ４７ インバータ ４８ インバータ ４９ インバータ ５０ インバータ １０１ 発振回路 １０２ 原発クロック信号 １０３ インバータ １０４ 反転原発クロック信号 １０５ 第１分周回路 １０６ 第１分周信号 １０７ 第２分周回路 １０８ 第２分周信号 １０９ 第３分周回路 １１０ 第３分周信号 １１１ 第４分周回路 １１２ 第４分周信号 １１４ リセット信号 １１５ データ信号 １１６ スタティックラッチ １１７ インバータ １１８ システムクロック切替信号 １１９ インバータ １２０ 反転システムクロック切替信号 １２１ ２入力ＮＡＮＤ １２２ ２入力ＮＡＮＤ １２３ ２入力ＮＡＮＤ １２４ 第１選択分周信号 １２５ インバータ １２６ 反転第１選択分周信号 １２７ 第２選択分周回路 １２８ 第２選択分周信号 １２９ インバータ １３０ 反転第２選択分周信号 １３１ ２入力ＮＡＮＤ １３２ ２入力ＮＡＮＤ １３３ ２入力ＮＡＮＤ １３４ ２入力ＮＡＮＤ １３５ インバータ １３６ インバータ １３７ インバータ １３８ インバータ １３９ システムクロックＣＫ０ １４０ システムクロックＣＫ１ １４１ システムクロックＣＫ２ １４２ システムクロックＣＫ３ １４３ ３入力ＮＡＮＤ １４４ インバータ １４５ サブシステムクロックＣＫＤ０ １４６ ２入力ＮＡＮＤ １４７ インバータ １４８ クロック幅制御信号 ３０１ ２入力ＮＡＮＤ ３０３ インバータ ３０５ ２入力ＮＡＮＤ ３０７ インバータ ３０９ インバータ ３１１ トランスファ ３１３ インバータ ３１５ トランスファ ３１７ インバータ ４０１ トランスファ ４０３ インバータ ４０５ インバータ ４０７ ２入力ＮＡＮＤ ５０１ インバータ ５０３ コンデンサ ５０５ インバータ ５０７ コンデンサ ５０９ インバータ ５１１ コンデンサ ５１３ インバータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/06 G06F 1/04 301 G01R 31/28 G11C 29/00

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 原発クロックを供給する発振回路と、前記原発クロックの所定のクロック数に基づく 第１のタ
   イミングのシステムクロックを前記原発クロックに同期
   して生成する第１のシステムクロック生成部と、システ
   ムクロック切換信号が第１の論理レベルのときには、前
   記原発クロックの前記所定のクロック数に基づき、前記
   システムクロック切換信号が第２の論理レベルのときに
   は、前記原発クロックの前記所定のクロック数より多い
   クロック数に基づく第２のタイミングのシステムクロッ
   クを前記原発クロックに同期して生成する第２のシステ
   ムクロック生成部と、からなるシステムクロックを生成
   するタイムベースとを含み、 ダイナミック保持動作を制御するための制御信号が、前
   記第１のタイミングのシステムクロックで与えられ、ス
   タティック保持動作を制御するための制御信号が、前記
   第２のタイミングのシステムクロックで与えられること
   を特徴とする集積回路装置。
2. 【請求項２】 原発クロック信号を出力する第１の発振
   回路と、 前記第１の発振回路から出力された原発クロック信号が
   入力し、反転原発クロック信号を出力する第１のインバ
   ータと、 前記原発クロック信号と、前記反転原発クロック信号
   と、リセット信号とが入力し、第１分周信号を出力する
   第１分周回路と、 前記第１分周信号と、前記リセット信号とが入力し、第
   ２分周信号を出力する第２分周回路と、 前記第２分周信号と、前記リセット信号とが入力し、第
   ３分周信号を出力する第３分周回路と、 前記第３分周信号と、前記リセット信号とが入力し、第
   ４分周信号を出力する第４分周回路と、 前記第１分周信号が入力し、反転第１分周信号を出力す
   る第２のインバータと、 前記第２分周信号が入力し、反転第２分周信号を出力す
   る第３のインバータと、 前記第２分周信号と、第６のインバータから出力された
   反転システムクロック切替信号とが入力し、この２つの
   入力のＮＡＮＤ演算を実行する第１の２入力ＮＡＮＤ
   と、 前記リセット信号と、データ信号と、システムクロック
   ＣＫ１とが入力し、第５のインバータに出力信号を出力
   する第１のスタティックラッチと、 前記第１のスタティックラッチから出力された出力信号
   が入力し、システムクロック切替信号を出力する第５の
   インバータと、 前記第５のインバータから出力されたシステムクロック
   切替信号が入力し、反転システムクロック切替信号を出
   力する第６のインバータと、 前記第４分周信号と、前記第５のインバータから出力さ
   れたシステムクロック切替信号とが入力し、この２つの
   入力した信号のＮＡＮＤ演算を実行する第２の２入力Ｎ
   ＡＮＤと、 前記第１の２入力ＮＡＮＤから出力された信号と、前記
   第２の２入力ＮＡＮＤから出力された信号とが入力し、
   この入力した２つの信号のＮＡＮＤ演算を実行し、選択
   分周信号を出力する第３の２入力ＮＡＮＤと、 前記第２のインバータから出力された反転第１分周信号
   が入力し、この信号に基づいて反転信号を出力する第４
   のインバータと、 前記第２のインバータから出力された反転第１分周信号
   が入力し、この信号に基づいてディレイ信号を出力する
   第１のディレイ回路と、 前記第２分周信号と、前記第４のインバータから出力さ
   れた反転信号と、前記第１のディレイ回路から出力され
   たディレイ信号とが入力し、これら入力した３つの信号
   のＮＯＲ演算を実行する３入力ＮＯＲと、 前記第３の２入力ＮＡＮＤから出力された選択分周信号
   が入力し、この信号に基づいてディレイ信号を出力する
   第２のディレイ回路と、 前記第３の２入力ＮＡＮＤから出力された選択分周信号
   が入力し、この信号に基づいて反転信号を出力する第７
   のインバータと、 前記第２のディレイ回路から出力されたディレイ信号
   と、前記第７のインバータから出力された反転信号とが
   入力し、これらの信号のＮＯＲ演算を実行する第２の２
   入力ＮＯＲと、 前記リセット信号が入力し、このリセット信号に基づい
   て反転リセット信号を出力する第８のインバータと、 前記３入力ＮＯＲから出力された信号と、第２の３入力
   ＮＯＲから出力された信号が入力し、これらの信号のＮ
   ＯＲ演算を実行する第１の２入力ＮＯＲと、 前記第１の２入力ＮＯＲから出力された信号と、前記第
   ２の２入力ＮＯＲから出力された信号と、前記第８のイ
   ンバータから出力された反転リセット信号とが入力し、
   これらの信号のＮＯＲ演算を実行する第２の３入力ＮＯ
   Ｒと、 前記第１分周信号と、前記第２分周信号と、前記第１の
   ２入力ＮＯＲから出力されたシステムクロックイネーブ
   ル信号とが入力し、これらの信号のＮＡＮＤ演算を実行
   する第１の３入力ＮＡＮＤと、 前記第２のインバータから出力された反転第１分周信号
   と、前記第２分周信号と、前記第１の２入力ＮＯＲから
   出力されたシステムクロックイネーブル信号とが入力
   し、これらの信号のＮＡＮＤ演算を実行する第２の３入
   力ＮＡＮＤと、 前記第１分周信号と、前記第３のインバータから出力さ
   れた反転第２分周信号と、前記第１の２入力ＮＯＲから
   出力されたシステムクロックイネーブル信号とが入力
   し、これらの信号のＮＡＮＤ演算を実行する第３の３入
   力ＮＡＮＤと、 前記第１の３入力ＮＡＮＤから出力された信号が入力
   し、システムクロックＣＫ０を出力する第９のインバー
   タと、 前記第２の３入力ＮＡＮＤから出力された信号が入力
   し、システムクロックＣＫ１を出力する第１０のインバ
   ータと、 前記第３の３入力ＮＡＮＤから出力された信号が入力
   し、システムクロックＣＫ２を出力する第１１のインバ
   ータと、 前記システムクロックイネーブル信号が入力し、システ
   ムクロックＣＫ３を出力する第１２のインバータとを有
   することを特徴とする集積回路装置。
3. 【請求項３】 前記第１分周回路、前記第２分周回路、
   前記第３分周回路、及び、前記第４分周回路が、 前記原発クロック信号、若しくは、前段の分周回路から
   出力された分周信号が入力するＣ端子と、前記反転原発
   クロック信号、若しくは出力信号が入力するＣＢ端子
   と、前記リセット信号が入力するＲ端子と、それぞれの
   分周信号を出力する２Ｃ端子と、出力信号を出力する２
   ＣＢ端子とを備え、 前記Ｃ端子から入力した原発クロック信号、若しくは、
   前段の分周回路から出力された分周信号がＰ側に入力
   し、前記ＣＢ端子から入力した出力信号がＮ側に入力す
   る第１のトランスファと、 前記Ｒ端子から入力したリセット信号と、第２６のイン
   バータから出力された出力信号とが入力し、この２つの
   入力した信号にＮＡＮＤ演算を実行する第１１の２入力
   ＮＡＮＤと、 前記Ｃ端子から入力した原発クロック信号、若しくは、
   前段の分周回路から出力された分周信号がＮ側に入力
   し、前記ＣＢ端子から入力した出力信号がＰ側に入力
   し、前記第１１の２入力ＮＡＮＤからの出力信号が入力
   し、前記第１１の２入力ＮＡＮＤへ出力信号を出力する
   第２６のインバータと、 前記第１１の２入力ＮＡＮＤからの出力信号を入力する
   第２３のインバータと、 前記ＣＢ端子から入力した出力信号がＰ側に入力し、前
   記Ｃ端子から入力した原発クロック信号、若しくは、前
   段の分周回路から出力された分周信号がＮ側に入力し、
   前記第２３のインバータから出力された信号が入力する
   第２のトランスファと、 前記２ＣＢ端子から入力した出力信号が入力し、この入
   力した信号に基づき出力信号を出力する第２５のインバ
   ータと、 前記ＣＢ端子から入力した出力信号がＮ側に入力し、前
   記Ｃ端子から入力した原発クロック信号、若しくは、前
   段の分周回路から出力された分周信号がＰ側に入力し、
   第１２の２入力ＮＡＮＤから出力された信号が入力し、
   該第１２の２入力ＮＡＮＤに信号を出力する第２７のイ
   ンバータと、 前記リセット信号と、前記第２７のインバータから出力
   された信号とが入力し、この２つの入力信号のＮＡＮＤ
   演算を実行する第１２の２入力ＮＡＮＤと、 前記第１２の２入力ＮＡＮＤから出力された信号が入力
   し、前記２ＣＢ端子に信号を出力する第２４のインバー
   タとを有することを特徴とする請求項２記載の集積回路
   装置。
4. 【請求項４】 前記第１のスタティックラッチが、 前記リセット信号と、第２９のインバータから出力され
   た信号とを入力し、これら２つの信号のＮＡＮＤ演算を
   実行する第１３の２入力ＮＡＮＤと、 前記第１３の２入力ＮＡＮＤから出力された信号が入力
   し、第２８のインバータから出力された信号がＮ側に入
   力し、第３のトランスファのＮ側から出力された信号が
   Ｐ側に入力し、出力信号を出力する第２９のインバータ
   と、 入力が前記第３のトランスファのＮ側と接続され、出力
   が前記第３のトランスファのＰ側と接続された第２８の
   インバータと、 前記第２８のインバータの出力がＰ側に接続し、前記第
   ２８のインバータの入力がＮ側に接続している第３のト
   ランスファとを有することを特徴とする請求項２又は３
   に記載の集積回路装置。
5. 【請求項５】 前記第１のディレイ回路、及び、前記第
   ２のディレイ回路が、 前記第２のインバータ、若しくは、前記第３の２入力Ｎ
   ＡＮＤから出力された反転第１分周信号が入力する第３
   ０のインバータと、 前記第３０のインバータから出力された信号が入力する
   第３１のインバータと、 前記第３１のインバータから出力された信号が入力する
   第３２のインバータと、 前記第３２のインバータから出力された信号が入力し、
   信号を出力する第３３のインバータと、 前記第３０のインバータと第３１のインバータとの間の
   点と、ＧＮＤとの間に直列に接続された第１のコンデン
   サと、 前記第３１のインバータと第３２のインバータとの間の
   点と、ＧＮＤとの間に直列に接続された第２のコンデン
   サと、 前記第３２のインバータと第３３のインバータとの間の
   点と、ＧＮＤとの間に直列に接続された第３のコンデン
   サとを有することを特徴とする請求項２から４のいずれ
   かに記載の集積回路装置。
6. 【請求項６】 原発クロック信号を出力する第２の発振
   回路と、 前記原発クロック信号が入力し、反転原発クロック信号
   を出力する第１３のイ ンバータと、 前記原発クロック信号と、前記反転原発クロック信号
   と、リセット信号とが入力し、第１分周信号と、出力信
   号とを出力する第１分周回路と、 前記第１分周回路から出力された第１分周信号と、前記
   第１分周回路から出力された出力信号と、リセット信号
   とが入力し、第２分周信号を出力する第２分周回路と、 前記リセット信号と、前記第２分周信号とが入力し、第
   ３分周信号を出力する第３分周回路と、 前記リセット信号と、前記第３分周信号とが入力し、第
   ４分周信号を出力する第４分周回路と、 前記第１分周信号と、前記第２分周信号とが入力し、こ
   れら入力した２つの信号のＮＡＮＤ演算を実行する第１
   ４の２入力ＮＡＮＤと、 前記第１４の２入力ＮＡＮＤから出力された信号が入力
   し、クロック幅制御信号を出力する第３４のインバータ
   と、 前記リセット信号が入力し、第１４のインバータに信号
   を出力する第２のスタティックラッチと、 前記第２のスタティックラッチから出力された信号が入
   力し、システムクロック切替信号を出力する第１４のイ
   ンバータと、 前記第３分周信号と、前記第１４のインバータから出力
   されたシステムクロック切替信号とが入力し、第６の２
   入力ＮＡＮＤに信号を出力する第５の２入力ＮＡＮＤ
   と、 前記システムクロック切替信号が入力し、この信号を反
   転した反転システムクロック切替信号を出力する第１５
   のインバータと、 前記第１分周信号と、前記反転システムクロック切替信
   号とが入力し、この入力した２つの信号にＮＡＮＤ演算
   を実行する第４の２入力ＮＡＮＤと、 前記第４の２入力ＮＡＮＤから出力された信号と、前記
   第５の２入力ＮＡＮＤから出力された信号とが入力し、
   第１選択分周信号を出力する第６の２入力ＮＡＮＤと、 前記第１選択分周信号が入力し、この反転信号を出力す
   る第１６のインバータ と、 前記第６の２入力ＮＡＮＤから出力された信号と、前記
   第１６のインバータから出力された信号とが入力し、第
   ２選択分周信号を出力する第２選択分周回路と、 前記第２選択分周回路から出力された第２選択分周信号
   が入力し、反転第２選択分周信号を出力する第１７のイ
   ンバータと、 前記第１選択分周信号と、前記第２選択分周信号とが入
   力し、この入力した２つの信号のＮＡＮＤ演算を実行す
   る第７の２入力ＮＡＮＤと、 前記第７の２入力ＮＡＮＤから出力された信号が入力
   し、システムクロックＣＫ０を出力する第１８のインバ
   ータと、 前記第１選択分周信号と、前記第２選択分周信号と、前
   記第３４のインバータから出力されたクロック制御信号
   とが入力し、この入力した３つの信号のＮＡＮＤ演算を
   実行する第４の３入力ＮＡＮＤと、 前記第４の３入力ＮＡＮＤから出力された信号が入力
   し、サブシステムクロックＣＫＤ０を出力する第２２の
   インバータと、 前記第１６のインバータから出力された信号と、前記第
   ２選択分周回路から出力された第２選択分周信号とが入
   力し、この入力した２つの信号のＮＡＮＤ演算を実行す
   る第８の２入力ＮＡＮＤと、 前記第８の２入力ＮＡＮＤから出力された信号を入力
   し、システムクロックＣＫ１を出力する第１９のインバ
   ータと、 前記第１７のインバータから出力された反転第２選択分
   周信号と、前記第６の２入力ＮＡＮＤから出力された第
   １選択分周信号とが入力し、この入力した２つの信号の
   ＮＡＮＤ演算を実行する第９の２入力ＮＡＮＤと、 前記第９の２入力ＮＡＮＤから出力された信号が入力
   し、システムクロックＣＫ２を出力する第２０のインバ
   ータと、 前記第１７のインバータから出力された反転第２選択分
   周信号と、前記第１６のインバータから出力された信号
   とが入力し、この入力した２つの信号のＮＡＮＤ演算を
   実行する第１０の２入力ＮＡＮＤと、 前記第１０の２入力ＮＡＮＤから出力された信号が入力
   し、システムクロック ＣＫ３を出力する第２１のインバ
   ータとを有することを特徴とする集積回路装置。
7. 【請求項７】 前記第１分周回路、前記第２分周回路、
   前記第３分周回路、及び、前記第４分周回路が、 前記原発クロック信号、若しくは、前段の分周回路から
   出力された分周信号が入力するＣ端子と、前記反転原発
   クロック信号、若しくは出力信号が入力するＣＢ端子
   と、前記リセット信号が入力するＲ端子と、それぞれの
   分周信号を出力する２Ｃ端子と、出力信号を出力する２
   ＣＢ端子とを備え、 前記Ｃ端子から入力した原発クロック信号、若しくは、
   前段の分周回路から出力された分周信号がＰ側に入力
   し、前記ＣＢ端子から入力した出力信号がＮ側に入力す
   る第１のトランスファと、 前記Ｒ端子から入力したリセット信号と、第２６のイン
   バータから出力された出力信号とが入力し、この２つの
   入力信号にＮＡＮＤ演算を実行する第１１の２入力ＮＡ
   ＮＤと、 前記Ｃ端子から入力した原発クロック信号、若しくは、
   前段の分周回路から出力された分周信号がＮ側に入力
   し、前記ＣＢ端子から入力した出力信号がＰ側に入力
   し、前記第１１の２入力ＮＡＮＤからの出力信号が入力
   し、前記第１１の２入力ＮＡＮＤへ出力信号を出力する
   第２６のインバータと、 前記第１１の２入力ＮＡＮＤからの出力信号を入力する
   第２３のインバータと、 前記ＣＢ端子から入力した出力信号がＰ側に入力し、前
   記Ｃ端子から入力した原発クロック信号、若しくは、前
   段の分周回路から出力された分周信号がＮ側に入力し、
   前記第２３のインバータから出力された信号が入力する
   第２のトランスファと、 前記２ＣＢ端子から入力した出力信号が入力し、この入
   力した信号に基づき出力信号を出力する第２５のインバ
   ータと、 前記ＣＢ端子から入力した出力信号がＮ側に入力し、前
   記Ｃ端子から入力した原発クロック信号、若しくは、前
   段の分周回路から出力された分周信号がＰ側に入力し、
   第１２の２入力ＮＡＮＤから出力された信号が入力し、
   該第１２の２入力ＮＡＮＤに信号を出力する第２７のイ
   ンバータと、 前記リセット信号と、前記第２７のインバータから出力
   された信号とが入力し、この２つの入力信号のＮＡＮＤ
   演算を実行する第１２の２入力ＮＡＮＤと、 前記第１２の２入力ＮＡＮＤから出力された信号が入力
   し、前記２ＣＢ端子に信号を出力する第２４のインバー
   タとを有することを特徴とする請求項６記載の集積回路
   装置。
8. 【請求項８】 前記第２のスタティックラッチが、 前記リセット信号と、第２９のインバータから出力され
   た信号とを入力し、これら２つの信号のＮＡＮＤ演算を
   実行する第１３の２入力ＮＡＮＤと、 前記第１３の２入力ＮＡＮＤから出力された信号が入力
   し、第２８のインバータから出力されＮ側に入力し、第
   ３のトランスファのＮ側から出力された信号がＰ側に入
   力し、出力信号を出力する第２９のインバータと、 入力が前記第３のトランスファのＮ側と接続され、出力
   が前記第３のトランスファのＰ側と接続された第２８の
   インバータと、 前記第２８のインバータの出力がＰ側に接続し、前記第
   ２８のインバータの入力がＮ側に接続している第３のト
   ランスファとを有することを特徴とする請求項６又は７
   に記載の集積回路装置。