JPH05265588A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【目的】リロードタイマと任意デューティ比クロック生
成の両動作を行う。 【構成】データレジスタ１はデータバスDBからくる設定
カウント値を保持する。カウンタ２はカウントクロック
CL０を入力する度にカウント値をインクリメントする。
比較回路３は設定カウント値とカウント値とを比較して
一致した時に一致信号Ｆを出力する。フルカウント検出
回路４はカウンタ２のカウント値がオーバーフローした
時にフルカウント信号Ｅを出力する。リロードタイマ動
作の場合、リセット回路５は一致信号Ｆが出力される度
にカウンタ２をリセットさせ、出力生成回路６は一致信
号Ｆが出力される度に反転するクロックOCを生成する。
任意デューティ比クロック生成動作の場合、リセット回
路５は一致信号Ｆまたはフルカウント信号Ｅが出力され
る度にカウンタ２をリセットさせ、出力生成回路６は一
致信号Ｆまたはフルカウント信号Ｅが出力される度に反
転するクロックOCを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック生成回路に関す
るものである。従来のディジタル・システムにおいて
は、そのシステムで用いられている素子の最大遅延時間
よりも長い間隔のクロックを一種類だけ使用し、システ
ム内の全素子がそのクロックに基づいて動作するように
なっていた。

【０００２】ところが、近年、ディジタル・システムの
多機能化に伴って、一種類だけでなく多種類のクロック
が使用されるようになってきた。そこで、１つのクロッ
ク生成回路から多種類のクロックを生成することによ
り、ディジタル・システムの回路規模を小さくすること
が求められている。

【０００３】

【従来の技術】一般に、ディジタル・システムにおける
クロック生成回路としては、リロードタイマ（reload
timer）回路と、任意デューティ比クロック生成回路
とが用いられる。

【０００４】リロードタイマ回路 アップカウンタまたはダウンカウンタを用いてカウント
動作を行い、カウント値が設定値（設定カウント値）に
なるまで一定レベルの信号を生成する。そして、設定カ
ウント値になった時点でカウンタをリセットする。続い
て、信号のレベルを反転して再度カウント動作を行い、
再び設定カウント値になるまで反転した一定レベルの信
号を生成する。これを繰り返すことにより、デューティ
比５０％のクロックを生成することができる。尚、クロ
ックの間隔は設定カウント値を適宜に変更することによ
り任意に設定することができる。

【０００５】任意デューティ比クロック生成回路 アップカウンタまたはダウンカウンタを用いてカウント
動作を行い、カウント値が設定値（設定カウント値）に
なるまで一定レベルの信号を生成する。そして、設定カ
ウント値になった時点で信号のレベルを反転し、カウン
ト値がオーバーフロー（フルカウント）するまで反転し
た一定レベルの信号を生成する。フルカウントした時点
でカウンタをリセットし、信号のレベルを再度反転して
再びカウント動作を行い、設定カウント値になるまで反
転した一定レベルの信号を生成する。これを繰り返すこ
とにより、任意なデューティ比のクロックを生成するこ
とができる。尚、クロックの間隔は設定カウント値を適
宜に変更することにより任意に設定することができる。
また、クロックの周期はカウンタの１サイクルすなわち
ビット長と同じになる。

【０００６】従来、このリロードタイマ回路および任意
デューティ比クロック生成回路は、それぞれ別個の機能
モジュールとして構成されている。そして、ディジタル
・システムの必要に応じて、リロードタイマ回路の機能
モジュールまたは任意デューティ比クロック生成回路の
機能モジュールのいずれか一方が選択され、システム内
に組み込まれている。

【０００７】

【発明が解決しようとする課題】ところが、ディジタル
・システムの多機能化に伴って、リロードタイマ回路と
任意デューティ比クロック生成回路の両方を必要とする
ことが多くなってきた。また、システムを簡素化してコ
ストを低くし消費電力を低減すると共に信頼性を向上さ
せるため、ディジタル・システムをワンチップ・マイコ
ンによって構成する場合が増えている。

【０００８】すなわち、図１３に示すように、ワンチッ
プ・マイコン１７０内にリロードタイマ回路の機能モジ
ュール１７１と任意デューティ比クロック生成回路の機
能モジュール１７２とを設け、一方のクロックを選択し
てシステム内で使用するわけである。しかしながら、ワ
ンチップ・マイコン１７０のチップ面積には制限がある
ため、両機能モジュール１７１，１７２の占有面積分だ
け他の機能モジュールの占有面積が小さくなり、高機能
化および高集積化が阻害されるという問題が生じる。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、リロードタイマ回路と
任意デューティ比クロック生成回路の両方の機能を有し
て多種類のクロックを生成することができるクロック生
成回路を簡単な構成によって提供することにある。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。データレジスタ１は、データバスDBを介して
送られてくる設定カウント値のデータを各ビット毎に書
き込んで保持すると共に出力する。カウンタ２は、カウ
ントクロックCL０を入力する度にカウント値をインクリ
メントまたはデクリメントするカウント動作を行う。

【００１１】比較回路３は、前記データレジスタ１に保
持されている設定カウント値と、前記カウンタ２のカウ
ント値とを比較し、両者が一致した時に一致信号Ｆを生
成して出力する。

【００１２】フルカウント検出回路４は、前記カウンタ
２のカウント値がオーバーフローした時にフルカウント
信号Ｅを生成して出力する。リセット回路５は、リロー
ドタイマ動作の場合は、前記比較回路３から一致信号Ｆ
が出力される度に前記カウンタ２のカウント値をリセッ
トさせ、任意デューティ比クロック生成動作の場合は、
前記フルカウント検出回路４からフルカウント信号Ｅが
出力される度に前記カウンタ２のカウント値をリセット
させる。

【００１３】出力生成回路６は、リロードタイマ動作の
場合は、前記一致信号Ｆが出力される度に反転するクロ
ックOCを生成して出力し、任意デューティ比クロック生
成動作の場合は、前記一致信号Ｆまたはフルカウント信
号Ｅが出力される度に反転するクロックOCを生成して出
力する。

【００１４】

【作用】従って本発明によれば、リロードタイマ動作の
場合、カウンタ２のカウント値が設定カウント値になる
までクロックOCのレベルは一定になる。そして、設定カ
ウント値になった時点でカウンタ２をリセットする。続
いて、クロックOCのレベルを反転して再度カウント動作
を行い、再び設定カウント値になるまで反転した一定レ
ベルのクロックOCを生成する。これを繰り返すことによ
り、デューティ比５０％のクロックOCを生成することが
できる。尚、クロックOCの間隔は設定カウント値を適宜
に変更することにより任意に設定することができる。

【００１５】また、任意デューティ比クロック生成動作
の場合、カウンタ２のカウント値が設定カウント値にな
るまでクロックOCのレベルは一定になる。そして、設定
カウント値になった時点でクロックOCのレベルを反転
し、カウント値がオーバーフロー（フルカウント）する
まで反転した一定レベルのクロックOCを生成する。フル
カウントした時点でカウンタ２をリセットし、クロック
OCのレベルを再度反転して再びカウント動作を行い、設
定カウント値になるまで反転した一定レベルのクロック
OCを生成する。これを繰り返すことにより、任意なデュ
ーティ比のクロックOCを生成することができる。尚、ク
ロックOCの間隔は設定カウント値を適宜に変更すること
により任意に設定することができる。また、クロックOC
の周期はカウンタ２の１サイクルすなわちビット長と同
じになる。

【００１６】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例を
図２〜図９に従って説明する。

【００１７】図２は本実施例のブロック回路図である。
データレジスタ２２は、外部回路（図示略）からデータ
バス２１を介して送られてくる設定カウント値としての
１バイトのデータ（以下、設定カウントデータとする）
を書き込んで保持する。そして、データレジスタ２２に
書き込まれた設定カウントデータは、書き込み回路２３
を介してデータレジスタ２４に書き込まれる。尚、デー
タレジスタ２２，２４は１バイトのデータレジスタであ
る。

【００１８】カウントクロック生成回路２５は外部回路
からのカウントクロック切り換え信号S0，S1および動作
許可信号CEに基づいて、外部回路からの基準クロックφ
からカウントクロックCL０を生成してカウンタ２６に出
力する。

【００１９】カウンタ２６は１バイトのアップカウンタ
であって、カウントクロックCL０を入力する度にカウン
ト値をインクリメントするカウント動作を行う。そし
て、リセット回路２７からのリセット信号Ｈを入力する
とカウント値をリセットする。

【００２０】比較回路２８は設定カウントデータとカウ
ント値のデータ（以下、カウントデータとする）とを比
較し、一致した時点で一致信号Ｆを出力する。フルカウ
ント検出回路２９はカウンタ２６がフルカウントした時
点でフルカウント信号Ｅを出力する。

【００２１】リセット回路２７は外部回路からの起動信
号Ｄとモード切り換え信号MC、および、一致信号Ｆとフ
ルカウント信号Ｅとに基づいてリセット信号Ｈを生成す
る。書き込み回路２３は一致信号Ｆとフルカウント信号
Ｅおよび起動信号Ｄの内いずれか１つを入力した時点
で、データレジスタ２２に書き込まれた設定カウントデ
ータをデータレジスタ２４に書き込ませる。

【００２２】出力生成回路３０はモード切り換え信号MC
および動作許可信号CEに基づいて、一致信号Ｆとフルカ
ウント信号Ｅおよび起動信号Ｄから出力クロックOCを生
成して出力する。

【００２３】図３に示すように、カウントクロック生成
回路２５は、分周器としてのリプルカウンタ４１と切り
換え回路４２とから構成される。リプルカウンタ４１
は、Ｔフリップフロップ（図示略）を４つ単純に継続接
続することによって構成され、図４に示すように、動作
許可信号CE＝「１」のときに、基準クロックφの周期を
２倍にしたカウントクロックCL１、カウントクロックCL
１の周期を２倍にしたカウントクロックCL２、カウント
クロックCL２の周期を２倍にしたカウントクロックCL
３、カウントクロックCL３の周期を２倍にしたカウント
クロックCL４を出力する。

【００２４】切り換え回路４２は、インバータ回路４３
とアンド回路４４〜４８およびノア回路４９〜５１から
構成される。すなわち、カウントクロック切り換え信号
S0は、インバータ回路４３に入力されると共にアンド回
路４５，４７に入力される。また、カウントクロック切
り換え信号S1はノア回路５０に入力されると共にアンド
回路４８に入力される。そして、カウントクロックCL１
はアンド回路４４に入力され、カウントクロックCL２は
アンド回路４５に入力され、カウントクロックCL３はア
ンド回路４６に入力され、カウントクロックCL４はアン
ド回路４７に入力される。アンド回路４４，４５の出力
はノア回路５０に入力され、アンド回路４６，４７の出
力はノア回路４９に入力され、ノア回路４９の出力はア
ンド回路４８に入力される。ノア回路５０の出力および
アンド回路４８の出力はノア回路５１に入力される。そ
して、ノア回路５１の出力がカウンタ２６に入力され
る。

【００２５】従って、例えば、カウントクロック切り換
え信号S0，S1が共に「０」の時には、カウントクロック
CL１が選択されカウントクロックCL０としてカウンタ２
６に出力される。このように切り換え回路４２は、カウ
ントクロック切り換え信号S0，S1に基づいて各カウント
クロックCL１〜CL４のいずれか１つを選択し、カウント
クロックCL０としてカウンタ２６に出力する。

【００２６】図３に示すように、カウンタ２６はフリッ
プフロップ６１を８つ単純に継続接続することによって
構成される。そして、切り換え回路４２からのカウント
クロックCL０を入力する度にカウント値をインクリメン
トし、そのカウント値を各フリップフロップ６１の出力
である１バイトのカウントデータとして出力する。図４
に示すカウント値の例は、カウントクロックCL１がカウ
ントクロックCL０としてカウンタ２６に入力された場合
を示す。尚、以下に示すカウント値は全てアスキーコー
ドによる表記である。

【００２７】図３に示すように、外部回路からデータバ
ス２１を介して送られてきた設定カウントデータは、外
部回路からのライト信号WRに基づいて開かれる各ゲート
８１を介して、データレジスタ２２の当該２⁷ 〜２⁰ ビ
ット部に書き込まれる。

【００２８】データレジスタ２２の２⁷ 〜２⁰ ビット部
はそれぞれ、各ゲート８２を介してデータレジスタ２４
の２⁷ 〜２⁰ ビット部に接続される。その各ゲート８２
とオア回路８３から書き込み回路２３が構成される。す
なわち、オア回路８３には一致信号Ｆとフルカウント信
号Ｅおよび起動信号Ｄが入力され、オア回路８３の出力
に基づいて各ゲート８２は開かれて、データレジスタ２
２の２⁷ 〜２⁰ ビット部に書き込まれた設定カウントデ
ータをそれぞれデータレジスタ２４の対応する２⁷ 〜２
⁰ ビット部に書き込ませる。

【００２９】比較回路２８は、インバータ回路６２とア
ンド回路６３〜７１とノア回路７２，７３および一致信
号生成回路７４から構成される。すなわち、カウンタ２
６の各フリップフロップ６１の出力は、各インバータ回
路６２を介してアンド回路６３〜７０に入力される。ま
た、データレジスタ２４の２⁷ 〜２⁰ ビット部に書き込
まれた設定カウントデータはアンド回路６３〜７０に入
力される。そして、アンド回路６３〜６６の出力はノア
回路７２に入力され、アンド回路６７〜７０の出力はノ
ア回路７３に入力される。その各ノア回路７２，７３の
出力はアンド回路７１に入力され、アンド回路７１の出
力は一致信号生成回路７４を介して一致信号Ｆとして出
力される。

【００３０】従って、カウントデータの各ビットと設定
カウントデータの当該各ビットとが等しい時には、各ア
ンド回路６３〜７０の出力は全て「０」になる。する
と、各ノア回路７２，７３の出力は共に「１」になり、
アンド回路７１の出力すなわち一致元信号Ａも「１」に
なる。

【００３１】一致信号生成回路７４はその一致元信号Ａ
の立ち下がりに基づいて、図５に示すようにパルス状の
一致信号Ｆを生成する。図３に示すように、フルカウン
ト検出回路２９はノア回路９１，９２とアンド回路９３
およびフルカウント信号生成回路９４から構成される。

【００３２】すなわち、カウンタ２６の各フリップフロ
ップ６１の出力の内、下位４ビットに相当する出力は各
インバータ回路６２を介してノア回路９１に入力され、
上位４ビットに相当する出力は各インバータ回路６２を
介してノア回路９２に入力される。その各ノア回路９
１，９２の出力はアンド回路９３に入力され、アンド回
路９３の出力はフルカウント信号生成回路９４に入力さ
れる。

【００３３】従って、カウントデータの全ビットが
「１」になった時には、各ノア回路９１，９２の出力は
共に「１」になり、アンド回路９３の出力すなわちフル
カウント元信号Ｂも「１」になる。

【００３４】フルカウント信号生成回路９４はそのフル
カウント元信号Ｂの立ち下がりに基づいて、図６に示す
ようにパルス状のフルカウント信号Ｅを生成する。図７
に示すように、出力生成回路３０はトランスミッション
ゲート１０１，１０２とインバータ回路１０３，１０４
とオア回路１０５およびフリップフロップ１０６から構
成される。

【００３５】すなわち、オア回路１０５には、トランス
ミッションゲート１０１を介して入力される起動信号Ｄ
と、トランスミッションゲート１０２を介して入力され
るフルカウント信号Ｅと、一致信号Ｆとが入力される。
そのオア回路１０５の出力はフリップフロップ１０６の
クロック入力端子Ｃに入力される。

【００３６】フリップフロップ１０６のトグル入力端子
Ｔには動作許可信号CEが入力され、出力端子Ｑからは出
力クロックOCが出力される。尚、フリップフロップ１０
６はＴ（toggle）フリップフロップであり、トグル入力
端子Ｔに「１」が入力されているときには、クロック入
力端子Ｃにクロック・パルスが入力される度に出力が反
転する。

【００３７】各トランスミッションゲート１０１，１０
２を構成する各ＰチャネルＭＯＳトランジスタのゲート
にはモード切り換え信号MCが入力され、各ＮチャネルＭ
ＯＳトランジスタのゲートにはそれぞれインバータ回路
１０３，１０４を介してモード切り換え信号MCが入力さ
れる。従って、各トランスミッションゲート１０１，１
０２は、モード切り換え信号MC＝「０」のときに開かれ
て起動信号Ｄおよびフルカウント信号Ｅをオア回路１０
５に入力させ、モード切り換え信号MC＝「１」のときに
閉じられて起動信号Ｄおよびフルカウント信号Ｅがオア
回路１０５に入力されるのを遮断する。

【００３８】図３に示すように、リセット回路２７はア
ンド回路１１１とオア回路１１２から構成される。すな
わち、モード切り換え信号MCおよび一致信号Ｆはアンド
回路１１１に入力される。そのアンド回路１１１の出力
と起動信号Ｄおよびフルカウント信号Ｅはオア回路１１
２に入力される。そして、オア回路１１２の出力がリセ
ット信号Ｈとしてカウンタ２６の各フリップフロップ６
１に入力される。各フリップフロップ６１はリセット信
号Ｈを入力するとその出力を「０」にリセットする。従
って、モード切り換え信号MC＝「１」のときに一致信号
Ｆが出力されるとリセット信号Ｈが出力され、各フリッ
プフロップ６１の出力は「０」にリセットされる。一
方、モード切り換え信号MC＝「０」のときには一致信号
Ｆが出力されてもリセット信号Ｈは出力されず、各フリ
ップフロップ６１の出力はリセットされない。また、起
動信号Ｄおよびフルカウント信号Ｅが出力されると、モ
ード切り換え信号MCには関係なくリセット信号Ｈが出力
され、各フリップフロップ６１の出力は「０」にリセッ
トされる。

【００３９】次に、上記のように構成された本実施例の
クロック生成回路の動作を説明する。例えば、設定カウ
ント値を“２Ａ”とすると設定カウントデータは「００
１０１０１０」となる。

【００４０】外部回路はデータバス２１を介してその設
定カウントデータを送ると共に、各ゲート８１にライト
信号WRを出力する。すると、各ゲート８１はライト信号
WRに基づいて開かれ、設定カウントデータはデータレジ
スタ２２の２⁷ 〜２⁰ ビット部に書き込まれる。すなわ
ち、データレジスタ２２の２⁷ ビット部にはデータ
「０」が、２⁶ ビット部にはデータ「０」が、２⁵ ビッ
ト部にはデータ「１」が、２⁴ ビット部にはデータ
「０」が、２³ ビット部にはデータ「１」が、２² ビッ
ト部にはデータ「０」が、２¹ ビット部にはデータ
「１」が、２⁰ ビット部にはデータ「０」がそれぞれ書
き込まれる。

【００４１】次に、外部回路は動作許可信号CE＝「１」
を出力する。また、図９に示すように、外部回路は動作
許可信号CEの立ち上がりと共に立ち上がるパルス状の起
動信号Ｄを出力する。

【００４２】その起動信号Ｄに基づいて書き込み回路２
３の各ゲート８２が開かれ、データレジスタ２２の２⁷
〜２⁰ ビット部に書き込まれた設定カウントデータはデ
ータレジスタ２４の対応する２⁷ 〜２⁰ ビット部に書き
込まれる。

【００４３】また、起動信号Ｄに基づいてリセット回路
２７はリセット信号Ｈを出力する。カウンタ２６の各フ
リップフロップ６１はリセット信号Ｈを入力するとその
出力を「０」にリセットする。すなわち、カウント値は
“００”となり、カウントデータは「０００００００
０」となる。

【００４４】続いて、外部回路はカウントクロック切り
換え信号S0，S1を出力する。尚、外部回路は動作許可信
号CE＝「１」を出力する前から基準クロックφを出力し
ている。

【００４５】動作許可信号CE＝「１」のとき、カウント
クロック生成回路２５のリプルカウンタ４１は基準クロ
ックφから生成した各カウントクロックCL１〜CL４を切
り換え回路４２に出力する。切り換え回路４２はカウン
トクロック切り換え信号S0，S1に基づいて、各カウント
クロックCL１〜CL４のいずれか１つを選択し、カウント
クロックCL０としてカウンタ２６に出力する。

【００４６】そして、外部回路は、リロードタイマ動作
の場合はモード切り換え信号MC＝「１」を、任意デュー
ティ比クロック生成動作の場合はモード切り換え信号MC
＝「０」を出力する。すると、リロードタイマ動作また
は任意デューティ比クロック生成動作において、クロッ
ク生成回路は以下の順序で出力クロックOCを生成する。

【００４７】リロードタイマ動作（モード切り換え信
号MC＝「１」） １）カウンタ２６はカウントクロックCL０を入力する度
にカウント値をインクリメントし、そのカウント値を各
フリップフロップ６１から１バイトのカウントデータと
して出力する。

【００４８】２）比較回路２８は設定カウントデータと
カウントデータとを比較する。そして、設定カウントデ
ータの各ビットとカウントデータの当該各ビットとが等
しい時には、一致信号Ｆを生成する。すなわち、図５に
示すように、カウント値が設定カウント値“２Ａ”（設
定カウントデータ「００１０１０１０」）になると、各
インバータ回路６２の出力は、上位ビットから順に「１
１０１０１０１」になる。そのため、各アンド回路６３
〜７０の出力は全て「０」になり、各ノア回路７２，７
３の出力は共に「１」になって、アンド回路７１の出力
すなわち一致元信号Ａも「１」になる。そして、一致信
号生成回路７４はその一致元信号Ａの立ち下がりに基づ
いて、一致信号Ｆを生成する。

【００４９】３）モード切り換え信号MC＝「１」のとき
に一致信号Ｆが出力されると、リセット回路２７はリセ
ット信号Ｈを出力する。そのリセット信号Ｈに基づいて
カウンタ２６はリセットされ、カウント値は“００”
（カウントデータは「００００００００」）となる。そ
して、上記１）からの動作を繰り返す。すなわち、図８
に示すように、カウント値がインクリメントして設定カ
ウント値“２Ａ”になるとリセットして“００”にな
り、再びインクリメントするという動作を繰り返す。そ
の結果、カウント値が設定カウント値“２Ａ”になる度
に一致信号Ｆが出力される。

【００５０】４）出力生成回路３０の各トランスミッシ
ョンゲート１０１，１０２はモード切り換え信号MC＝
「１」に基づいて閉じられている。そのため、フリップ
フロップ１０６のクロック入力端子Ｃには起動信号Ｄお
よびフルカウント信号Ｅは入力されず、一致信号Ｆのみ
が入力される。従って、図８に示すように、一致信号Ｆ
が出力される度に、フリップフロップ１０６の出力端子
Ｑからは反転した出力クロックOCが出力される。

【００５１】任意デューティ比クロック生成動作（モ
ード切り換え信号MC＝「０」） １）カウンタ２６はカウントクロックCL０を入力する度
にカウント値をインクリメントし、そのカウント値を各
フリップフロップ６１から１バイトのカウントデータと
して出力する。

【００５２】２）比較回路２８は設定カウントデータと
カウントデータとを比較する。そして、設定カウントデ
ータの各ビットとカウントデータの当該各ビットとが等
しい時には、一致信号Ｆを出力する。すなわち、図５に
示すように、カウント値が設定カウント値“２Ａ”（設
定カウントデータ「００１０１０１０」）になると、各
インバータ回路６２の出力は、上位ビットから順に「１
１０１０１０１」になる。そのため、各アンド回路６３
〜７０の出力は全て「０」になり、各ノア回路７２，７
３の出力は共に「１」になって、アンド回路７１の出力
すなわち一致元信号Ａも「１」になる。そして、一致信
号生成回路７４はその一致元信号Ａの立ち下がりに基づ
いて、一致信号Ｆを生成して出力する。

【００５３】３）フルカウント信号生成回路９４はカウ
ンタ２６がフルカウントした時点でフルカウント信号Ｆ
を出力する。すなわち、図６に示すように、カウント値
が“ＦＦ”（カウントデータ「１１１１１１１１」）に
なると、各インバータ回路６２の出力は「００００００
００」になる。そのため、各ノア回路９１，９２の出力
は共に「１」になり、アンド回路９３の出力すなわちフ
ルカウント元信号Ｂも「１」になる。そして、フルカウ
ント信号生成回路９４はそのフルカウント元信号Ｂの立
ち下がりに基づいて、フルカウント信号Ｅを生成して出
力する。

【００５４】４）モード切り換え信号MC＝「０」のとき
には一致信号Ｆが出力されてもリセット信号Ｈは出力さ
れず、カウンタ２６はリセットされない。従って、図５
に示すように、カウント値は“２Ａ”を越えてインクリ
メントされる。そして、カウント値が“ＦＦ”になりフ
ルカウント信号Ｅが出力されると、リセット回路２７は
リセット信号Ｈを出力する。そのリセット信号Ｈに基づ
いてカウンタ２６はリセットされ、カウント値は“０
０”（カウントデータは「００００００００」）とな
る。そして、上記１）からの動作を繰り返す。すなわ
ち、カウント値がインクリメントして“ＦＦ”になると
リセットして“００”になり、再びインクリメントする
という動作を繰り返す。

【００５５】５）出力生成回路３０の各トランスミッシ
ョンゲート１０１，１０２はモード切り換え信号MC＝
「０」に基づいて開かれている。そのため、フリップフ
ロップ１０６のクロック入力端子Ｃには起動信号Ｄとフ
ルカウント信号Ｅおよび一致信号Ｆが入力される。尚、
図９に示すように、最初に起動信号Ｄが入力された後
は、一致信号Ｆの次にフルカウント信号Ｅが入力され、
その次に再度一致信号Ｆが入力されるという動作が繰り
返される。従って、フリップフロップ１０６の出力端子
Ｑからは、起動信号Ｄが入力されてから一致信号Ｆが入
力されるまでは出力クロックOC「１」が出力され、一致
信号Ｆが入力されてからフルカウント信号Ｅが入力され
るまでは出力クロックOC「０」が出力され、フルカウン
ト信号Ｅが入力されてから一致信号Ｆが入力されるまで
は出力クロックOC「１」が出力され、以下はこの動作が
繰り返される。

【００５６】このように本実施例のクロック生成回路は
リロードタイマ回路と任意デューティ比クロック生成回
路の両方の機能を有しており、モード切り換え信号MCを
切り換えることにより、上記のようにリロードタイマ動
作または任意デューティ比クロック生成動作を行うこと
ができる。

【００５７】その結果、リロードタイマ回路および任意
デューティ比クロック生成回路の各機能モジュールを設
ける従来例に比べ、高機能化および高集積化を図ること
ができる。

【００５８】（第２実施例）次に、本発明を具体化した
第２実施例を図３，図７，図１０，図１１に従って説明
する。

【００５９】本第２実施例は、図３に示す第１実施例の
クロック生成回路αと図１０に示すクロック生成回路β
とから構成される。そして、外部回路からの選択信号MS
＝「１」のときには各クロック生成回路α，βが一体と
なって動作し、選択信号MS＝「０」のときには各クロッ
ク生成回路α，βが別個に動作する。

【００６０】尚、クロック生成回路αの書き込み回路２
３のオア回路８３の出力を出力信号Ｇとする。また、ク
ロック生成回路βのカウンタ２６の最上位のフリップフ
ロップ６１の出力クロックをクロックＣとする。

【００６１】クロック生成回路βにおいて、クロック生
成回路αと同じ構成については符号を等しくしてその詳
細な説明を省略すると共に、クロック生成回路αにおけ
るカウントクロック切り換え信号S0，S1、カウントクロ
ックCL０、一致信号Ｆ、フルカウント信号Ｅ、リセット
信号Ｈ、出力クロックOC、起動信号Ｄ、出力信号Ｇに相
当する各信号については同じ符号に「′」を付して表記
する。

【００６２】図３および図１０に示すように、クロック
生成回路αとクロック生成回路βとは、一致出力選択回
路１１１とフルカウント選択回路１１２と書き込み選択
回路１１３とクロック選択回路１１４およびリセット選
択回路１１５によって接続される。

【００６３】図１０に示すように、一致出力選択回路１
１１には各クロック生成回路α，βの各比較回路２８か
ら出力される一致信号Ｆ，Ｆ′および選択信号MSが入力
され、フルカウント選択回路１１２には各クロック生成
回路α，βの各フルカウント回路２９から出力されるフ
ルカウント信号Ｅ，Ｅ′が入力される。

【００６４】図１１に示すように、一致出力選択回路１
１１は各アンド回路１２１〜１２３とインバータ回路１
２４およびオア回路１２５から構成される。すなわち、
一致信号Ｆはアンド回路１２１に入力され、一致信号
Ｆ′は各アンド回路１２２，１２３に入力される。選択
信号MSはアンド回路１２１に入力されると共に、インバ
ータ回路１２４を介してアンド回路１２３に入力され
る。アンド回路１２３の出力はアンド回路１２２に入力
される。各アンド回路１２２，１２３の出力はオア回路
１２５を介して一致信号ＦX としてクロック生成回路β
の出力生成回路３０に出力される。

【００６５】従って、選択信号MS＝「０」のときには一
致信号Ｆ′が一致信号ＦX として出力され、選択信号MS
＝「１」のときには各一致信号Ｆ，Ｆ′のアンドが一致
信号ＦX として出力される。

【００６６】尚、図７に示すように、クロック生成回路
βの出力生成回路３０において、一致信号ＦX はクロッ
ク生成回路αにおける一致信号Ｆに置き換えることがで
きる。

【００６７】一方、フルカウント選択回路１１２は、一
致出力選択回路１１１における各一致信号Ｆ，Ｆ′，Ｆ
X を各フルカウント信号Ｅ，Ｅ′，ＥX に置き換えた以
外は一致出力選択回路１１１と同じ回路構成である。

【００６８】従って、選択信号MS＝「０」のときにはフ
ルカウント信号Ｅ′がフルカウント信号ＥX として出力
され、選択信号MS＝「１」のときには各フルカウント信
号Ｅ，Ｅ′のアンドがフルカウント信号ＥX として出力
される。

【００６９】尚、図７に示すように、クロック生成回路
βの出力生成回路３０において、フルカウント信号ＥX
はクロック生成回路αにおけるフルカウント信号Ｅに置
き換えることができる。

【００７０】図１０に示すように、書き込み選択回路１
１３はインバータ回路１３１，１３２とアンド回路１３
３，１３４およびノア回路１３５から構成される。すな
わち、出力信号Ｇはアンド回路１３４に入力され、出力
信号Ｇ′はアンド回路１３３に入力される。選択信号MS
はアンド回路１３４に入力されると共に、インバータ回
路１３２を介してアンド回路１３３に入力される。各ア
ンド回路１３３，１３４の出力はオア回路１３５とイン
バータ回路１３１を介して出力信号ＧX としてクロック
生成回路βの各ゲート８２に入力される。

【００７１】従って、選択信号MS＝「０」の場合は出力
信号Ｇ′が出力信号ＧX として出力され、選択信号MS＝
「１」の場合は出力信号Ｇが出力信号ＧX として出力さ
れる。そして、クロック生成回路βの各ゲート８２は、
その出力信号ＧX に基づいて開かれる。

【００７２】図１０に示すように、クロック選択回路１
１４は、書き込み選択回路１１３における出力信号Ｇを
クロックＣに、出力信号Ｇ′をカウントクロックCL０′
に置き換えた以外は書き込み選択回路１１３と同じ回路
構成である。

【００７３】従って、選択信号MS＝「０」の場合はカウ
ントクロックCL０′がカウントクロックCL０X として出
力され、選択信号MS＝「１」の場合はクロックＣがカウ
ントクロックCL０X として出力される。そして、クロッ
ク生成回路βのカウンタ２６は、そのカウントクロック
CL０X を入力する度にカウント動作を行う。

【００７４】図１０に示すように、リセット選択回路１
１５は、書き込み選択回路１１３における出力信号Ｇを
リセット信号Ｈに、出力信号Ｇ′をリセット信号Ｈ′に
置き換えた以外は書き込み選択回路１１３と同じ回路構
成である。

【００７５】従って、選択信号MS＝「０」の場合はリセ
ット信号Ｈ′がリセット信号ＨX として出力され、選択
信号MS＝「１」の場合はリセット信号Ｈがリセット信号
ＨXとして出力される。そして、クロック生成回路βの
カウンタ２６は、そのリセット信号ＨX を入力するとリ
セットする。

【００７６】次に、上記のように構成された本実施例の
動作について説明する。外部回路は動作許可信号CE＝
「１」のとき、適宜に各起動信号Ｄ，Ｄ′を出力する。

【００７７】そして、選択信号MS＝「０」の場合、各ク
ロック生成回路α，βはそれぞれ別個に動作する。すな
わち、クロック生成回路αは、前記したようにモード切
り換え信号MCに基づいてリロードタイマ動作または任意
デューティ比クロック生成動作を行う。

【００７８】また、クロック生成回路βも、モード切り
換え信号MCに基づいてリロードタイマ動作または任意デ
ューティ比クロック生成動作を行う。尚、クロック生成
回路βにおけるカウントクロックCL０′、一致信号
Ｆ′、フルカウント信号Ｅ′、リセット信号Ｈ′、出力
信号Ｇ′はそれぞれ、クロック生成回路αにおけるカウ
ントクロックCL０、一致信号Ｆ、フルカウント信号Ｅ、
リセット信号Ｈ、出力信号Ｇに対応しており、動作の詳
細は各クロック生成回路α，β共同じであるので詳細な
説明は省略する。

【００７９】一方、選択信号MS＝「１」の場合、各クロ
ック生成回路α，βはリロードタイマ動作および任意デ
ューティ比クロック生成動作において一体となって動作
する。

【００８０】すなわち、クロック生成回路αは選択信号
MS＝「０」の場合と同様に動作して一致信号Ｆおよびフ
ルカウント信号Ｅを生成する。一方、クロック生成回路
βはカウントクロックCL０′、リセット信号Ｈ′、出力
信号Ｇ′に関係なく、クロック生成回路αのカウントク
ロックCL０、リセット信号Ｈ、出力信号Ｇに基づいて一
致信号Ｆ′およびフルカウント信号Ｅ′を生成する。つ
まり、各クロック生成回路α，βの各カウンタ２６は直
列に接続されて２バイトのカウンタとして動作する。そ
して、一致出力選択回路１１１は各一致信号Ｆ，Ｆ′の
アンドである一致信号ＦX を生成し、フルカウント選択
回路１１２は各フルカウント信号Ｅ，Ｅ′のアンドであ
るフルカウント信号ＥX を生成する。その一致信号ＦX
およびフルカウント信号ＥX に基づいてクロック生成回
路βの出力生成回路３０は出力クロックOC′を生成して
出力する。

【００８１】このように本実施例において、選択信号MS
＝「０」の場合は、それぞれカウンタのビット長が１バ
イトの２つのクロック生成回路として動作する。尚、そ
の各クロック生成回路はそれぞれリロードタイマ回路と
任意デューティ比クロック生成回路の両方の機能を有し
ている。また、選択信号MS＝「１」の場合は、カウンタ
のビット長が２バイトの１つのクロック生成回路として
動作する。尚、そのクロック生成回路はリロードタイマ
回路と任意デューティ比クロック生成回路の両方の機能
を有している。

【００８２】尚、本発明は上記両実施例に限定されるも
のではなく、以下のように実施してもよい。 １）カウントクロック生成回路２５を省略する。この場
合は、外部回路からカウントクロックCK１〜CK４に代わ
る適宜なカウントクロックCK０を入力する。

【００８３】２）書き込み回路２３およびデータレジス
タ２４を省略する。この場合、リロードタイマ動作およ
び任意デューティ比クロック生成動作において、出力ク
ロックOCの周期またはデューティ比を変更するときに出
力クロックOCの生成を中断しないためには、周期または
デューティ比を変更するタイミングに同期して外部回路
から設定カウントデータを送る必要がある。

【００８４】３）比較回路２８を、図１２に示す比較回
路１５０に置き換える。比較回路１５０はＥＸノア回路
１５１〜１５８と各アンド回路１５９とアンド回路１６
０および一致信号生成回路７４から構成される。すなわ
ち、カウンタ２６およびデータレジスタ２４の出力はそ
れぞれ上位ビットから順にＥＸノア回路１５１〜１５８
に入力される。ＥＸノア回路１５１〜１５８の出力はそ
れぞれ各アンド回路１５９を介してアンド回路１６０に
入力され、アンド回路７１の出力である一致元信号Ａは
一致信号生成回路７４を介して一致信号Ｆとして出力さ
れる。この場合も上記実施例と同様に、カウントデータ
の各ビットと設定カウントデータの当該各ビットとが等
しい時には一致元信号Ａ＝「１」が出力され、図５に示
すように一致信号Ｆが出力される。

【００８５】４）カウンタ２６を適宜なビット長のアッ
プカウンタまたはダウンカウンタとする。 ５）クロック生成回路αをｎ個設け、各クロック生成回
路αのカウンタ２６が直列に接続されるように選択回路
を構成する。この場合は、各クロック生成回路αを、カ
ウンタのビット長が最大ｎバイトの１つのクロック生成
回路として動作させることができる。

【００８６】

【発明の効果】以上詳述したように本発明によれば、リ
ロードタイマ回路と任意デューティ比クロック生成回路
の両方の機能を有して多種類のクロックを生成すること
ができるクロック生成回路を簡単な構成によって提供す
ることができる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した第１実施例のブロック回路
図である。

【図３】第１実施例の回路図である。

【図４】第１実施例の各波形図である。

【図５】第１実施例の各波形図である。

【図６】第１実施例の各波形図である。

【図７】出力生成回路の回路図である。

【図８】第１実施例の各波形図である。

【図９】第１実施例の各波形図である。

【図１０】第２実施例の回路図である。

【図１１】第２実施例の一致出力選択回路とフルカウン
ト選択回路の回路図である。

【図１２】別の実施例の比較回路の回路図である。

【図１３】従来例を説明するための説明図である。

【符号の説明】

DB データバス １ データレジスタ CL０，CL１〜CL４ カウントクロック ２，２６ カウンタ Ｆ 一致信号 ３ 比較回路 Ｅ フルカウント信号 ４ フルカウント検出回路 ５ リセット回路 OC クロック ６ 出力生成回路 ２４ 第２のデータレジスタ φ 外部クロック ２５ カウントクロック生成回路 α，β クロック生成回路 １０６ トグル・フリップフロップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 設定カウント値のデータを各ビット毎に
   書き込んで保持すると共に出力するデータレジスタ
   （１）と、 カウントクロック（CL０）を入力する度にカウント値を
   インクリメントまたはデクリメントするカウンタ（２）
   と、 前記データレジスタ（１）に保持されている設定カウン
   ト値と、前記カウンタ（２）のカウント値とを比較し、
   両者が一致した時に一致信号（Ｆ）を生成して出力する
   比較回路（３）と、 前記カウンタ（２）のカウント値がオーバーフローした
   時にフルカウント信号（Ｅ）を生成して出力するフルカ
   ウント検出回路（４）と、 リロードタイマ動作の場合は、前記比較回路（３）から
   一致信号（Ｆ）が出力される度に前記カウンタ（２）の
   カウント値をリセットさせ、任意デューティ比クロック
   生成動作の場合は、前記フルカウント検出回路（４）か
   らフルカウント信号（Ｅ）が出力される度に前記カウン
   タ（２）のカウント値をリセットさせるリセット回路
   （５）と、 リロードタイマ動作の場合は、前記一致信号（Ｆ）が出
   力される度に反転するクロック（OC) を生成して出力
   し、任意デューティ比クロック生成動作の場合は、前記
   一致信号（Ｆ）またはフルカウント信号（Ｅ）が出力さ
   れる度に反転するクロック（OC) を生成して出力する出
   力生成回路（６）とからなることを特徴とするクロック
   生成回路。
2. 【請求項２】 前記データレジスタ（１）に保持されて
   いる設定カウント値のデータを、前記一致信号（Ｆ）ま
   たはフルカウント信号（Ｅ）が出力される度に各ビット
   毎に書き込んで保持すると共に出力する第２のデータレ
   ジスタ（２４）を設け、前記比較回路（３）はその第２
   のデータレジスタ（２４）に保持されている設定カウン
   ト値と、前記カウンタ（２）のカウント値とを比較し、
   両者が一致した時に一致信号（Ｆ）を生成して出力する
   ようにしたことを特徴とする請求項１記載のクロック生
   成回路。
3. 【請求項３】 Ｔフリップフロップを複数個継続接続す
   ることによって構成したリプルカウンタによって外部ク
   ロック（φ）を分周し、その分周された各クロック（CL
   １〜CL４）を適宜選択して前記カウントクロック（CL
   ０）とするカウントクロック生成回路（２５）を設けた
   ことを特徴とする請求項１，２記載のクロック生成回
   路。
4. 【請求項４】 前記出力生成回路（６）はトグル・フリ
   ップフロップ（１０６）から構成されることを特徴とす
   る請求項１〜３記載のクロック生成回路。
5. 【請求項５】 請求項１記載のクロック生成回路（α，
   β）をｎ個設け、各クロック生成回路（α，β）の各カ
   ウンタ（２６）を直列に接続して各カウンタ（２６）の
   ビット長をｎ倍にしたビット長のカウンタとして動作さ
   せることを特徴とする請求項１〜４記載のクロック生成
   回路。