JPH0369212A - プログラマブル・カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・カウンタ回路に関し、特に論
理回路を用いたプログラマブル・カウンタ回路に関する
。

〔従来の技術〕

従来、プログラマブル・カウンタ回路は大きく分類する
と、２種類有る。一つはプログラムされる値をラッチ入
力し、パラレル入力付カウンタからのキャリーをロード
入力に入力することにより、プログラマブル・カウンタ
を構成する場合であり、他方はカウンタから出力される
値を排他的論理和などを使用しプログラムされた値と一
致したとき、リセット入力またはロード入力に一致した
時の信号を入力することにより、プログラマブル・カウ
ンタを構成する場合がある。

第２図（ａ）　、　（ｂ）はそれぞれかかる従来の一例
を示すプログラマブル・カウンタ回路のブロック図およ
びその動作を説明するためのタイミング図である。

第２図（ａ）に示すように、従来のプログラマブル・カ
ウンタ回路はカウント用データｄ１〜ｄ４をパラレル入
力するラッチ回路１と、このラッチ回路ｌのパラレル出
力ＤＡＴＡ１〜ＤＡＴＡ４を入力するパラレル入力付カ
ウンタ２と、このカウンタ２のカウントアウト信号であ
るキャリー出力を反転するインバータ５とを有している
。

次に、上述したプログラマブル・カウンタ回路の動作を
第２図（ｂ）のタイミング図を用いて説明する。

第２図（ｂ）に示すように、まずリセット信号を入力す
ると、う、チ回路２およびパラレル入力付カウンタ２も
イニシャライズされる。次に、ラッチ回路２の入力ｄ１
〜４に、例えば１１００（３ｈ）を入力すると、ライト
イネーブル入力の立上りでラッチ回路１に取り込まれ、
その後ラッチ回路出力端子方。〜蚕３（ＤＡＴＡＩ〜Ｄ
ＡＴＡ４）に００１１（ｃｈ）が出力される。このラッ
チ回路１の出力データ００１１（ｃｈ）はパラレル入力
付カウンタ２に入力されるが、このときパラレル入力付
カウンタ２のキャリー出力は未だでていないためにデー
タ１１００をパラレル入力付カウンタ２に取込むために
必要なＬＯＡＤ信号が与えられず、パラレル入力付カウ
ンタ２はｃｈまでカウントし、その最後にキャリー信号
を出力する。

このキャリー信号によりインバータ５を介してパラレル
入力付カウンタ２のＬＯＡＤ信号が与゛えられるため、
これにより初めて３ｈのプログラマブルカウントができ
、それ以後データ１１００を変更しない限り３ｈのカウ
ンタとして動作し続ける。

尚、第２図（ａ）　、　（ｂ）に示す例では、データを
３ｈと設定したが、リセット後最初はｃｈのカウントを
行ない、その後３ｈ　（２ｂｉｔのカウンタ）のカウン
トを実行する。

第３図（ａ）　、　（ｂ）はそれぞれ従来の他の例を示
すプログラマブル・カウンタ回路のブロック図およびそ
の動作を説明するためのタイミング図である。

第３図（ａ）に示すように、この回路は排他的論理和な
どの論理回路を使った一致回路９を用いてプログラマブ
ル・カウンタを作る場合の例である。

すなわち、かかるプログラマブル・カウンタ回路はう、
チ回路１と、クロックをカウントするカウンタ８と、ラ
ッチ回路出力ＤＡ５〜ＤＡ８およびカウンタ出力ＤＡＩ
〜ＤＡ４の排他的論理和をとる一致回路９と、アンドゲ
ート１０と、ラッチ回路１１およびインバータ５Ａ、５
Ｂとを有している。

次に、上述したプログラマブル・カウンタ回路の動作を
第３図（ｂ）のタイミング図を用いて説明する。

第３図（ｂ）に示すように、まずリセット信号を入力す
ると、ラッチ回路１およびカウンタ８もイニシャライズ
される。次に、ラッチ回路１の入力ｄｌ〜ｄ４に、例え
ば１１００（３ｈ）を入力すると、ライトイネーブル信
号の立上りでデータがラッチ回路１に取り込まれ、その
後ラッチ出力端子Ｑｏ〜Ｑ３（ＤＡ５〜ＤＡ８）に１１
００（３ｈ）が出力される。Ｉ一方、カウンタ８は常に
０〜Ｆまでカウントしているので、−数回路９において
う、チ回路１で設定した値（この場合１１００（３ｈ）
）になると、−数回路９から出力信号を出し、その信号
をラッチ回路１１へ入力する。ラッチ回路１１はクロッ
ク入力をインバータ５Ａで反転したものがｃｋ端子へ入
力されているので、このクロックを反転したもので一致
回路９からの出力信号をラッチする。また、その出力は
論理積回路１０へ出力され、リセット信号とのアンドを
とってカウンタ８のリセット端子Ｒへ供給される。

さらに、この信号はインバータ５Ｂを通してカウンタ出
力信号とされる。上述したプログラマブル・カウンタ回
路はラッチ回路１の入力ｄ１〜ｄ４を変更しない限り、
３ｈのカウンタとして動作し続ける。

〔発明が解決しようとする課題〕

上述した従来の第２図（ａ）　、　（ｂ）におけるプロ
グラマブル・カウンタ回路は、リセット入力後最初はＬ
ＯＡＤ入力にキャリー出力からの信号を出力しないため
、最初のカウント値のみフルカウントを行ない、予定し
たカウント値と一致しないという欠点がある。すなわち
、リセット後の最初のカウンタの動作がプログラム値で
設定されたカウント値にならないでフルカウントしてし
まう。例えば、第２図（ａ）に示すプログラマブル・カ
ウンタは０〜Ｆまでのカウントができるが、リセット後
最初３ｈと設定しておいてもＣｈまでカウントしてしま
う。これはリセット信号が入力されても、最初はカウン
タのＬＯＡＤ入力にインバータを介したカウンタからの
キャリー出力が出力されないために起こるものである。

また、第３図（ａ）　、　（ｂ）におけるプログラマブ
ル・カウンタ回路は、上述した欠点はないものの、カウ
ンタと予定したカウント値を一致させるためにカウンタ
以外にも周辺に一致回路として排他的論理和回路等を必
要とし、プログラマブル・カウンタ回路の規模が大きく
なると、それに比例して周辺回路も大きくなるという欠
点がある。

本発明の目的は、リセット時にもプログラムされたカウ
ンタを実現できる上、周辺回路も大きくすることのない
プログラマブル・カウンタ回路を提供することにある。

〔課題を解決するための手段〕

本発明のプログラマブル・カウンタ回路は、カウント用
データがパラレルに入力されるカウンタデータ設定用ラ
ッチ回路と、前記ラッチ回路のパラレル出力を入力して
キャリー信号を出力するパラレル入力付カウンタと、前
記パラレル入力付カウンタに入力されるクロックを制御
する入力クロック制限用ゲートと、ライトイネーブル信
号を検出し且つその出力を前記入力クロック制限用ゲー
トに給供するライトイネーブル検出回路と、前記ライト
イネーブル検出回路に接続され且つライトイネーブル信
号を遅延させる遅延回路とを有し、前記カウント用デー
タを設定してから前記パラレル入力付カウンタを動作さ
せるように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すプログラマブル・カウ
ンタ回路のブロック図である。

第１図に示すように、本実施例はカウント用データｄ１
〜ｄ４を入力し且つライトイネーブル入力によりカウン
ト用データｄ１〜ｄ４をラッチするラッチ回路ｌと、ラ
ッチ回路１からのカウント用データをロード（ＬＯＡＤ
）入力およびクロックにより入力し、カウントデータに
基づきカウントを行うパラレル入力付カウンタ２と、ラ
イトイネーブル入力の立上りを検出し且つライトイネー
ブル入力の立上りによって検出信号を出力するライトイ
ネーブル検出回路３と、ライトイネーブル検出回路３か
らの信号を遅延させる遅延回路４と、カウント用データ
ｄｌ〜ｄ４の入力を制御するインバータ５および論理和
６と、クロック入力の制限を行う論理和７とを有してい
る。

次に、かかるプログラマブル・カウンタ回路の動作につ
いて説明する。

まず、リセット入力が与えられると、ラッチ回路１とパ
ラレル入力付カウンタ２およびライトイネーブル検出回
路３は初期状態になり、クロック入力は論理和７により
パラレル入力付カウンタ２に与えられないため、カウン
トアウト信号は出力されない。

次に、カウント用データｄ１〜ｄ４が与えられると、ラ
イトイネーブル入力の立上りによりカウントデータｄ１
〜ｄ４はラッチ回路１に入力され、パラレル入力付カウ
ンタ２へ出力される。この時点でライトイネーブル検出
回路３は論理和７のゲートをあけ、クロック入力をパラ
レル入力付カウンタ２のクロック端子に与えると共に、
遅延回路４を通してパラレル入力付カウンタ２のロード
入力に与える。パラレル入力付カウンタ２はロード入力
及びクロック入力が与えられるためカウント用データｄ
１〜ｄ４を読み込み、カウントデータにしたがってカウ
ントを行ってカウントアウト信号を出力するとともに、
インバータ５および論理和６を介して再びロード入力に
与えられるため、カウントデータｄ１〜ｄ４にしたがっ
たカウントを続行する。

すなわち、本実施例はプログラマブル・カウンタのカウ
ント値を決定する際、従来の回路が必ずラッチ等にカウ
ント値のデータを書込み、それからカウンタ値の比較ま
たはカウンタの動作をさせるという手順に基づいている
のに対し、カウント値のデータを書込みの際必ず使用す
るライトイネーブルを利用しラッチ回路１にデータを書
込むと共にこの信号を遅延回路４で遅延させ、パラレル
入力付カウンタ２のＬＯＡＤ入力に与えている。

したがってパラレル入力付カウンタ２はラッチ回路ｌか
らのデータを読み込み、この値にしたがって動作を行う
ことができる。

要するに、このプログラマブル・カウンタ回路は、ラッ
チ回路１にデータを書込み、それを遅延させた信号によ
り直ちにパラレル入力付カウンタ２にデータを設定して
動作するので、前述した第２図のように、リセット後最
初のカウント値が設定された値と一致しないようなこと
はなく、さらに一致回路なども設けないで済むので周辺
回路も大きくならないで済む。

〔発明の効果〕

以上説明したように、本発明のプログラマブル・カウン
タ回路はシステムリセット時後でもライトイネーブルデ
ータを変えない限りプログラマブル・カウンタを実現で
き、しかもカウンタの大きさによらず周辺回路を大きく
しないで済むという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプログラマブル・カウ
ンタ回路のブロック図、　１２図（ａ）、（ｂ）はそれ
ぞれ従来の一例を示すプログラマブル・カウンタ回路の
ブロック図およびその動作を説明するためのタイミング
図、第３図（ａ）　、　（ｂ）はそれぞれ従来の他の例
を示すプログラマブル・カウンタ回路のプロ、り図およ
びその動作を説明するためのタイミング図である。 １・・・・・・ラッチ回路、２・・・・・・パラレル入
力付カウンタ、３・・・・・・ライトイネーブル検出回
路、４・・・・・・遅延回路、５・・・・・・インバー
タ、６，７・・・・・・論理和。

Claims (1)

【特許請求の範囲】
1. カウント用データがパラレルに入力されるカウンタデー
   タ設定用ラッチ回路と、前記ラッチ回路のパラレル出力
   を入力してキャリー信号を出力するパラレル入力付カウ
   ンタと、前記パラレル入力付カウンタに入力されるクロ
   ックを制御する入力クロック制限用ゲートと、ライトイ
   ネーブル信号を検出し且つその出力を前記入力クロック
   制限用ゲートに供給するライトイネーブル検出回路と、
   前記ライトイネーブル検出回路に接続され且つライトイ
   ネーブル信号を遅延させる遅延回路とを有し、前記カウ
   ント用データを設定してから前記パラレル入力付カウン
   タを動作させることを特徴とするプログラマブル・カウ
   ンタ回路。