JPS63830B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセツサ等の中央処理
装置を使用した各種電子装置において、外部から
の入力信号を読み込み、中央処理装置へインター
フエースするための信号入力装置を関するもので
ある。

〔従来の技術〕 第３図は従来の信号入力装置を示す回路構成図
であり、図において、１₁〜１_oはオン、オフの入
力信号S_I1〜S_Ioを生成する入力接点、２₁〜２_oは
入力信号S_I1〜S_Ioが供給される入力端子、３₁〜３
_ｏは入力端子２₁〜２_oに接続されている微分回路
を示し、入力信号S_I1〜S_Ioを遅延する遅延回路４₁
〜４_oと、入力端子S_I1〜S_Io、遅延回路４₁〜４_oが
出力する遅延信号S_E1〜S_Eoを入力とするエクスク
ルーシブ・オア回路５₁〜５_oとで構成されてい
る。

６はエクスクルーシブ・オア回路５₁〜５_oが出
力する微分出力信号S_D1〜S_Doを入力とするオア回
路を示し、図示を省略した中央処理装置（以下、
CPUという。）へ割込要求信号S_Rを出力するもの
である。

７₁〜７_oは入力信号S_I1〜S_Io、CPUからのアド
レス信号S_Aを入力とするゲート回路を示し、
CPUへ出力信号S_O1〜S_Ooを出力するものである。

次に、動作について説明する。

入力接点１₁〜１_oが変化しない、すなわち入力
信号S_I1〜S_Ioが変化しない状態では、信号入力装
置はCPU（図示省略）からアクセスされないが、
入力信号S_I1〜S_Ioのいずれかが“開”から“閉”、
または“閉”から“開”へ変化すると、微分回路
３₁〜３_oは遅延回路４₁〜４_oで遅延した遅延信号
S_E1〜S_Eo（変化前の入力信号）、入力信号S_I1〜S_Io
（変化後の入力信号をエクスクルーシブ・オア回
路５₁〜５_oで比較し、両者が異なつているエクス
クルーシブ・オア回路５₁〜５_oは、“１”の微分
出力信号S_D1〜S_D2を出力する。

したがつて、オア回路６はCPUへ有意の割込
要求信号S_R（“１”）を出力する。

一方、有意の割込要求信号S_Rを受け付けた
CPUは信号入力装置に割り当てられた有意のア
ドレス信号S_A（“１”）を出力するので、ゲート回
路７₁〜７_oはゲートを開いて入力信号S_I1〜S_Ioを
出力信号S_O1〜S_OoとしてCPUへ出力する。

〔発明が解決しようとする問題点〕

従来の信号入力装置は以上のように構成されて
いるので、例えば入力信号S_I1，S_I2が短時間の間
に次々と変化すると、入力信号S_I1，S_I2の変化時
の微分出力信号S_D1，S_D2が重なり、有意の割込要
求信号S_Rが１回しか出力されないため、CPUは
入力信号S_I1に後続した入力信号S_I2を読み取れな
くなるという問題点があつた。

また、例えば遅延回路４₁〜４_oの遅延時間を短
くして微分出力信号S_D1〜S_Doの幅を短くし、微分
出力信号S_D1〜S_Doの重なりをなくす工夫を試みて
も、次々に発生する有意の割込要求信号S_Rに
CPUが追従できなくなるという問題点があつた。

この発明は、上記のような問題点を解消するた
めになされたもので、短時間の間に入力信号が
次々に変化しても確実に読み取ることのできる信
号入力装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る信号入力装置は、複数の微分回
路の前段に入力信号を取り込む複数のラツチ回路
を設け、この複数のラツチ回路を微分回路が出力
する微分出力信号の時間幅よりも大きい周期のラ
ツチ信号を出力する発振回路で駆動制御する構成
としたものである。

〔作用〕

この発明における信号入力装置は、発振回路が
出力するサンプリングのためのラツチ信号によつ
て各ラツチ回路で入力信号をラツチし、割込要求
信号のタイミングを統一する。

〔実施例〕

以下、この発明の一実施例を図について説明す
る。

第１図において、第３図と同一部分には同一符
号が付してあり、８₁〜８_oは入力信号S_I1〜S_Ioを
ラツチするラツチ回路、９は所定の周期で発振し
ている発振回路を示し、一定間隔で入力信号S_I1
〜S_Ioをラツチするためのラツチ信号S_Lをラツチ
回路８₁〜８_oへ出力するので、ラツチ回路８₁〜
８_oは入力信号S_I1〜S_Ioをラツチしてラツチ出力信
号S_L1〜S_Loを出力する。

次に、動作について説明する。

発振回路９が出力するラツチ信号S_Lによつてラ
ツチ回路８₁〜８_oは入力信号S_I1〜S_Ioをラツチす
るので、結果的に入力信号S_I1〜S_Ioの入力状態を
サンプリングすることになる。

したがつて、ラツチ回路８₁〜８_oでラツチされ
たラツチ出力信号S_L1〜S_Lo（入力信号S_I1〜S_Io）は
微分回路３₁〜３_oへ供給されるので、前述の説明
のように、微分回路３₁〜３_oはラツチ出力信号
S_L1〜S_Loを微分して微分出力信号S_D1〜S_D2を出力
するため、オア回路６からCPU（図示省略）へ割
込要求信号S_Rが出力される。

一方、有意の割込要求信号S_R（“１”）を受け付
けたCPUは信号入力装置に割り当てられた有意
のアドレス信号S_A（“１”）を出力するので、ゲー
ト回路７₁〜７_oはゲートを開いて入力信号S_I1〜
S_Ioを出力信号S_O1〜S_OoとしてCPUへ出力する。

上述のように、この発明によれば、入力信号
S_I1〜S_Ioを一定時間毎にサンプリングでき、複数
の入力信号、例えばS_I1，S_I2が同時または連続的
に変化しても確実に読み取ることができる。

さらに、第２図ａ〜ｈのタイミング図を参照し
て動作の一例について説明する。

例えば、２つの入力接点１₁，１₂が短時間の間
に変化すると、第２図ａ，ｂに示す入力信号S_I1，
S_I2はラツチ信号S_L（第２図ｃ）でラツチされてラ
ツチ回路８₁，８₂に記憶保持された状態となり、
第２図ｄ，ｅに示すラツチ出力信号S_L1，S_L2がラ
ツチ回路８₁，８₂から出力されるので、ラツチ出
力信号S_L1，S_L2は微分回路３₁，３₂で微分されて
第２図ｆ，ｇに示す微分出力信号S_D1，S_D2とな
り、オア回路６は微分出力信号S_D1，S_D2の論理和
をとつて割込要求信号S_R（第２図ｈ）とする。

したがつて、ラツチ信号S_Lの間隔、すなわち周
期T₁を微分出力信号S_D1，S_D2の時間幅T₂よりも
長くすることにより、割込要求信号S_Rが重なるこ
とを防止できる。

また、周期T₁をCPUの割込処理時間よりも長
くすることにより、多数の割込みが隣接（連続）
して発生してもCPUは確実に読み取ることがで
きる。

なお、上記実施例では、入力信号S_I1〜S_Ioをサ
ンプリングするためにラツチ回路８₁〜８_oを用い
た例を示したが、入力接点１₁〜１_oのチヤタリン
グを除去する効果を有するデイジタル式デバウン
ズ回路を使用することもでき、同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によれば、複数の微分
回路の前段に入力信号を取り込む複数のラツチ回
路を設け、この複数のラツチ回路を微分回路が出
力する微分出力信号の時間幅よりも大きい周期の
ラツチ信号を出力する発振回路で駆動制御する構
成としたので、入力信号を一定時間毎にサンプリ
ングでき、複数の入力信号が同時または連続的に
変化しても確実に読み取ることができるという優
れた効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による信号入力装
置を示す回路構成図、第２図ａ〜ｈは第１図に示
した信号入力装置の動作の一例を説明するための
タイミング図、第３図は従来の信号入力装置を示
す回路構成図である。 図において、２₁〜２_oは入力端子、３₁〜３_oは
微分回路、４₁〜４_oは遅延回路、５₁〜５_oはエク
スクルーシブ・オア回路、６はオア回路、７₁〜
７_oはゲート回路、８₁〜８_oはラツチ回路、９は
発振回路、S_I1〜S_Ioは入力信号、S_D1〜S_Doは微分
出力信号、S_Rは割込要求信号、S_Aはアドレス信
号、S_Lはラツチ信号、S_L1〜S_Loはラツチ出力信号
を示す。なお、図中、同一符号は同一、または相
当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の入力信号を対応する微分回路で微分し
   た複数の微分出力信号を、オア回路を介して割込
   要求信号とするとともに、アドレス信号でゲート
   が開閉する複数のゲート回路を介して前記複数の
   入力信号を読み込む信号入力装置において、前記
   複数の微分回路の前段に前記入力信号を取り込む
   複数のラツチ回路と、この複数のラツチ回路を前
   記微分出力信号の時間幅よりも大きい周期のラツ
   チ信号で駆動制御する発振回路とを備えたことを
   特徴とする信号入力装置。 ２ 微分回路は、入力信号を遅延する遅延回路
   と、前記入力信号、前記遅延回路が出力する遅延
   信号を入力とするエクスクルーシブ・オア回路と
   で構成されていることを特徴とする特許請求の範
   囲第１項記載の信号入力装置。 ３ ラツチ回路は、デイジタル式デバウンズ回路
   で構成されていることを特徴とする特許請求の範
   囲第１項または第２項記載の信号入力装置。