KR940003611B1 - 클럭 및 제어 신호 발생 회로 - Google Patents

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Abstract

내용 없음.

Description

클럭 및 제어 신호 발생 회로
제1a도 및 제1b도는 본 발명의 한 형태를 나타내는 회로 다이어그램.
제2도는 제1a도 및 제1b도에 도시된 회로에 이용될 수 있는 지연회로의 회로 다이어그램.
제3도는 제1a도 및 제1b도에 도시된 회로의 작동을 나타내는 타이밍 다이어그램이다.
* 도면의 주요부분에 대한 부호의 설명
12,14 : 성형회로 16 : 클럭 발생회로
18 : 모드 식별회로 20 : 중복 식별회로
22,32 : D형 플립플롭 24,34 : 궤환루프
26,36 : 지연회로 30,40 : AND 게이트
42,82,84 : OR 게이트 46,48,62,74,76 : SR 랫치
54,60,68 : NAND 게이트
본 발명은 펄스 제어회로에 관한 것으로, 특히 비동기 펄스신호를 이러한 비동기 펄스신호에 해당하는 계수로 나눌 수 있도록 처리가능한 신호들로 변환시키는 회로에 관한 것이다.
마이크로프로세서와 입/출력(I/O) 장치들은 그 동작 주파수에 관련하여 다른 동작 능력을 갖는다. 예를 들어, 마이크로프로세서는 I/O 장치가 데이타를 송수신하는 속도보다 훨씬 빠른 속도로 데이타를 I/O 장치로 전달하거나 전달받을 수도 있다. 마이크로프로세서의 속도를 떨어뜨리지 않기 위해서, 마이크로프로세서와 I/O 장치간에서 RAM 들을 버퍼 또는 인터페이스 데이타 저장 요소로서 사용했었다. 이와 같은 방식으로, RAM과 마이크로프로세서간과, RAM과 I/O 장치간에서 각기 다른 속도로 데이타를 전달할 수 있었다.
인터페이스로서 사용된 종래의 RAM으로는 데이타 바이트가 FIFO에 판독되는 순서와 똑같은 순서로 판독되는 선입 선출(FIFO) 버퍼를 들 수 있다. 이 이중 포트식 FIFO RAM은 버퍼에서 데이타를 판독하고 버퍼에 데이타를 기록하는 동작을 동시에 실시할 수 있다. 그러므로, 고속의 마이크로프로세서는 그 동작 주파수에서 데이타를 FIFO로 전달할 수 있고, 비교적 지속인 I/O 장치도 그 동작 주파수에서 데이타를 판독할 수 있다. FIFO에서 판독되거나 FIFO에 기록될 후속 데이타 바이트에 대한 위치를 추적하기 위해서, 판독 및 기록 어드레스 포인터들이 사용된다. 이 기록 및 판독 포인터들은 FIFO가 액세스될 때마다 증분되어, FIFO의 데이타 바이트 번호에 대한 바이트 계수가 데이타의 증감량만큼 각각 증감된다. 마이크로프로세서/또는 I/O 장치는 FIFO를 판독해야 할때와 FIFO로 전달해야 할 데이타가 없을 때를 지시하기 위해 상기 바이트 계수를 사용한다. 예를 들어, 고속 마이크로프로세서는 FIFO로부터 데이타를 판독하기전에 FIFO가 반정도 채워질때까지 대기한다. 그러나, 비어있는 FIFO에 데이타를 판독할 수 없음을 물론이고 만원상태의 FIFO에 데이타를 기록할 수 없음은 말할 나위도 없다.
FIFO의 판독 및 기록 어드레스 포인터들은 판독 또는 기록 기능을 요청하는 장치에 의해 제어되며, 서로 독립적으로 동작할 수 있다. 이러한 독립적인 동작은 FIFO의 판독 및 기록동작을 동시에 실시할 수 있어 시스템 동작을 전반적으로 향상시키므로 바람직하다. 그러나, 독립적이고 비동기식인 동작방식은 FIFO 바이트 계수를 계속 추적함에 있어 어려움이 있다. 예를 들어, 비동기식으로 발생하는 판독 및 기록 펄스들은 서로 다른 주파수에서 동작할 수도 있고, 이들은 중복될 수도 있고, 펄스폭이 다를 수도 있다. 또한 비동기식으로 발생되는 펄스들은 준안정성에 문제가 있으므로, 펄스의 셋업 및 홀드 시간들은 정확하지 않다.
본 발명의 제1목적은 비동기 펄스들을 이러한 비동기 펄스에 해당하는 계수로 나눌 수 있도록 처리가능한 신호들로 변환시키는 회로를 제공하는 것이다.
본 발명의 제2목적은 FIFO 버퍼의 비동기식 판독 및 기록 신호들을, 버퍼의 바이트 계수를 제공하도록 조합가능한 신호들로 변환시키는 회로를 제공하는 것이다.
본 발명의 제3목적은 비동기의 두 2진 신호로부터 클록 및 제어 신호들을 발생시키는 회로를 제공하는 것이다.
본 발명의 제4목적은 준안정적인 신호없이 두 비동기 신호들을 클럭하는 회로를 제공하는 것이다.
본 발명은 제1 및 제2비동기 2진 신호로부터 클럭 및 제어신호들을 발생시키는 회로에 관한 것이다. 이 회로는 제1 및 제2비동기 2진 신호들에 응답해서 제1 및 제2펄스신호들을 발생시키는 제1수단, 상기 제1 및 제2펄스신호에 응답해서 클럭 펄스신호를 발생시키는 제2수단 및, 상기 클럭 신호에 응답하는 신호가 두 2진 신호중 어느 것인지를 나타내기 위해 식별 제어신호를 발생시키는 제3수단을 구비한다.
또다른 일실시예에서, 상기 회로는 상기 제1 및 제2펄스신호들에 응답해서 상기 제1 및 제2펄스신호의 중복상태를 지시하는 중복 제어신호를 발생시키는 제4수단을 아울러 구비한다.
제1a도와 제1b도는 비동기 2진 신호들(WRITE와 READ)로부터 클럭신호(CLK)와 제어신호들(MODE와 OVER/)을 발생시키는 회로(10)를 도시하고 있다. 회로(10)는 성형회로(12, 14)를 포함한다. 성형회로(12)는 신호 WRITE에 응답하는 기록 펄스(WR)신호를 생성하며, 성형회로(14)는 신호 READ에 응답하는 판독 펄스(RD)신호를 생성한다. 회로(10)는 클럭 발생회로(16), 모드 식별회로(18) 및 중복 식별회로(20)를 포함한다. 회로(16)는 그 출력(17)을 통해 WR 또는 RD 신호에 응답하는 클럭(CLK) 펄스신호를 출력시킨다. 회로(18)는 WR 또는 RD 신호들중 어느 것이 클럭(CLK)신호에 반응하는지를 나타내는 식별(모드) 제어신호를 발생한다. 회로(20)는 WR과 RD 신호들에 응답하여, WR과 RD 신호들의 중복상태를 지시하는 중복(OVER/) 제어신호를 발생한다.
성형회로(12)는 D형 플립플롭(22)과 궤환루프(24)로 구성되며, 상기 궤환루프(24)는 지연회로(26)와 2입력 AND 게이트(30)의 형태를 취한 동시 게이트를 포함한다. 플립플롭(22)은 데이타(D), 클럭(CK), 리세트(R/) 입력, Q 출력 및 반전(Q/) 출력을 갖는다. 입력(D)은 기준 전위단자(VDD)에 접속되어 있고, 입력(CK)은 신호 WRITE를 수신한다. 출력(Q)은 신호 WR를 발생하며, 출력(Q/)은 반전된 WR 신호를 발생한다. 궤환루프(24)는 출력(Q/)과 플립플롭(22)의 입력(R/) 사이에 접속되며, 지연회로(26)와 AND 게이트(30)는 그 사이에 직렬로 접속된다. 지연회로(26)의 입력은 플립-플롭(22)의 출력(Q/)에 접속되고 지연회로(26)의 출력은 AND 게이트(30)의 한 입력에 접속되고, AND 게이트(30)의 나머지 한 입력은 외부에서 발생된 리세트 신호 RESET/를 수신한다. AND 게이트(30)의 출력은 플립플롭(22)의 입력(R/)에 접속된다.
이와 마찬가지로, 성형회로(14)는 D형 플립플롭(32)과 궤환루프(34)로 구성되며, 이 궤환루프(34)는 지연회로(36)와 2입력 AND 게이트(40)의 형태로 된 동시 게이트를 포함한다. 플립플롭(32)는 데이타(D) 입력, 클럭(CK) 입력, 리세트(R/) 입력과, 출력(Q)과 반전 출력(Q/)을 갖고 있다. 입력(D)은 기준 전위단자(VDD)에 접속되고, 입력(CK)은 READ 신호를 수신한다. 출력(Q)은 신호 RD를 출력하고 출력(Q/)은 반전된 신호 RD를 출력한다. 궤환루프(34)는 출력(Q/)과 플립플롭(32)의 입력(R/) 사이에서 접속되며, 지연회로(36)와 AND 게이트(40)는 그 사이에 직렬로 접속된다. 지연회로(36)의 입력은 플립플롭(32)의 출력(Q/)에 접속되며, 지연회로(36)의 출력은 AND 게이트(40)의 한 입력에 접속되며, AND 게이트(40)의 다른 입력은 외부에서 생성된 리세트 신호 RESET/를 수신한다. 상기 AND 게이트(40)의 출력은 플립플롭(32)의 입력(R/)에 접속된다.
클럭 발생회로(16)는 2입력 OR 게이트(42), 펄스 성형회로(44), SR 랫치(46), 클럭식 SR 랫치(48) 및 리세트 회로(50)를 포함한다. 랫치(46)는 세트(S/) 입력, 리세트(R/) 입력, 출력(Q) 및 반전 출력(Q/)을 갖고 있다.
클럭식 SR 랫치(48)는 데이타(D) 입력, 클럭(CK) 입력, 세트(S/) 입력, 리세트(R/) 입력과 출력(D)을 갖고 있으며, 상기 입력들(D와 S/)은 공동 기준 전위 단자(VDD)에 접속되어 있다. OR 게이트(42)의 입력들은 플립플롭들(22, 32)의 출력들(Q)에 각기 접속되어, 신호 WR과 신호 RD를 수신한다. 펄스 성형회로(44), 랫치(46) 및 랫치(48)는 OR 게이트(42)의 출력과 회로(16)의 출력(17) 사이에 접속된다. 펄스 성형회로(44)는 3입력 NAND 게이트(51), 지연회로(52), 3입력 AND 게이트(53) 및 3입력 NAND 게이트(54)를 포함한다. NAND 게이트(51)의 3입력들은 OR 게이트(42)의 출력에 접속되고, 지연회로(52)의 입력은 NAND 게이트(51)의 출력에 접속되고, AND 게이트(53)의 2입력들은 지연회로(52)의 출력에 접속되고, AND 게이트(53)의 제3입력들은 NAND 게이트(51)의 출력에 접속되고, NAND 게이트(54)의 입력들은 OR 게이트(42), NAND 게이트(51) 및 AND 게이트(53)의 출력들에 각기 접속된다. NAND 게이트(54)는 출력(Q)과 반전된(Q/) 출력을 둘다 제공한다. NAND 게이트(54)의 출력(Q)은 랫치(46)의 입력(S/)에 접속되고, NAND 게이트(54)의 출력(Q/)은 랫치(46)의 입력(R/)에 접속된다. 랫치(46)의 출력(Q)은 랫치(48)의 입력(CK)에 접속되어, 랫치(48)에 신호 QOUT를 제공한다. 랫치(48)의 출력(Q)은 CLK를 발생한다.
리세트 회로(50)는 2입력 NAND 게이트(56)와 2입력 AND 게이트(58)를 포함한다. NAND 게이트(56)의 한 입력은 랫치(46)의 출력(Q/)에 접속되고, NAND 게이트(56)의 다른 입력은 신호 CLK를 수신하기 위해 랫치(48)의 Q출력(17)에 접속된다. NAND 게이트(58)의 한 입력은 외부에서 발생된 리세트 신호 RESET/를 수신하고, AND 게이트(58)의 다른 입력은 NAND 게이트(56)의 출력에 접속된다. AND 게이트(58)의 출력은 랫치(48)의 입력(R/)에 접속되어 랫치(48)에 신호 RST_CLOCK을 제공한다.
모드 식별회로(18)는 2입력 NAND 게이트(60)와 SR 랫치(62)를 포함한다. SR 랫치(62)는 세트(S/) 입력, 리세트(R/) 입력, 데이타(D) 입력, 클럭(CK) 입력과, 반전출력(Q/)을 갖고 있다. 상기 랫치(62)의 입력들(D, CK)은 공동기준 전위 단자(VDD)에 접속된다. NAND 게이트(60)는 입력들(64, 66)을 갖고 있다. NAND 게이트(60)의 입력(64)은 성형회로(12)내의 지연회로(26)의 출력에 접속된다. NAND 게이트(60)의 입력(66)은 랫치(48)의 출력(17)에 접속되어 신호 CLK를 수신한다. NAND 게이트(60)의 출력은 랫치(62)의 입력(R/)에 접속되어, 신호 RET/MODE 신호를 제공한다. NAND 게이트 입력(64)은 랫치(62)의 입력(S/)에도 접속되어 신호 SET_MODE를 제공한다. 이 MODE 신호는 랫치(62)의 반전 출력(Q/)에 의해 제공한다.
중복 식별회로(20)는 NAND 게이트(68), 펄스 성형회로(73), NAND 게이트(78) 및 클럭식 SR 랫치들(74, 76)을 포함한다. NAND 게이트(68)의 한 입력은 랫치(22)의 출력(Q)에 접속되어, 신호 WR을 수신한다. NAND 게이트(68)의 다른 입력은 랫치(32)의 출력(Q)에 접속되어, 신호 RD를 수신한다. 펄스 성형회로(73)는 3입력 AND 게이트(69, 71 및 72)와 지연회로(70)를 포함한다. AND 게이트(69)의 3입력은 NAND 게이트(68)의 출력에 접속되고, 지연회로(70)의 입력은 AND 게이트(69)의 출력에 접속되고, AND 게이트(71)의 2입력들은 지연회로(70)의 출력에 접속되고, AND 게이트(71)의 제3입력은 AND 게이트(69)의 출력에 접속되고, AND 게이트(72)의 입력들은 NAND 게이트(68)의 출력에 접속되고, AND 게이트(72)의 입력들은 NAND 게이트(68)의 출력과 AND 게이트(68, 71)의 출력에 각기 접속된다. 각 랫치들(74, 76)은 데이타(D) 입력, 클럭(CK) 입력, 세트(S/) 입력, 리세트(R/) 입력과 반전된 출력(Q/)을 갖고 있다. AND 게이트(72)의 출력을 랫치들(74, 76)의 입력들(S/)에 접속된다. 랫치들(74, 76)의 입력들(D)은 기준 전위 단자(VDD)에 접속되고, 입력들(R/)은 NAND 게이트(54)의 출력(Q)에 접속된다. 랫치(74)의 입력(CK)은 플립플롭(32)의 출력(Q)에 접속되어, 신호 RD를 수신한다. 랫치(76)의 입력(CK)은 플립플롭(22)의 출력(Q)에 접속되어 WR를 수신한다. 랫치들(74, 76)은 출력들(Q/)은 AND 게이트(78)의 각 입력들에 접속되어, AND 게이트(78)에 신호 QB_RD와 신호 QB_WR를 각기 제공한다. AND 게이트(78)의 출력은 신호 OVER/를 발생한다.
제2도는 제1b도에 도시된 지연회로(52 또는 70)용으로 사용될 수도 있는 지연회로(80)를 나타낸 도면이다. 회로(80)는 직렬로 접속된 OR 게이트(82, 84)를 포함한다. OR 게이트(82)의 입력들은 접속되어 입력 신호를 수신한다. OR 게이트(84)의 입력들은 OR 게이트(82)의 출력에 접속된다. 지연된 신호는 OR 게이트(82)의 출력에 접속된다. 지연된 신호는 OR 게이트(84)의 출력에 의해 제공된다. 각 OR 게이트는 그 입력에 나타난 신호를 전송함에 있어 지연을 야기시킨다. 지연시간을 늘리기 위해 또 다른 OR 게이트들을 종속결합시킬 수도 있다. 예를 들어, 제1a도에 도시된 지연회로(26, 36)는 후에 설명하겠지만 연장된 지연시간을 요구할 수도 있다.
회로(10)의 동작은 제3도에 도시된 타이밍도를 참조하면 가장 잘 이해할 수 있을 것이다. 제3도에 도시된 신호들은 제1도에도 도시되어 있으며, 제1도는 다음 설명에서 자주 참조될 것이다. 우선, 신호 WRITE만이 회로(10)에 의해 수신된 경우를 고려해 보자. 신호 WRITE의 상승구간(86)은 신호 WR를 상승구간(88)에서 하이상태로 변화시킨다. 랫치(22)의 출력(Q/)은 출력(Q)의 WR 신호가 하이상태로 될때 로우상태가 된다. 이 로우상태의 Q/ 출력은 지연회로(26)와 AND 게이트(30)에 의해 전파 지연이 유도된 후 랫치(22)를 리세트한다. 이 전파 지연은 WR 펄스의 주기를 결정하므로 랫치(22)가 리세트되면 하강구간(90)에서 신호 WR은 로우상태가 된다. 신호 WR이 하이상태인 동안 OR 게이트(42)의 출력을 하이상태이다. 그러나, 신호 WR이 로우상태가 될때, OR 게이트(42)의 출력(Q)도 로우상태가 되고, NAND 게이트(54)의 출력(Q)(신호 MODE_B로 도시된 출력)은 하강구간(92)에서 로우상태가 된다. 이는 랫치(46)를 세트시키고, 출력(Q)(신호 QOUT로 도시된 출력)은 상승구간(94)에서 하이상태로 된다. 신호 QOUT는 플립플롭(48)에 의해 입력(CK)을 통해 수신되고, 그 출력신호 CLK는 상승구간(96)에서 하이상태로 된다. 신호 CLK는 회로(10)가 후속 신호 WRITE를 수신한후, 잠깐 하이상태를 유지한다. 이 후속 WRITE 신호의 상승구간(98)에서 신호 WR은 도시된 바와 같이 상승구간(100)에 의해 하이상태로 된다. OR 게이트(42)의 출력은 하이상태로 되지만, 신호 NODE_B만은 펄스 성형회로(44)에 의해 유도된 지연시간 경과후 하이상태로 된다(상승구간 102에서). 신호 NODE_B가 하이상태가 되었을때, NAND 게이트(54)의 출력(Q/)은 로우상태가 되어, 하강구간(104)에 신호 QOUT를 로우상태로 만들므로써 랫치(46)를 리세트한다. 랫치(46)의 출력(/Q)에 존재하는 신호(신호 QOUT의 반전신호)는 하이상태가 되고, 하강구간(105)에서 로우상태의 RST-CLK 신호를 발생하는 리세트 회로(50)에 의해 수신된다. 이는 신호 CLK를 하강구간(106)에 로우상태로 구동시킨다.
이와 유사한 방식으로, 회로(10)는 READ 펄스만을 수신하여 CLK 펄스를 발생한다. 성형회로(14)는 READ 펄스에 응답해서 RD 펄스를 발생한다. RD 펄스의 하강구간은 WR 펄스의 하강구간에서 처럼 CLK 신호의 상승구간을 자극시킨다. 신호 CLK는 후속의 READ 또는 WRITE 신호가 수신되었을때 하강한다.
신호 MODE는 WRITE 또는 READ 신호가 신호 CLK에 응답하는지의 여부를 나타낸다. 이미 전술한 바와 같이, 회로(10)는 데이타가 FIFO에서 판독되거나 또는 FIFO 기록될 때 FIFO에서 데이타 바이트의 번호를 계수하기 위해 신호를 상향/하향 계수기(도시되지 않았음)에 보내는데 사용되었다. 이러한 용도로 사용된 경우, 신호 CLK는 신호 MODE 값에 따라 계수기를 증분시키거나 감소시킨다. 예를 들어, 신호 MODE가 로우상태이면, 신호 CLK는 하이상태일때 이는 신호 WRITE가 신호 CLK를 야기시키고 계수기가 증분된다는 것을 의미한다. 신호 MODE는 신호 READ가 존재하는 동안 하이상태로 되고, 계수기는 신호 CLK가 수신되었을때 감소된다.
제3도와 제1a도 및 제1b도를 다시 참조하여 설명한다. 신호 MODE는 회로(10)가 신호 RESET/를 수신하고 난 후에 비한정된다. 신호 WR의 상승구간(88)은 지연회로(26)에 의해 도입된 후에 하강구간(108)에서 신호 SET-MODE를 로우상태로 구동시킨다. 신호 SET-MODE의 하강구간(108)은 랫치(62)의 MODE 신호(Q/출력)를 하강구간(110)에서 로우상태로 구동시킨다. 신호 MODE는 CLK 신호의 상승구간(96)뒤까지는 로우상태로 유지된다. 따라서, CLK 신호가 하이상태로 될때 MODE 신호는 로우상태로 됨으로써, CLK 신호가 WRITE 신호에 의해 야기되었음을 지시한다. 그러나, CLK 신호의 상승구간(96)은 NAND 게이트(60)에 의해 수신되고, 그 NAND 게이트의 출력은 하강구간(112)에서 로우상태로 되어 응답하는 RST-MODE 신호이다. 이것은 MODE 신호(랫치(62)의 Q/출력)를 상승구간(114)에서 하이상태로 리세트한다. MODE 신호는 일단 하이상태로 리세트되면, 다른 WRITE 신호에 의해 로우상태로 세트될 때까지 하이상태로 유지된다. 따라서, 만일 READ 신호가 회로(10)에 의해 수신되어 CLK 신호들을 발생시키면, 하이 MODE 신호는 CLK 신호가 READ 신호에 의해 야기되었음을 나타낸다.
회로(20)를 나타내는 중복 작용을 이하에 기술한다. 중복 신호 OVER/는 WRITE 신호와 READ 신호 모두가 수신되었음을 나타내는 액티브 로우 신호이다. WRITE 신호와 READ 신호에 따라 계수기를 증분시키고 감소시키기 보다는, OVER/ 신호는 CLK 신호를 수신하는 카운터를 디스에이블하여 동일한 결과를 얻는다. READ 신호 또는 WRITE 신호만이 회로(10)에 의해 수신되는한, 신호 OVER/는 인액티브 하이상태이다. 그러나, WR 신호와 RD 신호가 모두 하이상태이면(116과 118에 지시된 바와 같이), AND 게이트(72)에 의해 지연이 도입된 후에 NODE-A 신호는 하강구간(119)에서 로우상태로 되고 NODE-C 신호는 하강구간(120)에서 로우상태로 된다. RD 신호와 WR 신호는 모두 랫치들(74와 76)의 CK 입력에 의해 각각 수신된다. 만일 NODE-C 신호가 로우상태로 될때에도 RD 신호와 WR 신호가 하이상태로 있으면, 랫치들(74와 76)은 세트되고 QB-RD와 QB-WR은 하강구간(122와 124)에서 각각 로우상태로 된다. 그다음 OVER/ 신호는 하강구간(126)에서 로우상태로 되어 RD 신호와 WR 신호 사이의 중복을 나타낸다. RD 신호와 WR 신호가 로우상태로 될때 NODE-B 신호는 하강구간(128)에서 로우상태로 되어 랫치들(74, 76)을 리세트함으로써 신호 OVER/를 상승구간(130)에서 하이상태로 구동시킨다.
랫치들(74와 76)의 CK 입력 포트로 각각 입력되는 RD 신호와 QR 신호는 회로(20)를 나타내는 중복이, 약간 중복된 RD 펄스와 WR 펄스에 대한 OVER/ 신호를 발생하도록 보장한다. 예를 들어, WR 신호가 하이상태되는 대략 동일한 시간에 RD 신호가 로우상태로 되면 NAND 게이트(68)의 지연은 NODE-A 신호가 로우상태가 되지 못하도록 하는데, 그렇지 않으면, 중복신호 OVER/가 발생되는 것이 방지된다. 그러나, WR 신호는 랫치(76)의 CK 입력에 연결되어 있으므로, WR 신호가 하이상태로 될때, 랫치(76)는 클럭하고, QB-WR 신호는 로우상태로 되어 OVER/ 신호를 발생시킨다. 랫치들(76과 74)의 R/ 입력은 하이상태인 RD 펄스로 인해 하이상태로 됨으로써, 약간 중복하는 RD 신호와 WR 신호는 손실되지 않는다.

Claims (10)

  1. 제1 및 제2비동기 2진 신호로부터 클럭 및 제어신호들을 발생시키는 회로로서 ; 상기 제1 및 제2비동기 2진 신호들에 응답해서 제1 및 제2펄스신호들을 발생시키는 제1수단 ; 상기 제1 및 제2펄스신호에 응답해서 클럭 펄스신호를 발생시키는 제2수단 ; 및 상기 두 2진 신호들중 어느 신호가 먼저 상기 회로에 의해 수신되는 지를 나타내는 식별 제어신호를 발생시키는 제3수단 ; 을 포함하는, 상기 회로.
  2. 제1항에 있어서, 상기 제1 및 제2펄스신호들에 응답해서 그 제1 및 제2펄스신호들의 중복상태를 지시하는 중복 제어신호를 발생시키는 제4수단을 더 포함하는 회로.
  3. 제1항에 있어서, 상기 제1수단은, 입력상에 상기 제1비동기 2진신호를 수신하고 출력상에 상기 제1펄스신호를 제공하는 제1D-형 플립플롭과 ; 입력상에 상기 제2비동기 2진신호를 수신하고 출력상에 상기 제2펄스신호를 제공하는 제2D-형 플립플롭을 포함하는 회로.
  4. 제3항에 있어서, 상기 제1수단은, 상기 제1플립플롭의 리세트 입력과 반전된 출력 사이에 연결된 제1궤환루프와 ; 상기 제2플립플롭의 리세트 입력과 반전된 출력 사이에 연결된 제2궤환루프를 더 포함하는 회로.
  5. 제4항에 있어서, 각각의 상기 제1 및 제2궤환루프들이, 일치하는 게이트와 직렬로 연결된 지연회로를 포함하는 회로.
  6. 제5항에 있어서, 상기 일치하는 게이트들은, 외부에서 발생된 리세트 신호를 수신하는 입력과, 각각의 지연회로의 출력에 연결된 다른 입력을 각각 가지는 두개의 AND 게이트인 회로.
  7. 제6항에 있어서, 상기 외부에서 발생된 리세트 신호가 액티브 로우신호인 회로.
  8. 제1항에 있어서, 상기 제2수단은, 상기 제1 및 제2펄스신호들을 수신하는 두개의 입력 OR 게이트와 ; 상기 OR 게이트의 출력과, 상기 클럭신호를 제공하는 상기 제2수단의 출력 사이에 직렬로 연결된, 펄스 성형회로, SR 랫치, 및 클럭식 SR 랫치를 포함하는 회로.
  9. 제8항에 있어서, 상기 펄스 성형회로는, OR 게이트 출력으로부터 로우상태 진행신호를 직접 상기 SR형 랫치에 전달하기에 효과적이고, OR 게이트 출력으로부터의 하이상태 진행 신호를 상기 SR 랫치에 전달하는 것을 지연시키기에 효과적인 회로.
  10. 제9항에 있어서, 상기 펄스 성형회로는, 상기 OR 게이트의 출력에 연결된 입력들을 갖는 제1 AND 게이트 ; 상기 제1 AND 게이트의 출력에 연결된 입력과, 출력을 가지는 지연회로 ; 상기 제1 AND 게이트의 출력과 상기 지연회로의 출력에 연결된 제2 AND 게이트 ; 상기 OR 게이트 출력에 연결된 입력들과 상기 제1 및 제2 AND 게이트의 출력들을 각각 가지며, 상기 SR 랫치의 리세트 입력에 연결된 반전 출력을 갖는 제3 AND 게이트를 포함하는 회로.
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