JPH03122707A - 同期パルス用クロック発生回路 - Google Patents
同期パルス用クロック発生回路Info
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- JPH03122707A JPH03122707A JP2250430A JP25043090A JPH03122707A JP H03122707 A JPH03122707 A JP H03122707A JP 2250430 A JP2250430 A JP 2250430A JP 25043090 A JP25043090 A JP 25043090A JP H03122707 A JPH03122707 A JP H03122707A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- G—PHYSICS
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-
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
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- General Physics & Mathematics (AREA)
- Dram (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はパルス条件付回路に関し、特に非同期パルス
信号をそのカウントを行いうるよう処理することができ
る信号に変換する回路に関する。
信号をそのカウントを行いうるよう処理することができ
る信号に変換する回路に関する。
マイクロプロセッサ及び入力／出力（Ｉｌｏ）装置はそ
れらの動作周波数につき、屡々異なる動的特性を持つも
のである。例えば、マイクロプロセッサはＩ１０装置に
よるデータの送受信に比べ、Ｉ１０装置に対するデータ
の送受信がより速いレートで行うことができるであろう
。マイクロプロセッサを遅くしないようにするため、マ
イクロプロセッサとＩ１０装置との間にバッファ又はイ
ンタフェース・データ記憶要素としてＲＡＭを頻繁に使
用する。この方法では、データはＲＡＭとマイクロプロ
セッサ間ではあるレート又は速度で転送され、ＲＡＭと
Ｉ１０装置間では他のレートで転送することができる。
れらの動作周波数につき、屡々異なる動的特性を持つも
のである。例えば、マイクロプロセッサはＩ１０装置に
よるデータの送受信に比べ、Ｉ１０装置に対するデータ
の送受信がより速いレートで行うことができるであろう
。マイクロプロセッサを遅くしないようにするため、マ
イクロプロセッサとＩ１０装置との間にバッファ又はイ
ンタフェース・データ記憶要素としてＲＡＭを頻繁に使
用する。この方法では、データはＲＡＭとマイクロプロ
セッサ間ではあるレート又は速度で転送され、ＲＡＭと
Ｉ１０装置間では他のレートで転送することができる。
インタフェースとして使用される典型的なＲＡＭは先入
先出（ＦＩＦＯ）バッファであり、そこで、データ・バ
イトはＦＩＦＯに読出されるものと同じ速度で読出され
る。デュアル・ボートＦＩＦＯＲＡＭはバッファに対し
て同時にデータを読出し書込みすることができる。故に
、速いマイクロプロセッサはその動作周波数でデータを
転送することができ、比較的遅いＩ１０装置はその動作
周波数でデータを読出すことができる。ＦＩＦＯが読出
されそこに書込まれるべき次のデータ・バイトの位置を
追跡するために、続出及び書込ポインタが用いられる。
先出（ＦＩＦＯ）バッファであり、そこで、データ・バ
イトはＦＩＦＯに読出されるものと同じ速度で読出され
る。デュアル・ボートＦＩＦＯＲＡＭはバッファに対し
て同時にデータを読出し書込みすることができる。故に
、速いマイクロプロセッサはその動作周波数でデータを
転送することができ、比較的遅いＩ１０装置はその動作
周波数でデータを読出すことができる。ＦＩＦＯが読出
されそこに書込まれるべき次のデータ・バイトの位置を
追跡するために、続出及び書込ポインタが用いられる。
書込及び続出ポインタは各ＦＩＦＯのアクセスごとにカ
ウントアツプされ、ＦＩＦＯのデータ・バイト数のため
のバイト・カウントは夫々データ量が増加したとき、又
はデータ量が減少したときに増加し又は減少する。バイ
ト・カウントは、ＦＩＦＯが読出されるべき場合、及び
ＦＩＦＯに転送されるべきデータがそれ以上ない場合に
それを表示するようマイクロプロセッサ及び（又は）Ｉ
１０装置で用いられる。例えば、速いマイクロプロセッ
サはＦＩＦＯからデータを読出す前、ＦＩＦＯが半フル
（半分ロードされている）になるまで待つかもしれない
。しかし、空のＦＩＦＯからデータを読出すことができ
ないし、フル（全部ロードされている）ＦＩＦＯにデー
タを書込むことはできない。
ウントアツプされ、ＦＩＦＯのデータ・バイト数のため
のバイト・カウントは夫々データ量が増加したとき、又
はデータ量が減少したときに増加し又は減少する。バイ
ト・カウントは、ＦＩＦＯが読出されるべき場合、及び
ＦＩＦＯに転送されるべきデータがそれ以上ない場合に
それを表示するようマイクロプロセッサ及び（又は）Ｉ
１０装置で用いられる。例えば、速いマイクロプロセッ
サはＦＩＦＯからデータを読出す前、ＦＩＦＯが半フル
（半分ロードされている）になるまで待つかもしれない
。しかし、空のＦＩＦＯからデータを読出すことができ
ないし、フル（全部ロードされている）ＦＩＦＯにデー
タを書込むことはできない。
ＦＩＦＯに対する読出及び書込アドレス・ポインタは続
出又は書込作用を要求する装置によって制御されるので
互いに独立して動作することができる。この独立した動
作はＦＩＦＯの読出及び書込を同時に行い、システム全
体の動作を改善することができることを要求する。しか
し、実際の独立動作及び非同期動作はＦＩＦＯのバイト
・カウントの追跡を維持することが困難である。例えば
、同期的に発生した続出及び書込パルスは異なる周波数
で動作することができ、それらはオーバーラツプするこ
とができ、それらは異なるパルス幅を持つことができる
。非同期的に発生したパルスは、パルスのセラタップ時
間及び保持時間が予測し得ないため、不安定性の問題を
生じさせるであろう。
出又は書込作用を要求する装置によって制御されるので
互いに独立して動作することができる。この独立した動
作はＦＩＦＯの読出及び書込を同時に行い、システム全
体の動作を改善することができることを要求する。しか
し、実際の独立動作及び非同期動作はＦＩＦＯのバイト
・カウントの追跡を維持することが困難である。例えば
、同期的に発生した続出及び書込パルスは異なる周波数
で動作することができ、それらはオーバーラツプするこ
とができ、それらは異なるパルス幅を持つことができる
。非同期的に発生したパルスは、パルスのセラタップ時
間及び保持時間が予測し得ないため、不安定性の問題を
生じさせるであろう。
従って、この発明の目的は非同期パルスを、そのカウン
トを生せしめるために処理することができる信号に変換
する新規な回路を提供することである。
トを生せしめるために処理することができる信号に変換
する新規な回路を提供することである。
この発明の他の目的はＦＩＦＯバッファに対する非同期
続出及び書込信号を、バッファに対しバイト・カウント
を供給するために組合わせることができる信号に変換す
る回路を提供することである。
続出及び書込信号を、バッファに対しバイト・カウント
を供給するために組合わせることができる信号に変換す
る回路を提供することである。
この発明の他の目的は２つの非同期２値信号からクロッ
ク及び制御信号を発生する回路を提供することである。
ク及び制御信号を発生する回路を提供することである。
この発明の他の目的は安定して２つの非同期信号をクロ
ックする回路を提供することである。
ックする回路を提供することである。
この発明は第１及び第２の非同期２値信号からクロック
及び制御信号を発生する回路を提供することによって上
記の問題を解決した。すなわち、この発明によると、第
１及び第２の非同期２値信号からクロック信号及び制御
信号を発生する回路であって、前記第１及び第２の非同
期２値信号に応答して第１及び第２のパルス信号を発生
する第１の手段と、前記第１及び第２のパルス信号に応
答してり１．１ツク・パルス信号を発生する第２の手段
と、前記２つの２値信号のどちらがクロック信号のため
に応答可能であるかを示す識別制御信号を発生する第３
の手段とを含むクロック及び制御信号発生回路を提供す
る。
及び制御信号を発生する回路を提供することによって上
記の問題を解決した。すなわち、この発明によると、第
１及び第２の非同期２値信号からクロック信号及び制御
信号を発生する回路であって、前記第１及び第２の非同
期２値信号に応答して第１及び第２のパルス信号を発生
する第１の手段と、前記第１及び第２のパルス信号に応
答してり１．１ツク・パルス信号を発生する第２の手段
と、前記２つの２値信号のどちらがクロック信号のため
に応答可能であるかを示す識別制御信号を発生する第３
の手段とを含むクロック及び制御信号発生回路を提供す
る。
この回路の他の形態では、第１及び第２のパルス信号に
応答して該２つの信号がオーバーラツプしていることを
示すオーバーラツプ（重複）制御信号を発生する第４の
手段を含む。
応答して該２つの信号がオーバーラツプしていることを
示すオーバーラツプ（重複）制御信号を発生する第４の
手段を含む。
第１Ａ図及び第１Ｂ図は非同期２値信号（ライト、リー
ド）からクロック信号（ＣＬＫ）及び制御信号（ＭＯＤ
Ｅ、０ＶＥＲ／）を発生する回路１０を示す。回路ｌＯ
は成形回路１２．１４を含む。成形回路１２はライト信
号に応答して書込パルス（ＷＲ）信号を発生し、成形回
路１４はリード信号に応答して読出パルス（ＲＤ）信号
を発生する。回路ｌＯは、その他クロツク発生回路１６
とモード表示回路１８と重複表示回路２０とを含む。回
路１６はＷＲ又はＲＤ倍信号応答してその出力Ｉ７にク
ロック（ＣＬＫ）パルス信号を発生する。回路１８はＷ
Ｒ又はＲＤ倍信号どちらがクロック（ＣＬＫ）信号に応
答できるかを示す識別（ＭＯＤＥ）制御信号を発生する
。回路２０はＷＲ又はＲＤ倍信号応答して、ＷＲ倍信号
ＲＤ倍信号が重複することを示す重複（ＯＶＥＲ／）制
御信号を発生する。
ド）からクロック信号（ＣＬＫ）及び制御信号（ＭＯＤ
Ｅ、０ＶＥＲ／）を発生する回路１０を示す。回路ｌＯ
は成形回路１２．１４を含む。成形回路１２はライト信
号に応答して書込パルス（ＷＲ）信号を発生し、成形回
路１４はリード信号に応答して読出パルス（ＲＤ）信号
を発生する。回路ｌＯは、その他クロツク発生回路１６
とモード表示回路１８と重複表示回路２０とを含む。回
路１６はＷＲ又はＲＤ倍信号応答してその出力Ｉ７にク
ロック（ＣＬＫ）パルス信号を発生する。回路１８はＷ
Ｒ又はＲＤ倍信号どちらがクロック（ＣＬＫ）信号に応
答できるかを示す識別（ＭＯＤＥ）制御信号を発生する
。回路２０はＷＲ又はＲＤ倍信号応答して、ＷＲ倍信号
ＲＤ倍信号が重複することを示す重複（ＯＶＥＲ／）制
御信号を発生する。
成形回路１２はＤ型フリップ・フロップ２２と、遅延回
路２６及び２人力アンド・ゲート３０の形の一致ゲート
を有するフィードバック・ループ２４とを含む。フリッ
プ・フロップ２２はデータ（Ｄ）とクロック（ＣＫ）と
リセット（Ｒ／）の各入力と、Ｑ及び反転（Ｑ／）出力
とを有する。Ｄ入力は基準電位端子ＶＤＤに接続され、
ＣＫ大入力書込（ライト）信号を受信する。その信号は
Ｑ出力に供給され、反転信号はＱ／比出力供給される。
路２６及び２人力アンド・ゲート３０の形の一致ゲート
を有するフィードバック・ループ２４とを含む。フリッ
プ・フロップ２２はデータ（Ｄ）とクロック（ＣＫ）と
リセット（Ｒ／）の各入力と、Ｑ及び反転（Ｑ／）出力
とを有する。Ｄ入力は基準電位端子ＶＤＤに接続され、
ＣＫ大入力書込（ライト）信号を受信する。その信号は
Ｑ出力に供給され、反転信号はＱ／比出力供給される。
フィードバック・ループ２４はＱ／比出力フリップ・フ
ロップ２２のＲ／大入力の間に接続され、遅延回路２６
及びアンド・ゲート３０はそれら間に直列に接続される
。遅延回路２６の入力はフリップ・７０ツブ（ＦＦ、）
２２のＱ／比出力接続され、回路２６の出力は他のアン
ド・ゲートと共に外部からのリセット信号ＲＥＳＥＴ／
を他の入力に受信するアンド・ゲート３０の入力の一方
に接続される。アンド・ゲート３０の出力はＦＦ２２の
入力Ｒ／に接続される。
ロップ２２のＲ／大入力の間に接続され、遅延回路２６
及びアンド・ゲート３０はそれら間に直列に接続される
。遅延回路２６の入力はフリップ・７０ツブ（ＦＦ、）
２２のＱ／比出力接続され、回路２６の出力は他のアン
ド・ゲートと共に外部からのリセット信号ＲＥＳＥＴ／
を他の入力に受信するアンド・ゲート３０の入力の一方
に接続される。アンド・ゲート３０の出力はＦＦ２２の
入力Ｒ／に接続される。
同様に、成形回路１４はＤ型ＦＦ３２と、遅延回路３６
及び２人力アンド・ゲート４０の形の一致ゲートを有す
るフィードバック・ループ３４とを含む。ＦＦ３２はデ
ータ（Ｄ）、クロック（ＣＫ）及びリセット（Ｒ／）の
各入力と、Ｑ及びＱ／比出力を有する。Ｄ入力は基準電
位端子ＶＤＤに接続され、ＣＫ大入力リード信号を受信
する。信号ＲＤがＱ出力に供給され、反転ＲＤ倍信号Ｑ
／比出力供給される。フィードバック・ループ３４はＱ
／比出力ＦＦ３２のＲ／大入力の間に接続され、遅延回
路３６及びアンド・ゲート４０はその間に直列に接続そ
れる。遅延回路３６の入力はＦＦ３２のＱ／比出力接続
され、遅延回路３６の出力は、他のアンド・ゲートと共
にアンド・ゲート４０の入力の１つに外部からのリセッ
ト信号（ＲＥＳＥＴ／ ）を受信すると共に、その入力
の１つに接続される。
及び２人力アンド・ゲート４０の形の一致ゲートを有す
るフィードバック・ループ３４とを含む。ＦＦ３２はデ
ータ（Ｄ）、クロック（ＣＫ）及びリセット（Ｒ／）の
各入力と、Ｑ及びＱ／比出力を有する。Ｄ入力は基準電
位端子ＶＤＤに接続され、ＣＫ大入力リード信号を受信
する。信号ＲＤがＱ出力に供給され、反転ＲＤ倍信号Ｑ
／比出力供給される。フィードバック・ループ３４はＱ
／比出力ＦＦ３２のＲ／大入力の間に接続され、遅延回
路３６及びアンド・ゲート４０はその間に直列に接続そ
れる。遅延回路３６の入力はＦＦ３２のＱ／比出力接続
され、遅延回路３６の出力は、他のアンド・ゲートと共
にアンド・ゲート４０の入力の１つに外部からのリセッ
ト信号（ＲＥＳＥＴ／ ）を受信すると共に、その入力
の１つに接続される。
アンド・ゲート４０の出力はＦＦ３２のＲ／大入力接続
される。
される。
クロック発生回路１６は２人力オア・ゲート４２と、パ
ルス成形回路４４と、ＳＲラッチ４６と、クロック作動
ＳＲラッチ４８と、リセット回路５０とを含む。ラッチ
４６はセット（Ｓ／）及びリセット（Ｒ／）入力と、Ｑ
出力及び反転（Ｑ／）出力とを有する。クロック作動Ｓ
Ｒラッチ４８はデータ（Ｄ）と、クロック（ＣＫ）と、
セット（Ｓ／）と、リセット（Ｒ／）の各入力と、Ｑ出
力とを有し、Ｄ及びＳ／入力は共通の基準電位端子Ｖ、
ＤＤに接続される。オア・ゲート４２の入力は夫々ＦＦ
２２及び３２のＱ出力に接続されて、ＷＲ及びＦＤ信号
を受信する。パルス成形回路４４と、ラッチ４６と、ラ
ッチ４８とはオア・ゲート４６の出力と回路１６の出力
１７との間に直列に接続される。パルス成形回路４４は
３人力アンド・ゲート５１と、遅延回路５２と、３人力
アンド・ゲート５３と、３人カアンドφゲート５４とを
含む。
ルス成形回路４４と、ＳＲラッチ４６と、クロック作動
ＳＲラッチ４８と、リセット回路５０とを含む。ラッチ
４６はセット（Ｓ／）及びリセット（Ｒ／）入力と、Ｑ
出力及び反転（Ｑ／）出力とを有する。クロック作動Ｓ
Ｒラッチ４８はデータ（Ｄ）と、クロック（ＣＫ）と、
セット（Ｓ／）と、リセット（Ｒ／）の各入力と、Ｑ出
力とを有し、Ｄ及びＳ／入力は共通の基準電位端子Ｖ、
ＤＤに接続される。オア・ゲート４２の入力は夫々ＦＦ
２２及び３２のＱ出力に接続されて、ＷＲ及びＦＤ信号
を受信する。パルス成形回路４４と、ラッチ４６と、ラ
ッチ４８とはオア・ゲート４６の出力と回路１６の出力
１７との間に直列に接続される。パルス成形回路４４は
３人力アンド・ゲート５１と、遅延回路５２と、３人力
アンド・ゲート５３と、３人カアンドφゲート５４とを
含む。
アンド・ゲート５１の３人力はオア・ゲート４２の出力
に、遅延回路５２の入力はアンド・ゲート５！の出力に
、アンド会ゲート５３の２人力は遅延回路５２の出力に
、アンド・ゲート５３の第３の入力はアンド−ゲート５
１の出力に、アンド会ゲート５４の入力は夫々オア・ゲ
ート４２及びアンド・ゲート５１．５３に夫々接続され
る。アンド・ゲート５４はＱ出力及び反転（Ｑ／）出力
を供給する。アンド・ゲート５４のＱ出力はラッチ４６
のＳ／入力に接続され、アンド・ゲート５４のＱ／比出
力ラッチ４６のＲ／大入力接続される。
に、遅延回路５２の入力はアンド・ゲート５！の出力に
、アンド会ゲート５３の２人力は遅延回路５２の出力に
、アンド・ゲート５３の第３の入力はアンド−ゲート５
１の出力に、アンド会ゲート５４の入力は夫々オア・ゲ
ート４２及びアンド・ゲート５１．５３に夫々接続され
る。アンド・ゲート５４はＱ出力及び反転（Ｑ／）出力
を供給する。アンド・ゲート５４のＱ出力はラッチ４６
のＳ／入力に接続され、アンド・ゲート５４のＱ／比出
力ラッチ４６のＲ／大入力接続される。
ラッチ４６のＱ出力はラッチ４８のＣＫ大入力接続され
、Ｑ出力信号を供給する。ラッチ４８のＱ出力は信号Ｃ
ＬＫを供給する。
、Ｑ出力信号を供給する。ラッチ４８のＱ出力は信号Ｃ
ＬＫを供給する。
リセット回路５０は２人力ナンド・ゲート５６及び２人
力アンド・ゲート５８を含む。ナンド・ゲート５６の一
人力はラッチ４６のＱ／比出力接続され、その他の人力
はＣＫ倍信号受信するためラッチ４８のＱ出力１７に接
続される。アンド・ゲート５８の一人力は外部からのリ
セット信号ＲＥＳＥＴ／を受信し、アンド・ゲート５８
の他の入力はナンド・ゲート５６の出力に接続される。
力アンド・ゲート５８を含む。ナンド・ゲート５６の一
人力はラッチ４６のＱ／比出力接続され、その他の人力
はＣＫ倍信号受信するためラッチ４８のＱ出力１７に接
続される。アンド・ゲート５８の一人力は外部からのリ
セット信号ＲＥＳＥＴ／を受信し、アンド・ゲート５８
の他の入力はナンド・ゲート５６の出力に接続される。
アンド・ゲート５８の出力はラッチ４８のＲ／大入力接
続されてそこに信号Ｒ３Ｔ ＣＬを供給する。
続されてそこに信号Ｒ３Ｔ ＣＬを供給する。
モード表示回路１８は２入力ナンド・ゲート６０及びＳ
Ｒクラッチ２を含む。ＳＲクラッチ２はセット（Ｓ／）
、リセット（Ｒ／） 、クロック（ＣＫ）及びデータ（
Ｄ）の各入力と、反転（Ｑ／）出力とを有する。ラッチ
６２のＤ及びＣＫ大入力共通基卆電位端子ＶＤＤに接続
される。ナンド・ゲート６０は入力６４及び６６を有す
る。ナンド・ゲート６２の入力６４は成形回路１２の遅
延回路２６の出力に接続される。ナンド・ゲート６０の
入力６６はラッチ４８の出力１７に接続され、そこから
ＣＬＫ信号を受信する。ナンド・ゲート６０の出力はラ
ッチ６２のＲ／大入力接続され、そこにＲ８Ｔ ＭＯ
倍信号供給する。アンド・ゲート人力６４はラッチ６２
のセットＳ／入力にも接続され、そこにＳＥＴ ＭＯ
倍信号供給する。モード（ＭＯＤＥ）信号はラッチ６２
の反転出力Ｑ／によって供給される。
Ｒクラッチ２を含む。ＳＲクラッチ２はセット（Ｓ／）
、リセット（Ｒ／） 、クロック（ＣＫ）及びデータ（
Ｄ）の各入力と、反転（Ｑ／）出力とを有する。ラッチ
６２のＤ及びＣＫ大入力共通基卆電位端子ＶＤＤに接続
される。ナンド・ゲート６０は入力６４及び６６を有す
る。ナンド・ゲート６２の入力６４は成形回路１２の遅
延回路２６の出力に接続される。ナンド・ゲート６０の
入力６６はラッチ４８の出力１７に接続され、そこから
ＣＬＫ信号を受信する。ナンド・ゲート６０の出力はラ
ッチ６２のＲ／大入力接続され、そこにＲ８Ｔ ＭＯ
倍信号供給する。アンド・ゲート人力６４はラッチ６２
のセットＳ／入力にも接続され、そこにＳＥＴ ＭＯ
倍信号供給する。モード（ＭＯＤＥ）信号はラッチ６２
の反転出力Ｑ／によって供給される。
重複表示回路２０はナンド・ゲート６８と、パルス成形
回路７３と、アンド・ゲート７８と、クロック作動ＳＲ
ラッチ７４．７６とを含む。ナンド・ゲート６８の一人
力はラッチ２２のＱ出力に接続されてそこから信号ＷＲ
を受信する。ナンド・ゲート６８の他の入力はラッチ３
２のＱ出力に接続されてそこからＲＤ倍信号受信する。
回路７３と、アンド・ゲート７８と、クロック作動ＳＲ
ラッチ７４．７６とを含む。ナンド・ゲート６８の一人
力はラッチ２２のＱ出力に接続されてそこから信号ＷＲ
を受信する。ナンド・ゲート６８の他の入力はラッチ３
２のＱ出力に接続されてそこからＲＤ倍信号受信する。
パルス成形回路７３は３入力アンド・ゲート６９．７１
゜７２と遅延回路７０とを含む。アンド・ゲート６９の
３人力はナンド・ゲート６８の出力に、遅延回路７０の
入力はアンド・ゲート６９の出力に、アンド・ゲート７
１の２人力は遅延回路７０の出力に、アンド・ゲート７
１の第３人力はアンド・ゲート６９の出力に、アンド・
ゲート７２の入力はナンド・ゲート６８及びアンド・ゲ
ート６９．７１の出力に夫々接続される。各ラッチ７４
．７６はデータ（Ｄ）、クロック（ＣＫ） 、セット（
Ｓ／）及びリセット（Ｒ／）の各入力と、反転出力（Ｑ
／）とを有する。アンド・ゲート７２の出力はラッチ７
４．７６のＳ／入力に接続され、ラッチ７４゜７６のＤ
入力は基準電位端子ＶＤＤに接続され、Ｒ／大入力アン
ド・ゲート５４のＱ出力に接続され、ラッチ７４のＣＫ
大入力ＦＦ３２のＱ出力に接続されてそこからＲＤ倍信
号受信し、ラッチ７６のＣＫ大入力ＦＦ２２のＱ出力に
接続されてそこからＷＲ倍信号受信し、ラッチ７４．７
６のＱ／比出力アンド・ゲート７８の夫々の入力に接続
されてその出力から信号０ＶＥＲ／を発生する。
゜７２と遅延回路７０とを含む。アンド・ゲート６９の
３人力はナンド・ゲート６８の出力に、遅延回路７０の
入力はアンド・ゲート６９の出力に、アンド・ゲート７
１の２人力は遅延回路７０の出力に、アンド・ゲート７
１の第３人力はアンド・ゲート６９の出力に、アンド・
ゲート７２の入力はナンド・ゲート６８及びアンド・ゲ
ート６９．７１の出力に夫々接続される。各ラッチ７４
．７６はデータ（Ｄ）、クロック（ＣＫ） 、セット（
Ｓ／）及びリセット（Ｒ／）の各入力と、反転出力（Ｑ
／）とを有する。アンド・ゲート７２の出力はラッチ７
４．７６のＳ／入力に接続され、ラッチ７４゜７６のＤ
入力は基準電位端子ＶＤＤに接続され、Ｒ／大入力アン
ド・ゲート５４のＱ出力に接続され、ラッチ７４のＣＫ
大入力ＦＦ３２のＱ出力に接続されてそこからＲＤ倍信
号受信し、ラッチ７６のＣＫ大入力ＦＦ２２のＱ出力に
接続されてそこからＷＲ倍信号受信し、ラッチ７４．７
６のＱ／比出力アンド・ゲート７８の夫々の入力に接続
されてその出力から信号０ＶＥＲ／を発生する。
第２図は第１Ｂ図の遅延回路５２又は７０に使用するこ
とができる遅延回路８０を示す。回路８０は直列接続の
オア・ゲート８２．８４を含む。オア・ゲート８２の入
力は接続されて入力信号を受信する。オア・ゲート８４
の入力はオア・ゲート８２の出力に接続される。オア・
ゲート８４の出力によって遅延された信号が供給される
。各オア・ゲートはその入力に現われた信号を伝送によ
り遅延させる。更に多くのオア・ゲートをカスケード接
続して遅延時間を延ばすことができる。例えば、遅延回
路２６．３６（第１Ａ図）は以下に説明するように遅延
時間の増加を求めることができる。
とができる遅延回路８０を示す。回路８０は直列接続の
オア・ゲート８２．８４を含む。オア・ゲート８２の入
力は接続されて入力信号を受信する。オア・ゲート８４
の入力はオア・ゲート８２の出力に接続される。オア・
ゲート８４の出力によって遅延された信号が供給される
。各オア・ゲートはその入力に現われた信号を伝送によ
り遅延させる。更に多くのオア・ゲートをカスケード接
続して遅延時間を延ばすことができる。例えば、遅延回
路２６．３６（第１Ａ図）は以下に説明するように遅延
時間の増加を求めることができる。
回路ｌＯの動作は第３図のタイミング図で理解すること
ができる。第３図で示す信号は第１図にも使用され、以
下それを使用する。まず、ライト信号のみが回路１０に
受信されたものとする。ライト信号の立上り端８６が立
上り端８８でライト信号を“ハイ”にする。ラッチ２２
のＱ／比出力、Ｑ出力からのＷＲ倍信号“ハイ”となっ
たときに“ロー”になる。Ｑ／の“ロー”出力は遅延回
路２６及びアンド・ゲート３０によって導入された伝搬
遅延の後にラッチ２２をリセットする。伝搬遅延は、ラ
ッチ２２をリセットしたときに立下り端９０においてＷ
Ｒパルスを“ロー”にドライブするからＷＲパルスの期
間を規定する。パルスＷＲが“ハイ”の間、オア・ゲー
ト４２の出力は“ハイ”である。しかし、ＷＲが“ロー
”になったとき、オア・ゲート４２のＱ出力も“ロー”
となり、アンド・ゲート５４の出力（信号Ｎ０ＤＥ
Ｂで示す）は立下り端９２で“ロー”となる。これはラ
ッチ４６をセットし、Ｑ出力信号（ＱＯＵＴ信号で示す
）を立上り端９４で“ハイ”にする。ＦＦ４８のＣＫ大
入力信号ＱＯＵＴが受信され、立上り端９６でその出力
信号ＣＬＫを“ハイ”にする。
ができる。第３図で示す信号は第１図にも使用され、以
下それを使用する。まず、ライト信号のみが回路１０に
受信されたものとする。ライト信号の立上り端８６が立
上り端８８でライト信号を“ハイ”にする。ラッチ２２
のＱ／比出力、Ｑ出力からのＷＲ倍信号“ハイ”となっ
たときに“ロー”になる。Ｑ／の“ロー”出力は遅延回
路２６及びアンド・ゲート３０によって導入された伝搬
遅延の後にラッチ２２をリセットする。伝搬遅延は、ラ
ッチ２２をリセットしたときに立下り端９０においてＷ
Ｒパルスを“ロー”にドライブするからＷＲパルスの期
間を規定する。パルスＷＲが“ハイ”の間、オア・ゲー
ト４２の出力は“ハイ”である。しかし、ＷＲが“ロー
”になったとき、オア・ゲート４２のＱ出力も“ロー”
となり、アンド・ゲート５４の出力（信号Ｎ０ＤＥ
Ｂで示す）は立下り端９２で“ロー”となる。これはラ
ッチ４６をセットし、Ｑ出力信号（ＱＯＵＴ信号で示す
）を立上り端９４で“ハイ”にする。ＦＦ４８のＣＫ大
入力信号ＱＯＵＴが受信され、立上り端９６でその出力
信号ＣＬＫを“ハイ”にする。
ＣＬＫは、回路１０が次のライト信号受信の短時間後ま
で“ハイ”に維持される。この次のライト信号の立上り
端９８は立上り端１００に見られるようにＷＲ倍信号“
ハイ”にドライブする。オア・ゲート４２の出力は“ハ
イ”となるが、信号ＭＯＤＥ Ｂはパルス成形回路４
４によって導入される遅延の後においてのみ“ハイ″
（立上り端１０２で示す）となる。信号Ｎ０ＤＥ Ｂ
が“ハイ”となったときに、アンド・ゲート５４の。／
出力は“ロー”となり、立上り端１０４においてＱＯＵ
Ｔ信号を“ロー”にドライブすることによってラッチ４
６をリセットする。
で“ハイ”に維持される。この次のライト信号の立上り
端９８は立上り端１００に見られるようにＷＲ倍信号“
ハイ”にドライブする。オア・ゲート４２の出力は“ハ
イ”となるが、信号ＭＯＤＥ Ｂはパルス成形回路４
４によって導入される遅延の後においてのみ“ハイ″
（立上り端１０２で示す）となる。信号Ｎ０ＤＥ Ｂ
が“ハイ”となったときに、アンド・ゲート５４の。／
出力は“ロー”となり、立上り端１０４においてＱＯＵ
Ｔ信号を“ロー”にドライブすることによってラッチ４
６をリセットする。
ラッチ４６からのＱ／倍信号ＱＯＵＴの反転信号）は“
ハイ”になり、その立下り端１０５で“ロー”のＲ８Ｔ
ＣＬ倍信号発生するリセット回路５０に送信される
。これは立下り端１０６でＣＬＫを“ロー”にドライブ
する。
ハイ”になり、その立下り端１０５で“ロー”のＲ８Ｔ
ＣＬ倍信号発生するリセット回路５０に送信される
。これは立下り端１０６でＣＬＫを“ロー”にドライブ
する。
同様にして、回路１０がリード・パルスのみを受信する
と、ＣＬＫパルスを発生する。成形回路１４はリード・
パルスに応答してＲＤパルスを発生する。ＲＤパルスの
立下り端はＷＲパルスの立下り端と同様に、ＣＬＫ信号
の立上り端を励起する。次のリード又はライト信号の受
信に応答してＣＬＫ信号はおちる。
と、ＣＬＫパルスを発生する。成形回路１４はリード・
パルスに応答してＲＤパルスを発生する。ＲＤパルスの
立下り端はＷＲパルスの立下り端と同様に、ＣＬＫ信号
の立上り端を励起する。次のリード又はライト信号の受
信に応答してＣＬＫ信号はおちる。
モード信号（ＭＯＤＥ）はライト信号とリード信号のど
ちらがＣＬＫ信号を発生させているかを表示する。回路
ＩＯの応用の１つは、データがＦＩＦＯから読出される
か又は書込まれたときにＦＩＦＯのデータ・バイトの数
をカウントするアップ／ダウン・カウンタ（図に示して
いない）に対して信号を供給することである。そのよう
な応用では、信号ＣＬＫは信号ＭＯＤＥの値に従いカウ
ンタを増加又は減少する。例えば、モード信号（ＭＯＤ
Ｅ）か“ロー”であれば、ＣＬＫが“ハイ”のときはラ
イト信号が信号ＣＬＫを発生させ、カウンタをカウント
アツプするということを示す。
ちらがＣＬＫ信号を発生させているかを表示する。回路
ＩＯの応用の１つは、データがＦＩＦＯから読出される
か又は書込まれたときにＦＩＦＯのデータ・バイトの数
をカウントするアップ／ダウン・カウンタ（図に示して
いない）に対して信号を供給することである。そのよう
な応用では、信号ＣＬＫは信号ＭＯＤＥの値に従いカウ
ンタを増加又は減少する。例えば、モード信号（ＭＯＤ
Ｅ）か“ロー”であれば、ＣＬＫが“ハイ”のときはラ
イト信号が信号ＣＬＫを発生させ、カウンタをカウント
アツプするということを示す。
モード信号は、リード信号のときは“ハイ”であり、カ
ウンタは信号ＣＬＫの受信でカウントダウンする。
ウンタは信号ＣＬＫの受信でカウントダウンする。
次に、第３図及び第１Ａ、１８図について説明する。回
路１０が信号ＲＥＳＥＴ／を受信した後にモード信号を
不確定にする。ＷＲ倍信号立上り端８８は、遅延回路２
Ｇによる遅延の後立下り端１０８においてＳＥＴ Ｍ
Ｏ倍信号“ロー”にする。ＳＥＴ ＭＯ倍信号立下り
端１０８はその立下り端Ｉｌｏでラッチ６２の信号ＭＯ
ＤＥ （Ｑ／出力）を“ロー”にする。信号ＭＯＤＥは
信号ＣＬＫの立上り端９６の後まで“ロー”に維持され
る。故に、ＣＬＫ信号は“ハイ”となり、ＭＯＤＥは”
ロー”となって、ライト信号でＣＬＫ信号が発生したこ
とを示す。しかし、ＣＬＫ立下り端９６はナンド・ゲー
ト６ｏが受信して、立下り端１１２で“ロー”になる信
号Ｒ８Ｔ ＭＯを出力する。
路１０が信号ＲＥＳＥＴ／を受信した後にモード信号を
不確定にする。ＷＲ倍信号立上り端８８は、遅延回路２
Ｇによる遅延の後立下り端１０８においてＳＥＴ Ｍ
Ｏ倍信号“ロー”にする。ＳＥＴ ＭＯ倍信号立下り
端１０８はその立下り端Ｉｌｏでラッチ６２の信号ＭＯ
ＤＥ （Ｑ／出力）を“ロー”にする。信号ＭＯＤＥは
信号ＣＬＫの立上り端９６の後まで“ロー”に維持され
る。故に、ＣＬＫ信号は“ハイ”となり、ＭＯＤＥは”
ロー”となって、ライト信号でＣＬＫ信号が発生したこ
とを示す。しかし、ＣＬＫ立下り端９６はナンド・ゲー
ト６ｏが受信して、立下り端１１２で“ロー”になる信
号Ｒ８Ｔ ＭＯを出力する。
これはＭＯＤＥ信号（ラッチ６２の。／出力）を立上り
端１１４で“ハイ”にリセットする。ＭＯＤＥ信号が“
ハイ”にリセットされると、次のライト信号で“ロー”
にセットされるまで“ハイ”に維持される。従って、リ
ード信号が回路１０に受信された場合、ＣＬＫ信号を発
生して、 ハイ”のＭＯＤＥ信号は、リード信号により
ＣＬＫが発生したことを表示することになる。
端１１４で“ハイ”にリセットする。ＭＯＤＥ信号が“
ハイ”にリセットされると、次のライト信号で“ロー”
にセットされるまで“ハイ”に維持される。従って、リ
ード信号が回路１０に受信された場合、ＣＬＫ信号を発
生して、 ハイ”のＭＯＤＥ信号は、リード信号により
ＣＬＫが発生したことを表示することになる。
次に、重複表示回路２ｏの動作を説明する。重複信号０
ＶＥＲ／がアクティブロー”であると、ライト及びリー
ド両信号を受信したことを示す。
ＶＥＲ／がアクティブロー”であると、ライト及びリー
ド両信号を受信したことを示す。
この場合、ライト及びリード信号に応答してカウンタを
加算又は減算するのではなく、信号０ＶＥＲ／がカウン
タによるＣＬＫの受信をディセーブルして同じ結果を達
成する。回路ｌｏがリード又はライト信号のみを受信す
ると、０ＶＥＲ／は“インアクティブ・ハイ”となる。
加算又は減算するのではなく、信号０ＶＥＲ／がカウン
タによるＣＬＫの受信をディセーブルして同じ結果を達
成する。回路ｌｏがリード又はライト信号のみを受信す
ると、０ＶＥＲ／は“インアクティブ・ハイ”となる。
しかし、１１６゜１１８に示すように、両信号ＷＲ及び
ＲＤが“ハイ”であると、立下り端１１９でＮ０ＤＥ
Ａが“ロー”となり、アンド・ゲート７２による遅延
の後、立下り端＋２０でＮ０ＤＥ Ｃを“ローにする
。ＲＤ及びＷＲ倍信号夫々ラッチ７４゜７６のＣＫ大入
力送られる。Ｎ０ＤＥ Ｃが“ロー”のときに、両Ｒ
Ｄ、ＷＲ信号が“ロー”であると、ラッチ７４．７６は
セットされ、ＱＢ ＲＤ及びＱＢ ＷＲが立下り端
１２２，１２４で“ロー”になる。信号０ＶＥＲ／は立
下り端１２６で“ロー”となり、ＲＤ及びＷＲの重複を
示す。
ＲＤが“ハイ”であると、立下り端１１９でＮ０ＤＥ
Ａが“ロー”となり、アンド・ゲート７２による遅延
の後、立下り端＋２０でＮ０ＤＥ Ｃを“ローにする
。ＲＤ及びＷＲ倍信号夫々ラッチ７４゜７６のＣＫ大入
力送られる。Ｎ０ＤＥ Ｃが“ロー”のときに、両Ｒ
Ｄ、ＷＲ信号が“ロー”であると、ラッチ７４．７６は
セットされ、ＱＢ ＲＤ及びＱＢ ＷＲが立下り端
１２２，１２４で“ロー”になる。信号０ＶＥＲ／は立
下り端１２６で“ロー”となり、ＲＤ及びＷＲの重複を
示す。
両ＲＤ、ＷＲが“ロー”であると、Ｎ０ＤＥ Ｂは立
下り端１２ｇで“ロー”となり、ラッチ７４゜７６をリ
セットし、立上り端１３０で０ＶＥＲ／を“ハイ”にす
る。
下り端１２ｇで“ロー”となり、ラッチ７４゜７６をリ
セットし、立上り端１３０で０ＶＥＲ／を“ハイ”にす
る。
ＲＤ、ＷＲはラッチ７４．７６のＣＫ入入水ボート入り
、重複回路２０がＲＤ、ＷＲのわずかな重複を示す信号
０ＶＥＲ／を発生する。例えば、ＷＲ倍信号“ハイ”に
なるとほとんど同時にＲＤ倍信号“ロー”になると、ナ
ンド−ゲート６８の遅延がＮ０ＤＥ Ａを“ロー”に
することはできない。さもないと重複信号ＯＶ Ｅ Ｒ
／を発生することができないであろう。しかし、ＷＲは
ラッチ７６のＣＫ大入力接続されているから、ＷＲがハ
イ”になると、ラッチ７６はクロックし、ｇＢ ＷＲ
が“ロー となって信号０ＶＥＲ／を発生する。ラッチ
７４．７６の入力Ｒ／ ｔｔ“ノ翫イ”のＲＤパルスの
ため“ノ＼イ”であり、わず力１をこ重複したＲＤ及び
ＷＲ倍信号も失われること（まな４ｑ。
、重複回路２０がＲＤ、ＷＲのわずかな重複を示す信号
０ＶＥＲ／を発生する。例えば、ＷＲ倍信号“ハイ”に
なるとほとんど同時にＲＤ倍信号“ロー”になると、ナ
ンド−ゲート６８の遅延がＮ０ＤＥ Ａを“ロー”に
することはできない。さもないと重複信号ＯＶ Ｅ Ｒ
／を発生することができないであろう。しかし、ＷＲは
ラッチ７６のＣＫ大入力接続されているから、ＷＲがハ
イ”になると、ラッチ７６はクロックし、ｇＢ ＷＲ
が“ロー となって信号０ＶＥＲ／を発生する。ラッチ
７４．７６の入力Ｒ／ ｔｔ“ノ翫イ”のＲＤパルスの
ため“ノ＼イ”であり、わず力１をこ重複したＲＤ及び
ＷＲ倍信号も失われること（まな４ｑ。
第１Ａ図及び第１Ｂ図は、この発明の一形態の回路図、
第２図は、第１Ａ図及び第１Ｂ図（こ使用することがで
きる遅延回路の回路図、 第３図は、第１Ａ図及び第１Ｂ図の回路の動作を示すタ
イミング図である。 図中、１２．１４・・・成形回路、１６・・・クロ・ツ
ク発生回路、１８・・・モード表示回路、２０・・・重
複表示回路、２２．３２・・・Ｄ型フリ・ツブ・フロ・
ツブ、２６．３６・・・遅延回路、２４・・・フィート
ノ（・ツク・ループ、３０・・・アンド・ゲート。 量大 西山善章 ≦ＥＴ−ＭＯ
きる遅延回路の回路図、 第３図は、第１Ａ図及び第１Ｂ図の回路の動作を示すタ
イミング図である。 図中、１２．１４・・・成形回路、１６・・・クロ・ツ
ク発生回路、１８・・・モード表示回路、２０・・・重
複表示回路、２２．３２・・・Ｄ型フリ・ツブ・フロ・
ツブ、２６．３６・・・遅延回路、２４・・・フィート
ノ（・ツク・ループ、３０・・・アンド・ゲート。 量大 西山善章 ≦ＥＴ−ＭＯ
Claims (1)
- （１）第１及び第２の非同期２値信号からクロック信号
及び制御信号を発生する回路であって、前記第１及び第
２の非同期２値信号に応答 して第１及び第２のパルス信号を発生する第１の手段と
、 前記第１又は第２のパルス信号に応答して クロック・パルス信号を発生する第２の手段と、前記２
つの２値信号のどちらがクロック信号のために応答可能
であるかを示す識別制御信号を発生する第３の手段とを
含むクロック及び制御信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US412,030 | 1989-09-25 | ||
| US07/412,030 US4968906A (en) | 1989-09-25 | 1989-09-25 | Clock generating circuit for asynchronous pulses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03122707A true JPH03122707A (ja) | 1991-05-24 |
| JP2876071B2 JP2876071B2 (ja) | 1999-03-31 |
Family
ID=23631288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250430A Expired - Fee Related JP2876071B2 (ja) | 1989-09-25 | 1990-09-21 | 同期パルス用クロック発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4968906A (ja) |
| JP (1) | JP2876071B2 (ja) |
| KR (1) | KR940003611B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695535B2 (ja) * | 1991-04-18 | 1997-12-24 | 三菱電機株式会社 | タイマ入力制御回路及びカウンタ制御回路 |
| US5220208A (en) * | 1991-04-29 | 1993-06-15 | Texas Instruments Incorporated | Circuitry and method for controlling current in an electronic circuit |
| US5319678A (en) * | 1992-03-20 | 1994-06-07 | Digital Equipment Corporation | Clocking system for asynchronous operations |
| US5315184A (en) * | 1992-05-04 | 1994-05-24 | Zilog, Inc. | Self arbitrating auto resettable flag circuit |
| US5754080A (en) * | 1993-12-20 | 1998-05-19 | At&T Global Information Solutions Company | Single-edge triggered phase detector |
| US6189077B1 (en) * | 1994-12-15 | 2001-02-13 | Texas Instruments Incorporated | Two computer access circuit using address translation into common register file |
| US6998883B2 (en) * | 2004-02-25 | 2006-02-14 | Analog Devices, Inc. | Synchronization of signals |
| CN113131902B (zh) * | 2019-12-30 | 2023-04-11 | 杭州嘉楠耘智信息科技有限公司 | 时钟产生电路及应用其的锁存器和计算设备 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3310660A (en) * | 1963-04-23 | 1967-03-21 | Sperry Rand Corp | Asynchronous counting devices |
| US3327226A (en) * | 1964-11-16 | 1967-06-20 | Hewlett Packard Co | Anticoincidence circuit |
| US3560859A (en) * | 1968-06-19 | 1971-02-02 | Westinghouse Electric Corp | Synchronous anticoincidence gate |
| US3704361A (en) * | 1971-04-30 | 1972-11-28 | North Electric Co | Binary synchronous up/down counter |
| DE2547885C3 (de) * | 1975-10-25 | 1980-05-08 | Dr. Johannes Heidenhain Gmbh, 8225 Traunreut | Elektronischer Zähler |
| US4109209A (en) * | 1977-03-07 | 1978-08-22 | Rca Corporation | Pulse staggering circuit |
| US4075464A (en) * | 1977-05-02 | 1978-02-21 | Fairchild Camera And Instrument Corporation | Incrementer/decrementer circuit |
| US4423482A (en) * | 1981-06-01 | 1983-12-27 | Sperry Corporation | FIFO Register with independent clocking means |
| US4502014A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Coincident pulse cancelling circuit |
| US4694426A (en) * | 1985-12-20 | 1987-09-15 | Ncr Corporation | Asynchronous FIFO status circuit |
| DE3545646A1 (de) * | 1985-12-21 | 1987-07-23 | Philips Patentverwaltung | Synchroner vorwaerts-rueckwaerts-binaerzaehler |
| US4713832A (en) * | 1986-04-11 | 1987-12-15 | Ampex Corporation | Programmable divider up/down counter with anti-aliasing feature and asynchronous read/write |
| JP2718664B2 (ja) * | 1986-05-23 | 1998-02-25 | 株式会社日立製作所 | 位相同期検出回路 |
| US4894565A (en) * | 1988-08-11 | 1990-01-16 | American Microsystems, Inc. | Asynchronous digital arbiter |
-
1989
- 1989-09-25 US US07/412,030 patent/US4968906A/en not_active Expired - Lifetime
-
1990
- 1990-09-21 JP JP2250430A patent/JP2876071B2/ja not_active Expired - Fee Related
- 1990-09-24 KR KR1019900015137A patent/KR940003611B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4968906A (en) | 1990-11-06 |
| JP2876071B2 (ja) | 1999-03-31 |
| KR910007266A (ko) | 1991-04-30 |
| KR940003611B1 (ko) | 1994-04-25 |
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