JP2876071B2 - 同期パルス用クロック発生回路 - Google Patents
同期パルス用クロック発生回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、非同期２値信号を条件付けすることによ
りクロック信号を発生させるための回路であって、さら
に、このような非同期２値信号のカウントに供するため
の制御信号を発生させる回路に関する。
りクロック信号を発生させるための回路であって、さら
に、このような非同期２値信号のカウントに供するため
の制御信号を発生させる回路に関する。
マイクロプロセッサ及び入力／出力（I/O）装置はそ
れらの動作周波数につき、屡々異なる動的特性を持つも
のである。例えば、マイクロプロセッサは、I/O装置間
におけるデータの送受信レートよりもより速い速度でI/
O装置とデータを送信又は受信することが可能である。
マイクロプロセッサを遅くしないようにするため、マイ
クロプロセッサとI/O装置との間にバッファ又はインタ
フェース・データ記憶要素としてRAMを頻繁に使用す
る。この方法では、データはRAMとマイクロプロセッサ
間ではあるレート又は速度で転送され、RAMとI/O装置間
では他のレートで転送することができる。
れらの動作周波数につき、屡々異なる動的特性を持つも
のである。例えば、マイクロプロセッサは、I/O装置間
におけるデータの送受信レートよりもより速い速度でI/
O装置とデータを送信又は受信することが可能である。
マイクロプロセッサを遅くしないようにするため、マイ
クロプロセッサとI/O装置との間にバッファ又はインタ
フェース・データ記憶要素としてRAMを頻繁に使用す
る。この方法では、データはRAMとマイクロプロセッサ
間ではあるレート又は速度で転送され、RAMとI/O装置間
では他のレートで転送することができる。
インタフェースとして使用される典型的なRAMは先入
先出（FIFO）バッファであり、そこで、データ・バイト
はFIFOに読出されるものと同じ速度で読出される。デュ
アル・ポートFIFORAMはバッファに対して同時にデータ
を読出し書込みすることができる。故に、速いマイクロ
プロセッサはその動作周波数でテータを転送することが
でき、比較的遅いI/O装置はその動作周波数でデータを
読出すことができる。FIFOが読出されそこに書込まれる
べき次のデータ・バイトの位置を追跡するために、読出
及び書込ポインタが用いられる。書込及び読出ポインタ
は各FIFOのアクセスごとにカウントアッされ、FIFOのデ
ータ・バイト数のためのバイト・カウントは夫々データ
量が増加したとき、又はデータ量が減少したときに増加
し又は減少する。バイト・カウントは、FIFOが読出され
るべき場合、及びFIFOに転送されるべきデータがそれ以
上ない場合にそれを表示するようマイクロプロセッサ及
び（又は）I/O装置で用いられる。例えば、速いマイク
ロプロセッサはFIFOからデータを読出す前、FIFOが半フ
ル（半分ロードされている）になるまで待つかもしれな
い。しかし、空のFIFOからデータを読出すことができな
いし、フル（全部ロードされている）FIFOにデータを書
込むことはできない。
先出（FIFO）バッファであり、そこで、データ・バイト
はFIFOに読出されるものと同じ速度で読出される。デュ
アル・ポートFIFORAMはバッファに対して同時にデータ
を読出し書込みすることができる。故に、速いマイクロ
プロセッサはその動作周波数でテータを転送することが
でき、比較的遅いI/O装置はその動作周波数でデータを
読出すことができる。FIFOが読出されそこに書込まれる
べき次のデータ・バイトの位置を追跡するために、読出
及び書込ポインタが用いられる。書込及び読出ポインタ
は各FIFOのアクセスごとにカウントアッされ、FIFOのデ
ータ・バイト数のためのバイト・カウントは夫々データ
量が増加したとき、又はデータ量が減少したときに増加
し又は減少する。バイト・カウントは、FIFOが読出され
るべき場合、及びFIFOに転送されるべきデータがそれ以
上ない場合にそれを表示するようマイクロプロセッサ及
び（又は）I/O装置で用いられる。例えば、速いマイク
ロプロセッサはFIFOからデータを読出す前、FIFOが半フ
ル（半分ロードされている）になるまで待つかもしれな
い。しかし、空のFIFOからデータを読出すことができな
いし、フル（全部ロードされている）FIFOにデータを書
込むことはできない。
FIFOに対する読出及び書込アドレス・ポインタは読出
又は書込作用を要求する装置によって制御されるので互
いに独立して動作することができる。この独立した動作
はFIFOの読出及び書込を同時に行い、システム全体の動
作を改善することができることを要求する。しかし、実
際の独立動作及び非同期動作はFIFOのバイト・カウント
の追跡を維持することが困難である。例えば、同期的に
発生した読出及び書込パルスは異なる周波数で動作する
ことができ、それらはオーバーラップすることができ、
それらは異なるパルス幅を持つことができる。非同期的
に発生したパルスは、パルスのセッタップ時間及び保持
時間が予測し得ないため、不安定性の問題を生じさせる
であろう。
又は書込作用を要求する装置によって制御されるので互
いに独立して動作することができる。この独立した動作
はFIFOの読出及び書込を同時に行い、システム全体の動
作を改善することができることを要求する。しかし、実
際の独立動作及び非同期動作はFIFOのバイト・カウント
の追跡を維持することが困難である。例えば、同期的に
発生した読出及び書込パルスは異なる周波数で動作する
ことができ、それらはオーバーラップすることができ、
それらは異なるパルス幅を持つことができる。非同期的
に発生したパルスは、パルスのセッタップ時間及び保持
時間が予測し得ないため、不安定性の問題を生じさせる
であろう。
従って、この発明の目的は非同期パルスを、そのカウ
ントを生ぜしめるために処理することができる信号に変
換する新規な回路を提供することである。
ントを生ぜしめるために処理することができる信号に変
換する新規な回路を提供することである。
この発明の他の目的はFIFOバッファに対する非同期読
出及び書込信号を、バッファに対しバイト・カウントを
供給するために組合わせることができる信号に変換する
回路を提供することである。
出及び書込信号を、バッファに対しバイト・カウントを
供給するために組合わせることができる信号に変換する
回路を提供することである。
この発明の他の目的は２つの非同期２値信号からクロ
ック及び制御信号を発生する回路を提供することであ
る。
ック及び制御信号を発生する回路を提供することであ
る。
この発明の他の目的は安定して２つの非同期信号をク
ロックする回路を提供することである。
ロックする回路を提供することである。
この発明は第１及び第２の非同期２値信号からクロッ
ク及び制御信号を発生する回路を提供することによって
上記の問題を解決した。すなわち、この発明によると、
第１及び第２の非同期２値信号からクロック信号及び制
御信号を発生する回路であって、前記第１及び第２の非
同期２値信号に応答して第１及び第２のパルス信号を発
生する第１の手段と、前記第１及び第２のパルス信号に
応答してクロック・パルス信号を発生する第２の手段
と、前記２つの２値信号のどちらがクロック信号のため
に応答可能であるかを示す識別制御信号を発生する第３
の手段とを含むクロック及び制御信号発生回路を提供す
る。
ク及び制御信号を発生する回路を提供することによって
上記の問題を解決した。すなわち、この発明によると、
第１及び第２の非同期２値信号からクロック信号及び制
御信号を発生する回路であって、前記第１及び第２の非
同期２値信号に応答して第１及び第２のパルス信号を発
生する第１の手段と、前記第１及び第２のパルス信号に
応答してクロック・パルス信号を発生する第２の手段
と、前記２つの２値信号のどちらがクロック信号のため
に応答可能であるかを示す識別制御信号を発生する第３
の手段とを含むクロック及び制御信号発生回路を提供す
る。
この回路の他の形態では、第１及び第２のパルス信号
に応答して該２つの信号がオーバーラップしていること
を示すオーバーラップ（重複）制御信号を発生する第４
の手段を含む。
に応答して該２つの信号がオーバーラップしていること
を示すオーバーラップ（重複）制御信号を発生する第４
の手段を含む。
第1A図及び第1B図は非同期２値信号（ライト，リー
ド）からクロック信号（CLK）及び制御信号（MODE,OVER
/）を発生する回路10を示す。回路10は成形回路12,14を
含む。成形回路12はライト信号に応答して書込パルス
（WR）信号を発生し、成形回路14はリード信号に応答し
て読出パルス（RD）信号を発生する。回路10は、その他
クロック発生回路16とモード表示回路18と重複表示回路
20とを含む。回路16はWR又はRD信号に応答してその出力
17にクロック（CLK）パルス信号を発生する。回路18はW
R又はRD信号のどちらがクロック（CLK）信号に応答でき
るかを示す識別（MODE）制御信号を発生する。回路20は
WR又はRD信号に応答して、WR信号とRD信号とが重複する
ことを示す重複（OVER/）制御信号を発生する。
ド）からクロック信号（CLK）及び制御信号（MODE,OVER
/）を発生する回路10を示す。回路10は成形回路12,14を
含む。成形回路12はライト信号に応答して書込パルス
（WR）信号を発生し、成形回路14はリード信号に応答し
て読出パルス（RD）信号を発生する。回路10は、その他
クロック発生回路16とモード表示回路18と重複表示回路
20とを含む。回路16はWR又はRD信号に応答してその出力
17にクロック（CLK）パルス信号を発生する。回路18はW
R又はRD信号のどちらがクロック（CLK）信号に応答でき
るかを示す識別（MODE）制御信号を発生する。回路20は
WR又はRD信号に応答して、WR信号とRD信号とが重複する
ことを示す重複（OVER/）制御信号を発生する。
成形回路12はＤ型フリップ・フロップ22と、遅延回路
26及び２入力アンド・ゲート30の形の一致ゲートを有す
るフィードバック・ループ24とを含む。フリップ・フロ
ップ22はデータ（Ｄ）とクロック（CK）とリセット（R
/）の各入力と、Ｑ及び反転（Q/）出力とを有する。Ｄ
入力は基準電位端子VDDに接続され、CK入力は書込（ラ
イト）信号を受信する。その信号はＱ出力に供給され、
反転信号はQ/出力に供給される。フィードバック・ルー
プ24はQ/出力とフリップ・フロップ22のR/入力との間に
接続され、遅延回路26及びアンド・ゲート30はそれら間
に直列に接続される。遅延回路26の入力はフリップ・フ
ロップ（FF）22のQ/出力に接続され、回路26の出力は他
のアンド・ゲートと共に外部からのリセット信号RESET/
を他の入力に受信するアンド・ゲート30の入力の一方に
接続される。アンド・ゲート30の出力はFF22の入力R/に
接続される。
26及び２入力アンド・ゲート30の形の一致ゲートを有す
るフィードバック・ループ24とを含む。フリップ・フロ
ップ22はデータ（Ｄ）とクロック（CK）とリセット（R
/）の各入力と、Ｑ及び反転（Q/）出力とを有する。Ｄ
入力は基準電位端子VDDに接続され、CK入力は書込（ラ
イト）信号を受信する。その信号はＱ出力に供給され、
反転信号はQ/出力に供給される。フィードバック・ルー
プ24はQ/出力とフリップ・フロップ22のR/入力との間に
接続され、遅延回路26及びアンド・ゲート30はそれら間
に直列に接続される。遅延回路26の入力はフリップ・フ
ロップ（FF）22のQ/出力に接続され、回路26の出力は他
のアンド・ゲートと共に外部からのリセット信号RESET/
を他の入力に受信するアンド・ゲート30の入力の一方に
接続される。アンド・ゲート30の出力はFF22の入力R/に
接続される。
同様に、成形回路14はＤ型FF32と、遅延回路36及び２
入力アンド・ゲート40の形の一致ゲートを有するフィー
ドバック・ループ34とを含む。FF32はデータ（Ｄ）、ク
ロック（CK）及びリセット（R/）の各入力と、Ｑ及びQ/
出力とを有する。Ｄ入力は基準電位端子VDDに接続さ
れ、CK入力はリード信号を受信する。信号RDがＱ出力に
供給され、反転RD信号がQ/出力に供給される。フィード
バック・ループ34はQ/出力とFF32のR/入力との間に接続
され、遅延回路36及びアンド・ゲート40はその間に直列
に接続それる。遅延回路36の入力はFF32のQ/出力に接続
され、遅延回路36の出力は、他のアンド・ゲートと共に
アンド・ゲート40の入力の１つに外部からのリセット信
号（RESET/）を受信すると共に、その入力の１つに接続
される。アンド・ゲート40の出力はFF32のR/入力に接続
される。
入力アンド・ゲート40の形の一致ゲートを有するフィー
ドバック・ループ34とを含む。FF32はデータ（Ｄ）、ク
ロック（CK）及びリセット（R/）の各入力と、Ｑ及びQ/
出力とを有する。Ｄ入力は基準電位端子VDDに接続さ
れ、CK入力はリード信号を受信する。信号RDがＱ出力に
供給され、反転RD信号がQ/出力に供給される。フィード
バック・ループ34はQ/出力とFF32のR/入力との間に接続
され、遅延回路36及びアンド・ゲート40はその間に直列
に接続それる。遅延回路36の入力はFF32のQ/出力に接続
され、遅延回路36の出力は、他のアンド・ゲートと共に
アンド・ゲート40の入力の１つに外部からのリセット信
号（RESET/）を受信すると共に、その入力の１つに接続
される。アンド・ゲート40の出力はFF32のR/入力に接続
される。
クロック発生回路16は２入力オア・ゲート42と、パル
ス成形回路44と、SRラッチ46と、クロック作動SRラッチ
48と、リセット回路50とを含む。ラッチ46はセット（S
/）及びリセット（R/）入力と、Ｑ出力及び反転（Q/）
出力とを有する。クロック作動SRラッチ48はデータ
（Ｄ）と、クロック（CK）と、セット（S/）と、リセッ
ト（R/）の各入力と、Ｑ出力とを有し、Ｄ及びS/入力は
共通の基準電位端子VDDに接続される。オア・ゲート42
の入力は夫々FF22及び32のＱ出力に接続されて、WR及び
FD信号を受信する。パルス成形回路44と、ラッチ46と、
ラッチ48とはオア・ゲート46の出力と回路16の出力17と
の間に直列に接続される。パルス成形回路44は３入力ア
ンド・ゲート51と、遅延回路52と、３入力アンド・ゲー
ト53と、３入力アンド・ゲート54とを含む。アンド・ゲ
ート51の３入力はオア・ゲート42の出力に、遅延回路52
の入力はアンド・ゲート51の出力に、アンド・ゲート53
の２入力は遅延回路52の出力に、アンド・ゲート53の第
３の入力はアンド・ゲート51の出力に、アンド・ゲート
54の入力は夫々オア・ゲート42及びアンド・ゲート51,5
3に夫々接続される。アンド・ゲート54はＱ出力及び反
転（Q/）出力を供給する。アンド・ゲート54のＱ出力は
ラッチ46のS/入力に接続され、アンド・ゲート54のQ/出
力はラッチ46のR/入力に接続される。ラッチ46のＱ出力
はラッチ48のCK入力に接続され、Ｑ出力信号を供給す
る。ラッチ48のＱ出力は信号CLKを供給する。
ス成形回路44と、SRラッチ46と、クロック作動SRラッチ
48と、リセット回路50とを含む。ラッチ46はセット（S
/）及びリセット（R/）入力と、Ｑ出力及び反転（Q/）
出力とを有する。クロック作動SRラッチ48はデータ
（Ｄ）と、クロック（CK）と、セット（S/）と、リセッ
ト（R/）の各入力と、Ｑ出力とを有し、Ｄ及びS/入力は
共通の基準電位端子VDDに接続される。オア・ゲート42
の入力は夫々FF22及び32のＱ出力に接続されて、WR及び
FD信号を受信する。パルス成形回路44と、ラッチ46と、
ラッチ48とはオア・ゲート46の出力と回路16の出力17と
の間に直列に接続される。パルス成形回路44は３入力ア
ンド・ゲート51と、遅延回路52と、３入力アンド・ゲー
ト53と、３入力アンド・ゲート54とを含む。アンド・ゲ
ート51の３入力はオア・ゲート42の出力に、遅延回路52
の入力はアンド・ゲート51の出力に、アンド・ゲート53
の２入力は遅延回路52の出力に、アンド・ゲート53の第
３の入力はアンド・ゲート51の出力に、アンド・ゲート
54の入力は夫々オア・ゲート42及びアンド・ゲート51,5
3に夫々接続される。アンド・ゲート54はＱ出力及び反
転（Q/）出力を供給する。アンド・ゲート54のＱ出力は
ラッチ46のS/入力に接続され、アンド・ゲート54のQ/出
力はラッチ46のR/入力に接続される。ラッチ46のＱ出力
はラッチ48のCK入力に接続され、Ｑ出力信号を供給す
る。ラッチ48のＱ出力は信号CLKを供給する。
リセット回路50は２入力ナンド・ゲート56及び２入力
アンド・ゲート58を含む。ナンド・ゲート56の一入力は
ラッチ46のQ/出力に接続され、その他の入力はCK信号を
受信するためラッチ48のＱ出力17に接続される。アンド
・ゲート58の一入力は外部からのリセット信号RESET/を
受信し、アンド・ゲート58の他の入力はナンド・ゲート
56の出力に接続される。アンド・ゲート58の出力はラッ
チ48のR/入力に接続されてそこに信号RST_CLを供給す
る。
アンド・ゲート58を含む。ナンド・ゲート56の一入力は
ラッチ46のQ/出力に接続され、その他の入力はCK信号を
受信するためラッチ48のＱ出力17に接続される。アンド
・ゲート58の一入力は外部からのリセット信号RESET/を
受信し、アンド・ゲート58の他の入力はナンド・ゲート
56の出力に接続される。アンド・ゲート58の出力はラッ
チ48のR/入力に接続されてそこに信号RST_CLを供給す
る。
モード表示回路18は２入力ナンド・ゲート60及びSRラ
ッチ62を含む。SRラッチ62はセット（S/）、リセット
（R/）、クロック（CK）及びデータ（Ｄ）の各入力と、
反転（Q/）出力とを有する。ラッチ62のＤ及びCK入力は
共通基準電位端子VDDに接続される。ナンド・ゲート60
は入力64及び66を有する。ナンド・ゲート60の入力64は
成形回路12の遅延回路26の出力に接続される。ナンド・
ゲート60の入力66はラッチ48の出力17に接続され、そこ
からCLK信号を受信する。ナンド・ゲート60の出力はラ
ッチ62のR/入力に接続され、そこにRST_MO信号を供給す
る。ナンド・ゲート60への入力64はラッチ62のセットS/
入力にも接続され、そこにSET_MO信号を供給する。モー
ド（MODE）信号はラッチ62の反転出力Q/によって供給さ
れる。
ッチ62を含む。SRラッチ62はセット（S/）、リセット
（R/）、クロック（CK）及びデータ（Ｄ）の各入力と、
反転（Q/）出力とを有する。ラッチ62のＤ及びCK入力は
共通基準電位端子VDDに接続される。ナンド・ゲート60
は入力64及び66を有する。ナンド・ゲート60の入力64は
成形回路12の遅延回路26の出力に接続される。ナンド・
ゲート60の入力66はラッチ48の出力17に接続され、そこ
からCLK信号を受信する。ナンド・ゲート60の出力はラ
ッチ62のR/入力に接続され、そこにRST_MO信号を供給す
る。ナンド・ゲート60への入力64はラッチ62のセットS/
入力にも接続され、そこにSET_MO信号を供給する。モー
ド（MODE）信号はラッチ62の反転出力Q/によって供給さ
れる。
重複表示回路20はナンド・ゲート68と、パルス成形回
路73と、アンド・ゲート78と、クロック作動SRラッチ7
4,76とを含む。ナンド・ゲート68の一入力はラッチ22の
Ｑ出力に接続されてそこから信号WRを受信する。ナンド
・ゲート68の他の入力はラッチ32のＱ出力に接続されて
そこからRD信号を受信する。パルス成形回路73は３入力
アンド・ゲート69,71,72と遅延回路70とを含む。アンド
・ゲート69の３入力はナンド・ゲート68の出力に、遅延
回路70の入力はアンド・ゲート69の出力に、アンド・ゲ
ート71の２入力は遅延回路70の出力に、アンド・ゲート
71の第３入力はアンド・ゲート69の出力に、アンド・ゲ
ート72の入力はナンド・ゲート68及びアンド・ゲート6
9,71の出力に夫々接続される。各ラッチ74,76はデータ
（Ｄ）、クロック（CK）、セット（S/）及びリセット
（R/）の各入力と、反転出力（Q/）とを有する。アンド
・ゲート72の出力はラッチ74,76のS/入力に接続され、
ラッチ74,76のＤ入力は基準電位端子VDDに接続され、R/
入力はアンド・ゲート54のＱ出力に接続され、ラッチ74
のCK入力はFF32のＱ出力に接続されてそこからRD信号を
受信し、ラッチ76のCK入力はFF22のＱ出力に接続されて
そこからWR信号を受信し、ラッチ74,76のQ/出力はアン
ド・ゲート78の夫々の入力に接続されてその出力から信
号OVER/を発生する。
路73と、アンド・ゲート78と、クロック作動SRラッチ7
4,76とを含む。ナンド・ゲート68の一入力はラッチ22の
Ｑ出力に接続されてそこから信号WRを受信する。ナンド
・ゲート68の他の入力はラッチ32のＱ出力に接続されて
そこからRD信号を受信する。パルス成形回路73は３入力
アンド・ゲート69,71,72と遅延回路70とを含む。アンド
・ゲート69の３入力はナンド・ゲート68の出力に、遅延
回路70の入力はアンド・ゲート69の出力に、アンド・ゲ
ート71の２入力は遅延回路70の出力に、アンド・ゲート
71の第３入力はアンド・ゲート69の出力に、アンド・ゲ
ート72の入力はナンド・ゲート68及びアンド・ゲート6
9,71の出力に夫々接続される。各ラッチ74,76はデータ
（Ｄ）、クロック（CK）、セット（S/）及びリセット
（R/）の各入力と、反転出力（Q/）とを有する。アンド
・ゲート72の出力はラッチ74,76のS/入力に接続され、
ラッチ74,76のＤ入力は基準電位端子VDDに接続され、R/
入力はアンド・ゲート54のＱ出力に接続され、ラッチ74
のCK入力はFF32のＱ出力に接続されてそこからRD信号を
受信し、ラッチ76のCK入力はFF22のＱ出力に接続されて
そこからWR信号を受信し、ラッチ74,76のQ/出力はアン
ド・ゲート78の夫々の入力に接続されてその出力から信
号OVER/を発生する。
第２図は第1B図の遅延回路52又は70に使用することが
できる遅延回路80を示す。回路80は直列接続のオア・ゲ
ート82,84を含む。オア・ゲート82の入力は接続されて
入力信号を受信する。オア・ゲート84の入力はオア・ゲ
ート82の出力に接続される。オア・ゲート84の出力によ
って遅延された信号が供給される。各オア・ゲートはそ
の入力に現われた信号を伝送により遅延させる。更に多
くのオア・ゲートをカスケード接続して遅延時間を延ば
すことができる。例えば、遅延回路26,36（第1A図）は
以下に説明するように遅延時間の増加を求めることがで
きる。
できる遅延回路80を示す。回路80は直列接続のオア・ゲ
ート82,84を含む。オア・ゲート82の入力は接続されて
入力信号を受信する。オア・ゲート84の入力はオア・ゲ
ート82の出力に接続される。オア・ゲート84の出力によ
って遅延された信号が供給される。各オア・ゲートはそ
の入力に現われた信号を伝送により遅延させる。更に多
くのオア・ゲートをカスケード接続して遅延時間を延ば
すことができる。例えば、遅延回路26,36（第1A図）は
以下に説明するように遅延時間の増加を求めることがで
きる。
回路10の動作は第３図のタイミング図で理解すること
ができる。第３図で示す信号は第１図にも使用され、以
下それを使用する。まず、ライト信号のみが回路10に受
信されたものとする。ライト信号の立上り端86が立上り
端88でライト信号を“ハイ”にする。ラッチ22のQ/出力
は、Ｑ出力からのWR信号が“ハイ”となったときに“ロ
ー”になる。Q/の“ロー”の出力は遅延回路26及びアン
ド・ゲート30によって導入された伝搬遅延の後にラッチ
22をリセットする。伝搬遅延は、ラッチ22をリセットし
たときに立下り端90においてWRパルスを“ロー”にドラ
イブするからWRパルスの期間を規定する。パルスWRが
“ハイ”の間、オア・ゲート42の出力は“ハイ”であ
る。しかし、WRが“ロー”になったとき、オア・ゲート
42のＱ出力も“ロー”となり、アンド・ゲート54の出力
（信号NODE_Bで示す）は立下り端92で“ロー”となる。
これはラッチ46をセットし、Ｑ出力信号（QOUT信号で示
す）を立上り端94で“ハイ”にする。FF48のCK入力に信
号QOUTが受信され、立上り端96でその出力信号CLKを
“ハイ”にする。CLKは、回路10が次のライト信号受信
の短時間後まで“ハイ”に維持される。この次のライト
信号の立上り端98は立上り端100に見られるようにWR信
号を“ハイ”にドライブする。オア・ゲート42の出力は
“ハイ”となるが、信号NODE_Bはパルス成形回路44によ
って導入される遅延の後においてのみ“ハイ”（立上り
端102で示す）となる。信号NODE_Bが“ハイ”となった
ときに、アンド・ゲート54のQ/出力は“ロー”となり、
立上り端104においてQOUT信号を“ロー”にドライブす
ることによってラッチ46をリセットする。
ができる。第３図で示す信号は第１図にも使用され、以
下それを使用する。まず、ライト信号のみが回路10に受
信されたものとする。ライト信号の立上り端86が立上り
端88でライト信号を“ハイ”にする。ラッチ22のQ/出力
は、Ｑ出力からのWR信号が“ハイ”となったときに“ロ
ー”になる。Q/の“ロー”の出力は遅延回路26及びアン
ド・ゲート30によって導入された伝搬遅延の後にラッチ
22をリセットする。伝搬遅延は、ラッチ22をリセットし
たときに立下り端90においてWRパルスを“ロー”にドラ
イブするからWRパルスの期間を規定する。パルスWRが
“ハイ”の間、オア・ゲート42の出力は“ハイ”であ
る。しかし、WRが“ロー”になったとき、オア・ゲート
42のＱ出力も“ロー”となり、アンド・ゲート54の出力
（信号NODE_Bで示す）は立下り端92で“ロー”となる。
これはラッチ46をセットし、Ｑ出力信号（QOUT信号で示
す）を立上り端94で“ハイ”にする。FF48のCK入力に信
号QOUTが受信され、立上り端96でその出力信号CLKを
“ハイ”にする。CLKは、回路10が次のライト信号受信
の短時間後まで“ハイ”に維持される。この次のライト
信号の立上り端98は立上り端100に見られるようにWR信
号を“ハイ”にドライブする。オア・ゲート42の出力は
“ハイ”となるが、信号NODE_Bはパルス成形回路44によ
って導入される遅延の後においてのみ“ハイ”（立上り
端102で示す）となる。信号NODE_Bが“ハイ”となった
ときに、アンド・ゲート54のQ/出力は“ロー”となり、
立上り端104においてQOUT信号を“ロー”にドライブす
ることによってラッチ46をリセットする。
ラッチ46からのQ/信号（QOUTの反転信号）は“ハイ”
になり、その立下り端105で“ロー”のRST_CL信号を発
生するリセット回路50に送信される。これは立下り端10
6でCLKを“ロー”にドライブする。
になり、その立下り端105で“ロー”のRST_CL信号を発
生するリセット回路50に送信される。これは立下り端10
6でCLKを“ロー”にドライブする。
同様にして、回路10がリード・パルスのみを受信する
と、CLKパルスを発生する。成形回路14はリード・パル
スに応答してRDパルスを発生する。RDパルスの立下り端
はWRパルスの立下り端と同様に、CLK信号の立上り端を
励起する。次のリード又はライト信号の受信に応答して
CLK信号はおちる。
と、CLKパルスを発生する。成形回路14はリード・パル
スに応答してRDパルスを発生する。RDパルスの立下り端
はWRパルスの立下り端と同様に、CLK信号の立上り端を
励起する。次のリード又はライト信号の受信に応答して
CLK信号はおちる。
モード信号（MODE）はライト信号とリード信号のどち
らがCLK信号を発生させているかを表示する。回路10の
応用の１つは、データがFIFOから読出されるか又は書込
まれたときにFIFOのデータ・バイトの数をカウントする
アップ／ダウン・カウンタ（図に示していない）に対し
て信号を供給することである。そのような応用では、信
号CLKは信号MODEの値に従いカウンタを増加又は減少す
る。例えば、モード信号（MODE）が“ロー”であれば、
CLKが“ハイ”のときはライト信号が信号CLKを発生さ
せ、カウンタをカウントアップするということを示す。
モード信号は、リード信号のときは“ハイ”であり、カ
ウンタは信号CLKの受信でカウントダウンする。
らがCLK信号を発生させているかを表示する。回路10の
応用の１つは、データがFIFOから読出されるか又は書込
まれたときにFIFOのデータ・バイトの数をカウントする
アップ／ダウン・カウンタ（図に示していない）に対し
て信号を供給することである。そのような応用では、信
号CLKは信号MODEの値に従いカウンタを増加又は減少す
る。例えば、モード信号（MODE）が“ロー”であれば、
CLKが“ハイ”のときはライト信号が信号CLKを発生さ
せ、カウンタをカウントアップするということを示す。
モード信号は、リード信号のときは“ハイ”であり、カ
ウンタは信号CLKの受信でカウントダウンする。
次に、第３図及び第1A、1B図について説明する。回路
10が信号RESET/を受信した後にモード信号を不確定にす
る。WR信号の立上り端88は、遅延回路26による遅延の後
立下り端108においてSET_MO信号を“ロー”にする。SET
_MOの信号の立下り端108はその立下り端110でラッチ62
の信号MODE（Q/出力）を“ロー”にする。信号MODEは信
号CLKの立上り端96の後まで“ロー”に維持される。故
に、CLK信号は“ハイ”となり、MODEは“ロー”となっ
て、ライト信号でCLK信号が発生したことを示す。しか
し、CLK立下り端96はナンド・ゲート60が受信して、立
下り端112で“ロー”になる信号RST_MOを出力する。こ
れはMODE信号（ラッチ62のQ/出力）を立上り端114で
“ハイ”にリセットする。MODE信号が“ハイ”にリセッ
トされると、次のライト信号で“ロー”にセットされる
まで“ハイ”に維持される。従って、リード信号が回路
10に受信された場合、CLK信号を発生して、“ハイ”のM
ODE信号は、リード信号によりCLKが発生したことを表示
することになる。
10が信号RESET/を受信した後にモード信号を不確定にす
る。WR信号の立上り端88は、遅延回路26による遅延の後
立下り端108においてSET_MO信号を“ロー”にする。SET
_MOの信号の立下り端108はその立下り端110でラッチ62
の信号MODE（Q/出力）を“ロー”にする。信号MODEは信
号CLKの立上り端96の後まで“ロー”に維持される。故
に、CLK信号は“ハイ”となり、MODEは“ロー”となっ
て、ライト信号でCLK信号が発生したことを示す。しか
し、CLK立下り端96はナンド・ゲート60が受信して、立
下り端112で“ロー”になる信号RST_MOを出力する。こ
れはMODE信号（ラッチ62のQ/出力）を立上り端114で
“ハイ”にリセットする。MODE信号が“ハイ”にリセッ
トされると、次のライト信号で“ロー”にセットされる
まで“ハイ”に維持される。従って、リード信号が回路
10に受信された場合、CLK信号を発生して、“ハイ”のM
ODE信号は、リード信号によりCLKが発生したことを表示
することになる。
次に、重複表示回路20の動作を説明する。重複信号OV
ER/がアクティブ“ロー”であると、ライト及びリード
両信号を受信したことを示す。この場合、ライト及びリ
ード信号に応答してカウンタを加算又は減算するのでは
なく、信号OVER/がカウンタによるCLKの受信をディセー
ブルして同じ結果を達成する。回路10がリード又はライ
ト信号のみを受信すると、OVER/は“インアクティブ・
ハイ”となる。しかし、116,118に示すように、両信号W
R及びRDが“ハイ”であると、立下り端119でNODE_Aが
“ロー”となり、アンド・ゲート72による遅延の後、立
下り端120でNODE_Cを“ロー”にする。RD及びWR信号は
夫々ラッ74,76のCK入力に送られる。NODE_Cが“ロー”
のときに、両RD,WR信号が“ロー”であると、ラッチ74,
76はセットされ、QB_RD及びQB_WRが立下り端122,124で
“ロー”になる。信号OVER/は立下り端126で“ロー”と
なり、RD及びWRの重複を示す。両RD,WRが“ロー”であ
ると、NODE_Bは立下り端128で“ロー”となり、ラッチ7
4,76をリセットし、立上り端130でOVER/を“ハイ”にす
る。
ER/がアクティブ“ロー”であると、ライト及びリード
両信号を受信したことを示す。この場合、ライト及びリ
ード信号に応答してカウンタを加算又は減算するのでは
なく、信号OVER/がカウンタによるCLKの受信をディセー
ブルして同じ結果を達成する。回路10がリード又はライ
ト信号のみを受信すると、OVER/は“インアクティブ・
ハイ”となる。しかし、116,118に示すように、両信号W
R及びRDが“ハイ”であると、立下り端119でNODE_Aが
“ロー”となり、アンド・ゲート72による遅延の後、立
下り端120でNODE_Cを“ロー”にする。RD及びWR信号は
夫々ラッ74,76のCK入力に送られる。NODE_Cが“ロー”
のときに、両RD,WR信号が“ロー”であると、ラッチ74,
76はセットされ、QB_RD及びQB_WRが立下り端122,124で
“ロー”になる。信号OVER/は立下り端126で“ロー”と
なり、RD及びWRの重複を示す。両RD,WRが“ロー”であ
ると、NODE_Bは立下り端128で“ロー”となり、ラッチ7
4,76をリセットし、立上り端130でOVER/を“ハイ”にす
る。
RD,WRはラッチ74,76のCK入力ポートに入り、重複回路
20がRD,WRのわずかな重複を示す信号OVER/を発生する。
例えば、WRが信号“ハイ”になるとほとんど同時にRD信
号が“ロー”になると、ナンド・ゲート68の遅延がNODE
ーＡを“ロー”にすることはできない。さもないと重複
信号OVER/を発生することができないであろう。しか
し、WRはラッチ76のCK入力に接続されているから、WRが
“ハイ”になると、ラッチ76はクロックし、QB_WRが
“ロー”となって信号OVER/を発生する。ラッチ74,76の
入力R/は“ハイ”のRDパルスのため“ハイ”であり、わ
ずかに重複したRD及びWR信号でも失われることはない。
20がRD,WRのわずかな重複を示す信号OVER/を発生する。
例えば、WRが信号“ハイ”になるとほとんど同時にRD信
号が“ロー”になると、ナンド・ゲート68の遅延がNODE
ーＡを“ロー”にすることはできない。さもないと重複
信号OVER/を発生することができないであろう。しか
し、WRはラッチ76のCK入力に接続されているから、WRが
“ハイ”になると、ラッチ76はクロックし、QB_WRが
“ロー”となって信号OVER/を発生する。ラッチ74,76の
入力R/は“ハイ”のRDパルスのため“ハイ”であり、わ
ずかに重複したRD及びWR信号でも失われることはない。
第1A図及び第1B図は、この発明の一形態の回路図、 第２図は、第1A図及び第1B図に使用することができる遅
延回路の回路図、 第３図は、第1A図及び第1B図の回路の動作を示すタイミ
ング図である。 図中、12,14……成形回路、16……クロック発生回路、1
8……モード表示回路、20……重複表示回路、22,32……
Ｄ型フリップ・フロップ、26,36……遅延回路、24……
フィードバック・ループ、30……アンド・ゲート。
延回路の回路図、 第３図は、第1A図及び第1B図の回路の動作を示すタイミ
ング図である。 図中、12,14……成形回路、16……クロック発生回路、1
8……モード表示回路、20……重複表示回路、22,32……
Ｄ型フリップ・フロップ、26,36……遅延回路、24……
フィードバック・ループ、30……アンド・ゲート。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ジャウ エヌ．ファム アメリカ合衆国 98664 ワシントン ヴァンクーバー、エス．イー．10ス ス トリート 11304、アパートメント デ ー12 (72)発明者 ケニス シー．シュミット アメリカ合衆国 80919 コロラド コ ロラド スプリングス、オータム クレ スト サークル 560ビー (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 - 1/14
Claims (1)
- 【請求項１】第１の２値信号（ライト）及び第２の２値
信号（リード）の２つの非同期２値信号からクロック信
号と制御信号を発生させるための回路であって、 前記２つの非同期２値信号のそれぞれに応答して第１の
パルス信号（WR）及び第２のパルス信号（RD）を発生さ
せるための第１の手段と、 前記第１のパルス信号（WR）と前記第２のパルス信号
（RD）のオア出力信号に応答してクロック・パルス信号
（CLK）を発生させるための第２の手段と、 前記クロック・パルス信号（CLK）が前記２つの２値信
号の何れの２値信号に基づいて応答したものであるかを
示す識別制御信号（MODE）を発生させるための第３の手
段と、 を含む同期パルス用クロック発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/412,030 US4968906A (en) | 1989-09-25 | 1989-09-25 | Clock generating circuit for asynchronous pulses |
| US412,030 | 1989-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03122707A JPH03122707A (ja) | 1991-05-24 |
| JP2876071B2 true JP2876071B2 (ja) | 1999-03-31 |
Family
ID=23631288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250430A Expired - Fee Related JP2876071B2 (ja) | 1989-09-25 | 1990-09-21 | 同期パルス用クロック発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4968906A (ja) |
| JP (1) | JP2876071B2 (ja) |
| KR (1) | KR940003611B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695535B2 (ja) * | 1991-04-18 | 1997-12-24 | 三菱電機株式会社 | タイマ入力制御回路及びカウンタ制御回路 |
| US5220208A (en) * | 1991-04-29 | 1993-06-15 | Texas Instruments Incorporated | Circuitry and method for controlling current in an electronic circuit |
| US5319678A (en) * | 1992-03-20 | 1994-06-07 | Digital Equipment Corporation | Clocking system for asynchronous operations |
| US5315184A (en) * | 1992-05-04 | 1994-05-24 | Zilog, Inc. | Self arbitrating auto resettable flag circuit |
| US5754080A (en) * | 1993-12-20 | 1998-05-19 | At&T Global Information Solutions Company | Single-edge triggered phase detector |
| US6189077B1 (en) * | 1994-12-15 | 2001-02-13 | Texas Instruments Incorporated | Two computer access circuit using address translation into common register file |
| US6998883B2 (en) * | 2004-02-25 | 2006-02-14 | Analog Devices, Inc. | Synchronization of signals |
| CN113131902B (zh) * | 2019-12-30 | 2023-04-11 | 杭州嘉楠耘智信息科技有限公司 | 时钟产生电路及应用其的锁存器和计算设备 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3310660A (en) * | 1963-04-23 | 1967-03-21 | Sperry Rand Corp | Asynchronous counting devices |
| US3327226A (en) * | 1964-11-16 | 1967-06-20 | Hewlett Packard Co | Anticoincidence circuit |
| US3560859A (en) * | 1968-06-19 | 1971-02-02 | Westinghouse Electric Corp | Synchronous anticoincidence gate |
| US3704361A (en) * | 1971-04-30 | 1972-11-28 | North Electric Co | Binary synchronous up/down counter |
| DE2547885C3 (de) * | 1975-10-25 | 1980-05-08 | Dr. Johannes Heidenhain Gmbh, 8225 Traunreut | Elektronischer Zähler |
| US4109209A (en) * | 1977-03-07 | 1978-08-22 | Rca Corporation | Pulse staggering circuit |
| US4075464A (en) * | 1977-05-02 | 1978-02-21 | Fairchild Camera And Instrument Corporation | Incrementer/decrementer circuit |
| US4423482A (en) * | 1981-06-01 | 1983-12-27 | Sperry Corporation | FIFO Register with independent clocking means |
| US4502014A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Coincident pulse cancelling circuit |
| US4694426A (en) * | 1985-12-20 | 1987-09-15 | Ncr Corporation | Asynchronous FIFO status circuit |
| DE3545646A1 (de) * | 1985-12-21 | 1987-07-23 | Philips Patentverwaltung | Synchroner vorwaerts-rueckwaerts-binaerzaehler |
| US4713832A (en) * | 1986-04-11 | 1987-12-15 | Ampex Corporation | Programmable divider up/down counter with anti-aliasing feature and asynchronous read/write |
| JP2718664B2 (ja) * | 1986-05-23 | 1998-02-25 | 株式会社日立製作所 | 位相同期検出回路 |
| US4894565A (en) * | 1988-08-11 | 1990-01-16 | American Microsystems, Inc. | Asynchronous digital arbiter |
-
1989
- 1989-09-25 US US07/412,030 patent/US4968906A/en not_active Expired - Lifetime
-
1990
- 1990-09-21 JP JP2250430A patent/JP2876071B2/ja not_active Expired - Fee Related
- 1990-09-24 KR KR1019900015137A patent/KR940003611B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03122707A (ja) | 1991-05-24 |
| US4968906A (en) | 1990-11-06 |
| KR940003611B1 (ko) | 1994-04-25 |
| KR910007266A (ko) | 1991-04-30 |
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