JPS5840922A - クロツク発生回路 - Google Patents
クロツク発生回路Info
- Publication number
- JPS5840922A JPS5840922A JP56138579A JP13857981A JPS5840922A JP S5840922 A JPS5840922 A JP S5840922A JP 56138579 A JP56138579 A JP 56138579A JP 13857981 A JP13857981 A JP 13857981A JP S5840922 A JPS5840922 A JP S5840922A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- timing
- delay
- fall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はおたがいにオーバラップしないクロック発生に
関する。特に目的とするクロックが、同時に使用される
他のクロックとの同期性を正しく保証するクロック発生
回路に関する。
関する。特に目的とするクロックが、同時に使用される
他のクロックとの同期性を正しく保証するクロック発生
回路に関する。
マイクロコンピュータ等ＬＳＩで実現する論理回路にお
いては論理の同期をとるために必ずクロック信号が使わ
れる。特にＭＯＳ−ＬＳＩにおいては論理を正しく動作
させるために、お互いにオーツ（ラップしないことを特
徴とする２相のクロックを用いる。
いては論理の同期をとるために必ずクロック信号が使わ
れる。特にＭＯＳ−ＬＳＩにおいては論理を正しく動作
させるために、お互いにオーツ（ラップしないことを特
徴とする２相のクロックを用いる。
従来このノンオーバラップな２相クロツクを発生する回
路としては第１図に示すようなゲートの信号伝達遅れを
利用した方法が用いられていた。この回路においてはそ
れぞれ偶数個のインバータ１０４１〜１０４ｎと１０５
１〜１０５ｎで信号の遅延回路を構成し、これによって
出力信号ｄとｅがノンオーバラップな関係に保っている
。しかし特にＭＯ８回路は温度変動や、デバイス・プロ
セスの製造バラツキによシ１段当シの遅延時間がばらつ
く。この結果第２図に示すタイミング関係のように出力
信号ｄ、ｅは遅延特性のばらつきによって立上υタイミ
ングも立下りタイミングもばらりく。特にｄ、ｅ信号の
立上シタイきングは２倍の遅延回路を通るためばらつき
も立下りにくらべて２倍近くなる。このような同期クロ
ックタイミングのばらつきは論理設計をむつかしくシ、
高速同期論理には使えなかった。
路としては第１図に示すようなゲートの信号伝達遅れを
利用した方法が用いられていた。この回路においてはそ
れぞれ偶数個のインバータ１０４１〜１０４ｎと１０５
１〜１０５ｎで信号の遅延回路を構成し、これによって
出力信号ｄとｅがノンオーバラップな関係に保っている
。しかし特にＭＯ８回路は温度変動や、デバイス・プロ
セスの製造バラツキによシ１段当シの遅延時間がばらつ
く。この結果第２図に示すタイミング関係のように出力
信号ｄ、ｅは遅延特性のばらつきによって立上υタイミ
ングも立下りタイミングもばらりく。特にｄ、ｅ信号の
立上シタイきングは２倍の遅延回路を通るためばらつき
も立下りにくらべて２倍近くなる。このような同期クロ
ックタイミングのばらつきは論理設計をむつかしくシ、
高速同期論理には使えなかった。
本発明は上記、従来技術の問題点を解決し、多量に生産
されるＬＳＩ間でのクロック間でのタイミングのばらつ
きや温度変化など使用条件の変化によるタイミングのば
らつきを最小にし、さらにドライバーと一体になったノ
ンオーバラップ１号を生成することを特徴としている。
されるＬＳＩ間でのクロック間でのタイミングのばらつ
きや温度変化など使用条件の変化によるタイミングのば
らつきを最小にし、さらにドライバーと一体になったノ
ンオーバラップ１号を生成することを特徴としている。
本発明は従来入力信号と出力信号の間におかれていた信
号遅役回路をはずして帰還ループに挿入することによシ
遅延特性のばらつきが直接出力信号に現われないように
したことを特徴とする。
号遅役回路をはずして帰還ループに挿入することによシ
遅延特性のばらつきが直接出力信号に現われないように
したことを特徴とする。
以下実施例で詳細を説明する。
実施例１
第３図はマイクロコンピュータの同期関係を示すタイム
チャートである。図においてφ１．φ、。
チャートである。図においてφ１．φ、。
Ｔが論理の同期をとるために使用するクロックで、ＣＬ
Ｉ、Ｃ１０，Ｃｌ３はこれを生成するための内部信号で
ある。φ−１φ鵞はノンオーバラップ信号である。信号
を送るバス上では例えばアドレスとデータのように異な
る情報を時分割に送る。
Ｉ、Ｃ１０，Ｃｌ３はこれを生成するための内部信号で
ある。φ−１φ鵞はノンオーバラップ信号である。信号
を送るバス上では例えばアドレスとデータのように異な
る情報を時分割に送る。
このとき情報と情報の混信を防ぐため異なる情報の間を
一定の時間間隔だけ空ける方法がとられる。
一定の時間間隔だけ空ける方法がとられる。
第１図においてはＴに同期してアドレス、φ！に同期し
てデータを送る場合を示している。この場合アドレスの
送出の前後に一定の空時間をつけるためにＴの立上シと
立下りのタイミングはたとえばφＩ、φ、のそれぞれの
立下υかの一定時間ＴＩ、Ｔ、だけ空けた関係を与える
。このＴＩ＋Ｔ、はφ１．φ！の生成するに使ったこれ
より周波数の高いＣＬＩ、Ｃ１０を使って生成すること
ができる。これを実現する回路例を第４図に示す。
てデータを送る場合を示している。この場合アドレスの
送出の前後に一定の空時間をつけるためにＴの立上シと
立下りのタイミングはたとえばφＩ、φ、のそれぞれの
立下υかの一定時間ＴＩ、Ｔ、だけ空けた関係を与える
。このＴＩ＋Ｔ、はφ１．φ！の生成するに使ったこれ
より周波数の高いＣＬＩ、Ｃ１０を使って生成すること
ができる。これを実現する回路例を第４図に示す。
第４図において４および１はそれぞれ周波数を１／２に
おとす分周回路、２はφ１．φ、生成回路、３はフリッ
プフロップ、４０１，４０２ａインバータである。Ｔを
生成するフリップフロップ３はＣＬＩ・ＣＩ、２・φ１
でセットし、ＣＬＩ・Ｃ１０・φ、でリセットする。こ
のときＴはＣＬＩの立下りタイミングに同期して動作す
る。このため第３図のＴｔ 、 Ｔｔの関係を正しく保
つにはφ２．φ！の立下りタイミングがＣ１０の立上り
に同期しタイミングのばらつきが少ないことが必要であ
る。第１図に示した従来回路では立下りタイミングが製
造条件や使用環境により大きくばらつくので使えない。
おとす分周回路、２はφ１．φ、生成回路、３はフリッ
プフロップ、４０１，４０２ａインバータである。Ｔを
生成するフリップフロップ３はＣＬＩ・ＣＩ、２・φ１
でセットし、ＣＬＩ・Ｃ１０・φ、でリセットする。こ
のときＴはＣＬＩの立下りタイミングに同期して動作す
る。このため第３図のＴｔ 、 Ｔｔの関係を正しく保
つにはφ２．φ！の立下りタイミングがＣ１０の立上り
に同期しタイミングのばらつきが少ないことが必要であ
る。第１図に示した従来回路では立下りタイミングが製
造条件や使用環境により大きくばらつくので使えない。
本発明では第５図に示すφ、。
φ３発生回路を使用することにより立下りタイミングに
ばらつきを生じないφ３．φ、を得ることができる。図
において２０１，２０２，２０３゜２０４．２０５，２
０６はＮＭＯ８ＭＯＳゲート０゜２０７．２Ｑ８はイン
バータ、２０９１〜２０９ｎ。
ばらつきを生じないφ３．φ、を得ることができる。図
において２０１，２０２，２０３゜２０４．２０５，２
０６はＮＭＯ８ＭＯＳゲート０゜２０７．２Ｑ８はイン
バータ、２０９１〜２０９ｎ。
２１０１〜２１０ｎは信号を遅延させる偶数個のインバ
ータ列である。ＮＭＯＳゲート２０１，２０２゜２０４
．２０５はφ１．φ、のドライブ能力に応じた大きさを
もった設計にする。ＮＭＯＳゲート２０３．２０６は特
にドライバビリティをもたせる必要はなく最小寸法設計
でよい。信号遅延のインバータ列は必ず偶数個与える。
ータ列である。ＮＭＯＳゲート２０１，２０２゜２０４
．２０５はφ１．φ、のドライブ能力に応じた大きさを
もった設計にする。ＮＭＯＳゲート２０３．２０６は特
にドライバビリティをもたせる必要はなく最小寸法設計
でよい。信号遅延のインバータ列は必ず偶数個与える。
動作タイミングを第６図に示す。変化前の状態ｔｃＬ３
＝″′Ｌ”。
＝″′Ｌ”。
φ１＝″″Ｈ”、φ黛＝″′Ｌ＃とする入力ＣＬ３が“
Ｌ”から１Ｈ＃に変化するとＭＯＳゲート２０２はオン
、２０５はオフする。この結果２０２出力φ、は＠Ｈ”
から″Ｌ’に変化する。２０５出力φ、は２０６がオン
状態にあるか”Ｃ）″Ｌ”のままである。φ、は遅延回
路２０９１〜２０９ｉによシ遅延してＢ点はその時間後
に＠Ｈ”から″Ｌ＃に変化しゲート２０６もオフ状態に
なる。同時にゲ−）Ｂがオン状態になシφ、は１Ｌ”か
ら″Ｈ”に変化する。Ｃｌ３が”Ｈ”から１Ｌ”に変化
する場合は上記動作と同様に動作して全体としては第６
図の関係で動作する。この場合φ１の立下シはＣＬＩの
立上シに同期してただちに変化し、また、φ！の立下り
はＣＬＩの立下りに同期してただちに変化するのでタイ
ミング上のばらつきは生じない。φ１．φ、の立上シ）
イミノジは遅延回路の特性ばらつきにょシ若干ばらつく
が、第３図に示すような使用法をとれば使用上問題は生
じない。この回路においてグー）２０３．２０６はグー
）２０２，２０５がオンになったとき出カ信号φｈφ鵞
をそれぞれ”Ｌ”レベルに保持する役目にだけ使われる
ので最小寸法のＭＯＳゲートでよい。本回路は２０２と
２０１，２０４と２０５はそるそれプッシュプルドライ
バとして構成されておジノンオニバーラップ生成回路と
ドライバが共通化している特徴ももっている。
Ｌ”から１Ｈ＃に変化するとＭＯＳゲート２０２はオン
、２０５はオフする。この結果２０２出力φ、は＠Ｈ”
から″Ｌ’に変化する。２０５出力φ、は２０６がオン
状態にあるか”Ｃ）″Ｌ”のままである。φ、は遅延回
路２０９１〜２０９ｉによシ遅延してＢ点はその時間後
に＠Ｈ”から″Ｌ＃に変化しゲート２０６もオフ状態に
なる。同時にゲ−）Ｂがオン状態になシφ、は１Ｌ”か
ら″Ｈ”に変化する。Ｃｌ３が”Ｈ”から１Ｌ”に変化
する場合は上記動作と同様に動作して全体としては第６
図の関係で動作する。この場合φ１の立下シはＣＬＩの
立上シに同期してただちに変化し、また、φ！の立下り
はＣＬＩの立下りに同期してただちに変化するのでタイ
ミング上のばらつきは生じない。φ１．φ、の立上シ）
イミノジは遅延回路の特性ばらつきにょシ若干ばらつく
が、第３図に示すような使用法をとれば使用上問題は生
じない。この回路においてグー）２０３．２０６はグー
）２０２，２０５がオンになったとき出カ信号φｈφ鵞
をそれぞれ”Ｌ”レベルに保持する役目にだけ使われる
ので最小寸法のＭＯＳゲートでよい。本回路は２０２と
２０１，２０４と２０５はそるそれプッシュプルドライ
バとして構成されておジノンオニバーラップ生成回路と
ドライバが共通化している特徴ももっている。
立上シタイミノジのばらつきをなくす場合はＮＯＲプッ
シュプルの替シにＮＡＮＤプッシュプル回路にする。す
なわちグー）２０２と２０３゜ゲート２０５と２０６を
たてにつなぐことにより実現できる。また出力″″Ｈ”
レベルをＶｃｃ まであげるには２０７と２０１の間お
よび２０８と２０４の間にトランスファゲートを入れた
ブートストラップ回路にするとどで一実現できる。
シュプルの替シにＮＡＮＤプッシュプル回路にする。す
なわちグー）２０２と２０３゜ゲート２０５と２０６を
たてにつなぐことにより実現できる。また出力″″Ｈ”
レベルをＶｃｃ まであげるには２０７と２０１の間お
よび２０８と２０４の間にトランスファゲートを入れた
ブートストラップ回路にするとどで一実現できる。
以上のべたごとく本発明は基準信号とノンオーバーラツ
プ信号とのタイミング関係にばらつきを生じないことを
特徴とするクロック発生回路を提供するものである。さ
らにノンオーバラップ生成回路とドライバを共通化した
特徴ももっている。
プ信号とのタイミング関係にばらつきを生じないことを
特徴とするクロック発生回路を提供するものである。さ
らにノンオーバラップ生成回路とドライバを共通化した
特徴ももっている。
係を示すタイムチャート、第４図は第３図のタイムチャ
ートを実現するクロック発生回路の一例である。第５図
がノンオーバラップ発生回路で本発明の中心である。第
６図は第５図のタイムチャートである。 ＣＬｌ、ＣＬ２．ＣＬ３・・・基準クロック、φ、。 φ、・・・ノンオーバラップ信号、Ｔ・・・φ１．φ、
の立下りとそれぞれＴｔ 、Ｔｔだけの時間間隔をもっ
たタイミング信号、Ｂ、Ｃ・・・ノンオーバラップ′ｆ
Ｊｌｌ￥１ 第 ２ 目 毫 ３ 図 第 ４ 図
ートを実現するクロック発生回路の一例である。第５図
がノンオーバラップ発生回路で本発明の中心である。第
６図は第５図のタイムチャートである。 ＣＬｌ、ＣＬ２．ＣＬ３・・・基準クロック、φ、。 φ、・・・ノンオーバラップ信号、Ｔ・・・φ１．φ、
の立下りとそれぞれＴｔ 、Ｔｔだけの時間間隔をもっ
たタイミング信号、Ｂ、Ｃ・・・ノンオーバラップ′ｆ
Ｊｌｌ￥１ 第 ２ 目 毫 ３ 図 第 ４ 図
Claims (1)
- 外部より与える基準信号に同期し九逆相で同時に＠１１
＃状態を有しない１種のノンオーツ（ラップ信号を発生
する回路において、ノンオー／くランプ伏線を発生する
遅延回路をそれぞれ出力ノンオーバラップ信号と入力側
論理との間に入れたことを特徴とするクロック発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138579A JPS5840922A (ja) | 1981-09-04 | 1981-09-04 | クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138579A JPS5840922A (ja) | 1981-09-04 | 1981-09-04 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840922A true JPS5840922A (ja) | 1983-03-10 |
Family
ID=15225415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138579A Pending JPS5840922A (ja) | 1981-09-04 | 1981-09-04 | クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840922A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268310A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | クロック回路 |
| JPH04162292A (ja) * | 1990-10-25 | 1992-06-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| EP0822478A2 (en) * | 1992-09-02 | 1998-02-04 | Nec Corporation | Voltage converting circuit and multiphase clock generating circuit for driving the same |
| EP1033814A2 (de) * | 1999-03-04 | 2000-09-06 | Infineon Technologies AG | Integrierte Schaltung zur Erzeugung zweier Ausgangstakte mit zeitlich nicht überlappenden Pegeln |
| CN107911104A (zh) * | 2013-04-01 | 2018-04-13 | 联发科技（新加坡）私人有限公司 | 时钟门控电路 |
-
1981
- 1981-09-04 JP JP56138579A patent/JPS5840922A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268310A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | クロック回路 |
| JPH04162292A (ja) * | 1990-10-25 | 1992-06-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| EP0822478A2 (en) * | 1992-09-02 | 1998-02-04 | Nec Corporation | Voltage converting circuit and multiphase clock generating circuit for driving the same |
| EP0822478A3 (en) * | 1992-09-02 | 1998-12-30 | Nec Corporation | Voltage converting circuit and multiphase clock generating circuit for driving the same |
| EP1033814A2 (de) * | 1999-03-04 | 2000-09-06 | Infineon Technologies AG | Integrierte Schaltung zur Erzeugung zweier Ausgangstakte mit zeitlich nicht überlappenden Pegeln |
| EP1033814A3 (de) * | 1999-03-04 | 2005-10-05 | Infineon Technologies AG | Integrierte Schaltung zur Erzeugung zweier Ausgangstakte mit zeitlich nicht überlappenden Pegeln |
| CN107911104A (zh) * | 2013-04-01 | 2018-04-13 | 联发科技（新加坡）私人有限公司 | 时钟门控电路 |
| CN107911104B (zh) * | 2013-04-01 | 2021-08-10 | 联发科技（新加坡）私人有限公司 | 时钟门控电路 |
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