JPS62189811A - Ｃｍｏｓクロツク回路 - Google Patents
Ｃｍｏｓクロツク回路Info
- Publication number
- JPS62189811A JPS62189811A JP61030888A JP3088886A JPS62189811A JP S62189811 A JPS62189811 A JP S62189811A JP 61030888 A JP61030888 A JP 61030888A JP 3088886 A JP3088886 A JP 3088886A JP S62189811 A JPS62189811 A JP S62189811A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- signals
- frequency
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010363 phase shift Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、０Ｍ０８回路に係り、特に二相クロックパル
スを使ったディジタルシステムに好適なりロックパルス
発生回路に関するものである。
スを使ったディジタルシステムに好適なりロックパルス
発生回路に関するものである。
従来大型計算機などの高速データ処理を必要とした内部
クロック発生回路に関してはＣＱ出版社。 コンピュータ設計技術（１）、７３年発刊、渡辺弘之著
、Ｐ１５６〜１５８等の文献に記載されている。′第２
図は上記の従来技術の典型的なりロック発生回路を示し
たものである０回路構成は発振器、１とその出力パルス
４ｆを１／２に分周する回路２と分周回路２の出力パル
ス２ｆをさらに１／２に分周し多相クロックパルスφ１
．φ！ｔ ＄ｔｓφ２を形成する回路３よりなる。ここ
で分周回路２および３は一般にフリップ・フロップ回路
より構ｌ戊される。なお図中の繰枠４はクロックパルス
φ１．φＺｅ ＊ １ｗ −４’ ｔを活用する計算機
等の大量データ処理ｌ路である。第３図は第１図の回路
のパルス波形タイミング関係を示したものである。 〔発明が解決しようとした問題点〕 データ処理回路４は一般に並列演算回路や並列データ転
送回路等で第２図に示す如き多相クロックパルスφｌ、
φｚ、 ｉｔ ＄ａを用い回路の並列動作を行ないデー
タ処理速度を早めている。この場合クロック周期、φ２
，７τ、７７は夫々がデユーティ５０％パルスで１７４
周期（９０°）の位相差を持ち、分周回路３の入力パル
ス、即ち分周回路２の出力パルス２ｆより作る。パルス
２ｆはφ１゜φＱ、 ＊＊＊ ｔｆｉτの２倍の周波数
のデユーティ５０％パルスでさらに上位の発振器１の出
力パルス４ｆより形成する。パルス４ｆはパルスφ１．
φ２゜＄ｚｔ ＄１の４倍の周波数である。一般にパル
ス発振器の出力パルスは高周波になるほどデユーティ５
０％パルスを得ることが難しくデユーティ・フリーパル
スとして取扱わねばならない、従って第２図の如く発振
器１に続けて分周回路２を設けるのが通常手法である。 第４図はＣＭＯＳ論理回路による一般的なラッチ回路（
１１と１２）を用いた分周回路で、先の第２図の回路２
または３に相当する。図中破線で示した１１と１２は全
く同じラッチ回路であるが。 入力のクロック信号φｉ、 ＄１ （φ亀と７７は位相
が同じ反転信号）の入力方法が逆であるため１１と１２
の回路動作は相互に位相的にずれた補間した動作をする
。また、回路１１と１２において６及び９はインバータ
、５と７及び８と１０はＣＭＯ３回路特有のクロックド
インバータである０回路１１又は１２をＭＯＳトランジ
スタで示したのが第６図である０図においてＰ１〜Ｐｆ
ｌがＰチャンネルＭＯＳトランジスタ、Ｎ１〜Ｎ６がＮ
チャンネルＭＯＳトランジスタで、第４図のインバータ
６と９は鎖線枠６１に、クロックドインバータ５と７及
び８と１０は同様に５１もしくは７１に相当する。 入力データＤ、はφ、がハイ（Ｈｉｇｈ ）レベル。 ７了がロー（Ｌｏｗ） レベルの時クロックドインバー
タ５１を通して取り込まれ、φ嘘がロー、φ亀がハイの
時クロックドインバータ７１を通してデータＤ Ｏ＝Ｄ
ｔ が保持される。 第４図の回路動作を第５図に示し説明する。入力信号φ
＋ｔ ’ｌ”τが周期Ｔであるとき回路１１と１２の出
力Ａ（又はＢ）とφＯ（又はφＯ）には分周した周期２
Ｔの５０％デユーティ・パルスを得る。入力信号φｉ
（又はＢ）とφ０ （又はφＯ）の間の位相差はｔ、
ｗ １の時間差に相当する。 ところで、出力パルスＡとＢはφＯとφＯの間にはイン
バータ６又は９の回路１段当りの遅延時間ｔｄｚに相当
した位相ずれ（以後このような反転信号ＡとＢ又はφ０
と７１の間における位相ずれをスキューと呼ぶ）が生じ
る。実際には入力φ１，７了が低周波である７＞〉ｔｄ
ｚの場合は問題ない。しかし１回路性能限界を要求する
ような高速クロックを用いたシステムでは周期に対する
スキューの大きさが無視出来なくなる。これはクロック
に対する制御系信号の周波数マージンが下ることであり
、システムの信頼性低下の一因になる。 本発明の目的は、ディジタル回路のクロック生成回路に
関し、特に二相クロック信号相互間のずれを最小化する
回路を提供することにより、高速ディジタルシステムの
クロック周期に対する制御信号系の変動余裕（＃！１波
数マージン）を上げるためになされたものである。 〔問題点を解決するための手段〕 前記のように２つのラッチ回路で構成する分周回路にお
いては、丁度入力クロック信号のデユーティ比に相当す
る位相差を持ち、これら２つのラッチ回路は相補的に動
作する１本発明は２つのラッチ回路より成る分周回路に
おいて、位相の異なる２つの分周パルス信号を取り出し
、該分周パルス信号の内１つを３つ目のラッチ回路の入
力信号′号として用いることを特徴としたものである。 〔作用〕 ラッチ回路の１つからは他のラッチ回路の出力信号は常
に先行し確定して見える。そこで本発明においては１つ
のラッチ回路から２つの極性の反転した信号を取り出し
夫々別々に入力信号とした２つのラッチ回路を設けて、
後者の２つのラッチ回路の出力信号を一対の二相クロッ
ク信号としたことにより上記目的を達したものである。 〔発明の実施例〕 第１図に本発明の一実施例になる回路図を示す。 ラッチ回１＃１８１１と１２より構成する分周回路は先
の第４図に同じであるが、追加したラッチ回路１３に本
発明の特徴がある。また、回路１３の構成は回路１１と
１２と全く同じ回路である。ここで、信号φ１．φ１は
１２と１３に関しては同じであるが、１１のみ逆位相で
ある。■路１１におけるインバータ６の入力側Ａと出力
側Ｂの位置からの信号が、回路１３と１２の入力信号で
ある。し号を得ることになる。なお１図中で回路２０は
単相の入力信号ｆｉ をφｉと７−−の二相化するため
の回路であるａｆｔ に対してインバータ２１と２２と
２３と２４の偶数段に、２１と２５と２６の奇数段とで
ｆ量に対して論理的に肯定した出力φ鳳と否定した出力
φ戴を得る。なお回路２０では、φ１．φ１のスキュー
最小となるように、インバータ２１から２４へのパルス
伝達遅延時間と２１から２６への同遅延時間が等しくな
るように′インバータ２２と２３に対するインバータ２
５の内部ＭＯＳトランジスタサイズを相方で調節（ＭＯ
Ｓゲートサイズによる遅延時間の調節）をしである第７
図は第１図の回路動作のタイミング波形関係を示したも
のである。先の第５図で説明したと同様にラッチ回路】
１に対しラッチ回路１２と１３は信号φ１（又はφ量）
のパルス幅ｔＷｚだけ遅れた位相ずれを持った動作をす
る。したがって回路１２と１３が回路１１のデータＡと
Ｂを取込む時点ｔ２ではデータＡとＢは既に確定してい
るためφｌ、φ区の立上り、立下り縁に確実に同期した
位相ずれのないスキュー最小のφ０．φ０′の分周パル
スを得ることができる。また本実施例によればラッチ回
路１１，１２．１３は同一回路なので回路の標準化が計
れる。これをＣＭＯ８集積回路に用いれば回路の簡略化
に、効果がある。 〔発明の効果〕 本発明によれば、スキュー（位相ずれ）の最小な二相ク
ロック信号ができるので、クロック信号に対する低制御
信号の周波数マージンが上がり、ディジタルシステムの
信頼性向上になる。またこのことは回路性能限界までク
ロック信号を高めることができるので、高速ディジタル
システムに用いれば効果が大である。
クロック発生回路に関してはＣＱ出版社。 コンピュータ設計技術（１）、７３年発刊、渡辺弘之著
、Ｐ１５６〜１５８等の文献に記載されている。′第２
図は上記の従来技術の典型的なりロック発生回路を示し
たものである０回路構成は発振器、１とその出力パルス
４ｆを１／２に分周する回路２と分周回路２の出力パル
ス２ｆをさらに１／２に分周し多相クロックパルスφ１
．φ！ｔ ＄ｔｓφ２を形成する回路３よりなる。ここ
で分周回路２および３は一般にフリップ・フロップ回路
より構ｌ戊される。なお図中の繰枠４はクロックパルス
φ１．φＺｅ ＊ １ｗ −４’ ｔを活用する計算機
等の大量データ処理ｌ路である。第３図は第１図の回路
のパルス波形タイミング関係を示したものである。 〔発明が解決しようとした問題点〕 データ処理回路４は一般に並列演算回路や並列データ転
送回路等で第２図に示す如き多相クロックパルスφｌ、
φｚ、 ｉｔ ＄ａを用い回路の並列動作を行ないデー
タ処理速度を早めている。この場合クロック周期、φ２
，７τ、７７は夫々がデユーティ５０％パルスで１７４
周期（９０°）の位相差を持ち、分周回路３の入力パル
ス、即ち分周回路２の出力パルス２ｆより作る。パルス
２ｆはφ１゜φＱ、 ＊＊＊ ｔｆｉτの２倍の周波数
のデユーティ５０％パルスでさらに上位の発振器１の出
力パルス４ｆより形成する。パルス４ｆはパルスφ１．
φ２゜＄ｚｔ ＄１の４倍の周波数である。一般にパル
ス発振器の出力パルスは高周波になるほどデユーティ５
０％パルスを得ることが難しくデユーティ・フリーパル
スとして取扱わねばならない、従って第２図の如く発振
器１に続けて分周回路２を設けるのが通常手法である。 第４図はＣＭＯＳ論理回路による一般的なラッチ回路（
１１と１２）を用いた分周回路で、先の第２図の回路２
または３に相当する。図中破線で示した１１と１２は全
く同じラッチ回路であるが。 入力のクロック信号φｉ、 ＄１ （φ亀と７７は位相
が同じ反転信号）の入力方法が逆であるため１１と１２
の回路動作は相互に位相的にずれた補間した動作をする
。また、回路１１と１２において６及び９はインバータ
、５と７及び８と１０はＣＭＯ３回路特有のクロックド
インバータである０回路１１又は１２をＭＯＳトランジ
スタで示したのが第６図である０図においてＰ１〜Ｐｆ
ｌがＰチャンネルＭＯＳトランジスタ、Ｎ１〜Ｎ６がＮ
チャンネルＭＯＳトランジスタで、第４図のインバータ
６と９は鎖線枠６１に、クロックドインバータ５と７及
び８と１０は同様に５１もしくは７１に相当する。 入力データＤ、はφ、がハイ（Ｈｉｇｈ ）レベル。 ７了がロー（Ｌｏｗ） レベルの時クロックドインバー
タ５１を通して取り込まれ、φ嘘がロー、φ亀がハイの
時クロックドインバータ７１を通してデータＤ Ｏ＝Ｄ
ｔ が保持される。 第４図の回路動作を第５図に示し説明する。入力信号φ
＋ｔ ’ｌ”τが周期Ｔであるとき回路１１と１２の出
力Ａ（又はＢ）とφＯ（又はφＯ）には分周した周期２
Ｔの５０％デユーティ・パルスを得る。入力信号φｉ
（又はＢ）とφ０ （又はφＯ）の間の位相差はｔ、
ｗ １の時間差に相当する。 ところで、出力パルスＡとＢはφＯとφＯの間にはイン
バータ６又は９の回路１段当りの遅延時間ｔｄｚに相当
した位相ずれ（以後このような反転信号ＡとＢ又はφ０
と７１の間における位相ずれをスキューと呼ぶ）が生じ
る。実際には入力φ１，７了が低周波である７＞〉ｔｄ
ｚの場合は問題ない。しかし１回路性能限界を要求する
ような高速クロックを用いたシステムでは周期に対する
スキューの大きさが無視出来なくなる。これはクロック
に対する制御系信号の周波数マージンが下ることであり
、システムの信頼性低下の一因になる。 本発明の目的は、ディジタル回路のクロック生成回路に
関し、特に二相クロック信号相互間のずれを最小化する
回路を提供することにより、高速ディジタルシステムの
クロック周期に対する制御信号系の変動余裕（＃！１波
数マージン）を上げるためになされたものである。 〔問題点を解決するための手段〕 前記のように２つのラッチ回路で構成する分周回路にお
いては、丁度入力クロック信号のデユーティ比に相当す
る位相差を持ち、これら２つのラッチ回路は相補的に動
作する１本発明は２つのラッチ回路より成る分周回路に
おいて、位相の異なる２つの分周パルス信号を取り出し
、該分周パルス信号の内１つを３つ目のラッチ回路の入
力信号′号として用いることを特徴としたものである。 〔作用〕 ラッチ回路の１つからは他のラッチ回路の出力信号は常
に先行し確定して見える。そこで本発明においては１つ
のラッチ回路から２つの極性の反転した信号を取り出し
夫々別々に入力信号とした２つのラッチ回路を設けて、
後者の２つのラッチ回路の出力信号を一対の二相クロッ
ク信号としたことにより上記目的を達したものである。 〔発明の実施例〕 第１図に本発明の一実施例になる回路図を示す。 ラッチ回１＃１８１１と１２より構成する分周回路は先
の第４図に同じであるが、追加したラッチ回路１３に本
発明の特徴がある。また、回路１３の構成は回路１１と
１２と全く同じ回路である。ここで、信号φ１．φ１は
１２と１３に関しては同じであるが、１１のみ逆位相で
ある。■路１１におけるインバータ６の入力側Ａと出力
側Ｂの位置からの信号が、回路１３と１２の入力信号で
ある。し号を得ることになる。なお１図中で回路２０は
単相の入力信号ｆｉ をφｉと７−−の二相化するため
の回路であるａｆｔ に対してインバータ２１と２２と
２３と２４の偶数段に、２１と２５と２６の奇数段とで
ｆ量に対して論理的に肯定した出力φ鳳と否定した出力
φ戴を得る。なお回路２０では、φ１．φ１のスキュー
最小となるように、インバータ２１から２４へのパルス
伝達遅延時間と２１から２６への同遅延時間が等しくな
るように′インバータ２２と２３に対するインバータ２
５の内部ＭＯＳトランジスタサイズを相方で調節（ＭＯ
Ｓゲートサイズによる遅延時間の調節）をしである第７
図は第１図の回路動作のタイミング波形関係を示したも
のである。先の第５図で説明したと同様にラッチ回路】
１に対しラッチ回路１２と１３は信号φ１（又はφ量）
のパルス幅ｔＷｚだけ遅れた位相ずれを持った動作をす
る。したがって回路１２と１３が回路１１のデータＡと
Ｂを取込む時点ｔ２ではデータＡとＢは既に確定してい
るためφｌ、φ区の立上り、立下り縁に確実に同期した
位相ずれのないスキュー最小のφ０．φ０′の分周パル
スを得ることができる。また本実施例によればラッチ回
路１１，１２．１３は同一回路なので回路の標準化が計
れる。これをＣＭＯ８集積回路に用いれば回路の簡略化
に、効果がある。 〔発明の効果〕 本発明によれば、スキュー（位相ずれ）の最小な二相ク
ロック信号ができるので、クロック信号に対する低制御
信号の周波数マージンが上がり、ディジタルシステムの
信頼性向上になる。またこのことは回路性能限界までク
ロック信号を高めることができるので、高速ディジタル
システムに用いれば効果が大である。
【図面の簡単な説明】
第１図は本発明の一実施例になるＣＭＯＳクロック回路
図、第２図は従来のクロック発生回路の構成図、第３図
は第１図の動作を説明するタイミング波形図、第４図は
従来の０ＭＯ８論理による分周回路図、第５図は第４図
の動作を説明するタイミング波形図、第６図は第３図の
回路のＭＯＳトランジスタ図、第７図は第１図の回路の
動作を説明するタイミング波形図である。 １１．１２．１３・・・ラッチ回路、２０・・・単相入
力信号を二相化する回路、５，７，８，１０，１６゜１
８・・・クロックドインバータ回路、６，９，１７゜２
１．２２，２３，２４，２５，２６・・・インバータ回
路、１５・・・ダミー回路。
図、第２図は従来のクロック発生回路の構成図、第３図
は第１図の動作を説明するタイミング波形図、第４図は
従来の０ＭＯ８論理による分周回路図、第５図は第４図
の動作を説明するタイミング波形図、第６図は第３図の
回路のＭＯＳトランジスタ図、第７図は第１図の回路の
動作を説明するタイミング波形図である。 １１．１２．１３・・・ラッチ回路、２０・・・単相入
力信号を二相化する回路、５，７，８，１０，１６゜１
８・・・クロックドインバータ回路、６，９，１７゜２
１．２２，２３，２４，２５，２６・・・インバータ回
路、１５・・・ダミー回路。
Claims (1)
- 【特許請求の範囲】 １、２つのラッチ回路より成る分周回路において、位相
の異なる２つの分周パルス信号を取り出し、該分周パル
ス信号の内１つを３つ目のラッチ回路の入力信号とし、
残りの１つの分周パルス信号と３つ目のラッチ回路の出
力パルス信号とを一対のクロック信号として用いること
を特徴としたＣＭＯＳクロック回路。 ２、前記３つ目のラッチ回路に出力パルス信号の位相タ
イミングを調節するためのダミー回路を付加して成るこ
とを特徴とした特許請求の範囲第１項記載のＣＭＯＳク
ロック回路。 ３、入力パルス信号に対してインバータ回路が偶数段と
、奇数段であるようにした２つの極性反転の出力パルス
信号を発生する回路を構成し、該偶数段及び奇数段を構
成するインバータ回路のトランジスタのサイズを調節し
て前記２つの極性の反転した出力パルス信号の位相調節
を行なつていることを特徴としたＣＭＯＳクロック回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030888A JPS62189811A (ja) | 1986-02-17 | 1986-02-17 | Ｃｍｏｓクロツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030888A JPS62189811A (ja) | 1986-02-17 | 1986-02-17 | Ｃｍｏｓクロツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62189811A true JPS62189811A (ja) | 1987-08-19 |
Family
ID=12316264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030888A Pending JPS62189811A (ja) | 1986-02-17 | 1986-02-17 | Ｃｍｏｓクロツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62189811A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0529328A2 (en) * | 1991-07-29 | 1993-03-03 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| US5270580A (en) * | 1991-07-29 | 1993-12-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| EP2391007A3 (en) * | 2010-05-26 | 2013-01-23 | Seiko Epson Corporation | Division circuit, division device, and electronic apparatus |
-
1986
- 1986-02-17 JP JP61030888A patent/JPS62189811A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0529328A2 (en) * | 1991-07-29 | 1993-03-03 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| US5270580A (en) * | 1991-07-29 | 1993-12-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| EP2391007A3 (en) * | 2010-05-26 | 2013-01-23 | Seiko Epson Corporation | Division circuit, division device, and electronic apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8253466B2 (en) | Clock generators for generation of in-phase and quadrature clock signals | |
| US5327019A (en) | Double edge single data flip-flop circuitry | |
| JPS6216478B2 (ja) | ||
| US5864246A (en) | Method and apparatus for doubling a clock signal using phase interpolation | |
| JPS62189811A (ja) | Ｃｍｏｓクロツク回路 | |
| KR102580172B1 (ko) | 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법 | |
| CN111934655A (zh) | 一种脉冲时钟产生电路、集成电路和相关方法 | |
| US3935475A (en) | Two-phase MOS synchronizer | |
| US8487682B2 (en) | Multi-phase clock generator | |
| US6731149B2 (en) | Synchronizing circuit for generating a signal synchronizing with a clock signal | |
| KR102643441B1 (ko) | 반도체 장치의 클럭 생성 회로 | |
| JPS5840922A (ja) | クロツク発生回路 | |
| JP2690516B2 (ja) | リングカウンタ | |
| JP3369746B2 (ja) | 分周回路 | |
| JP3001544B1 (ja) | パルス同期化回路 | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| Chattopadhyay et al. | A globally asynchronous locally dynamic system for ASICs and SoCs | |
| KR100376224B1 (ko) | 집적도를높이기위한플립플롭회로 | |
| JPH03235411A (ja) | ラッチ回路及びフリップ・フロップ回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JPH05327435A (ja) | 半導体集積回路装置 | |
| JPH04258013A (ja) | 周波数逓倍デイジタル・ロジック回路 | |
| JPH0749680Y2 (ja) | シフトレジスタの駆動回路 | |
| JPH0738572B2 (ja) | 同期型順序回路 | |
| JP2007235501A (ja) | フリップフロップ回路及び半導体集積回路 |