JPH04258013A - 周波数逓倍デイジタル・ロジック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・ロジック
回路、特に周波数逓倍回路に関する。

【０００２】

【従来の技術】周波数二倍化回路のような周波数逓倍回
路は、入力信号の周波数を逓倍するのに有益である。こ
れらの回路は、例えば集積回路内の種々のトランジスタ
の動作／非動作タイミング（制御タイミング）を制御す
るために使用する入力パルス列（クロック・パルス列）
の周波数を変えるために有益である。

【０００３】従来技術における種々の周波数逓倍回路の
なかには、フェーズ・ロックド・ループ（ＰＬＬ）を含
むアナログ回路或いはディジタル回路がある。しかし、
高精度の周波数逓倍を達成するためには、ＰＬＬを用い
た方法では信号が安定化される必要があり、ひいては相
当に長い回路安定化時間、即ち（クロック）信号の入力
開始後からその出力が所望の出力信号を安定且つ正確に
示すようになるまでに長期に亘り（クロック）信号を入
力する必要がある。従って、このＰＬＬを用いた方法で
は，初期に入力クロック信号がその周波数逓倍回路に印
加される貴重な時間を浪費する。更に、このように長い
回路安定化時間を要するために、ＰＬＬを用いた方法で
は半導体基体（チップ）の表面では集積回路の集積パー
ツとして、仮にも全く容易に作製することはできない相
当に高い値の容量素子または抵抗素子、或いはそれらの
両者を使用することが必要である。代わりに、通常これ
らの素子は半導体基体チップの外で作られなければなら
ず、即ちいわゆる「混成集積回路」に構成されている。

【０００４】このような混成集積回路は、例えば「ＩＥ
ＥＥの１９９０年カスタム集積回路会議」の１５．１．
１−１５．１．４頁で発表されたジー・グーティヤレス
（Ｇ．Ｇｕｔｉｅｒｒｅｚ）氏の論文、「２７５ＭＨｚ
グラフィック・ディスプレイ用、集積回路ＰＬＬクロッ
ク発生器（Ａｎ　　Ｉｎｔｅｇｒａｔｅｄ　　ＰＬＬ　
　Ｃｌｏｃｋ　　Ｇｅｎｅｒａｔｏｒ　　ｆｏｒ　　２
７５ＭＨｚＧｒａｐｈｉｃ　　Ｄｉｓｐｌａｙｓ）」に
記述されている。この論文に詳細に記述されている回路
には二個の抵抗と二個のキャパシターが使用されている
。

【０００５】

【発明が解決しようとする課題】従って、回路のコスト
と複雑さを低減するために、そのような長い安定化時間
を持たず、外付けの抵抗またはキャパシター或いは他の
外付け要素を何ら必要としない周波数逓倍回路が望まれ
ている。

【０００６】

【課題を解決するための手段】請求項１に記載された本
発明により、外付け要素を何ら必要とせず、且つ入力ク
ロック・パルス信号の一周期以下の安定化時間を持ち、
単一の半導体チップに作製することができる周波数逓倍
回路装置が構成される。

【０００７】

【実施例】以下、各図において基本的に同様な要素は同
一の参照符号で示されている。図１は、入力端１０１及
び出力端１０２を有するディジタル・ロジック回路構成
の周波数二倍化回路１００を示す。クロック信号源２０
１が入力端１０１に接続され、各パルスがＴ／２のパル
ス幅を持ち、各パルスの立ち下がりエッジがその次のパ
ルスの立ち上がりエッジからＴ／２だけ隔たっているク
ロック・パルス列を供給する。従って、ｆ＝１／Ｔが周
波数二倍化回路１００によって二倍化されるべき周波数
である。即ち、各パルスがＴ／４のパルス幅を持ち、各
パルスの立ち下がりエッジがその次のパルスの立ち上が
りエッジからＴ／４だけ隔たっている出力パルス列が出
力端１０２に生成される。即ち、出力パルス列の周波数
は１／（Ｔ／２）＝２ｆである。

【０００８】周波数二倍化回路１００の出力端１０２は
、この出力パルス列を利用手段即ち装置２０２に供給す
る。周波数二倍化回路１００は半導体チップの主面上に
集積される利点があり、この回路は相互に接続され双方
とも相補形金属酸化膜半導体（ＣＭＯＳ）技術のような
シリコン技術で容易に集積することができるＮＯＲゲー
トとインバータ・ゲートとで構成されている。更に、代
表的にはクロック信号源２０１は勿論のこと、利用装置
２０２は周波数二倍化回路１００と同じ半導体チップ上
に集積することができ、或いは別の半導体チップ上に集
積することもできる集積回路である。

【０００９】周波数二倍化回路１００は、Ａ、Ｂ、Ｄの
三列から成るカスケード接続回路ボックスＡ１、Ａ２、
Ａ３、・・・、Ｂ１、Ｂ２、Ｂ３、・・・、Ｄ１、Ｄ２
、Ｄ３、・・・、を有する。これら回路ボックスの各々
は実質的に同一であり、図２に回路網１０として詳細に
示されている。幾つかの回路ボックスでは端子が何処に
も接続されておらず、従ってそのような回路ボックスの
図示は省略されている。それでも、構成の簡単化及び動
作中における電気的なローディングを等質化する利益を
得るために、全回路ボックスを完全に構成するように要
望することはできる。

【００１０】図２に示されるように、このような各回路
網１０が、六個の端子Ｃ（Ｃｌｏｃｋ）、ＭＯ（Ｍａｒ
ｋ　　Ｏｏｕｔ）、ＯＵ（Ｏｕｔｐｕｔ）、ＭＱ（Ｍａ
ｒｋＱｕａｌｉｆｉｅｄ）、ＭＩ（Ｍａｒｋ　　Ｉｎ）
、ＩＮ（Ｉｎｐｕｔ）を有する。仮にこれら回路網１０
のうち特定のものについては、端子Ｃはクロック・パル
ス列源に接続され、端子ＩＮは直前の回路網１０の端子
ＭＩに接続され、端子ＭＱは後で述べるように接続され
ている。回路網１０は２進出力ＮＯＲゲート１１、１２
、１４、１５、１６と２進出力インバータ１３を有し、
これらが図示の如く相互に接続されている。

【００１１】ＮＯＲゲート１５、１６は交差接続されて
、入力Ｓ、Ｒを持つフリップ・フロップを形成している
。

【００１２】回路網１０の基本的な特徴の一つは、ＮＯ
Ｒゲート１２の２進出力がその入力のうちの一方の変化
に応答して変化するときの応答時間遅延（ゲート遅延）
ｄである。他の各ＮＯＲゲートもまた、それらが同時に
同じ方法で製造されているのでこの時間遅延ｄを持って
いる。インバータ１３もまたゲート遅延を有するが、Ｎ
ＯＲゲートは他の点では全て同じであるもののインバー
タのように一個の入力（プル・ダウン）トランジスタを
持つのではなく少なくとも二個の入力（プル・ダウン）
トランジスタを持ち、そのためにインバータより多くの
寄生容量を有するので、一般にインバータはＮＯＲゲー
トより遅延が少なく、他のインバータ全てにおいても無
視されているようにそのゲート遅延は無視することがで
きるから、この回路網１０の動作を述べる際、インバー
タのゲート遅延は無視される。

【００１３】図３に示されるように、Ａ列では第ｎ番目
の回路ボックスＡｎの信号Ｒ、Ｓ、ＭＯの時間プロフィ
ールがそれぞれＲＡｎ、ＳＡｎ、ＭＯＡｎで示されてい
る。Ｄ列の全ての回路ボックスは同じクロック・パルス
列ＣＬＫを供給されているので、Ｄ列での信号ＲＤｎ、
ＳＤｎ、ＭＯＤｎの時間プロフィールはそれぞれ信号Ｒ
Ａｎ、ＳＡｎ、ＭＯＡｎの時間プロフィールと同じにな
る。一方、Ｂ列の全ての回路ボックスはインバータ２０
３を介して補クロック・パルス列ＣＬＫ［−］を供給さ
れているので、信号ＲＢｎ、ＳＢｎ、ＭＯＢｎの時間プ
ロフィールはそれぞれ各ｎについて信号ＲＡｎ、ＳＡｎ
、ＭＯＡｎの時間プロフィールとは相補的で、Ｔ／２の
位相ずれを持っている。

【００１４】継続期間Ｔを持つ各期間中、クロック・パ
ルス列ＣＬＫは、その期間の前半、例えば時点ｔ＝０か
らｔ＝Ｔ／２の間、２進値“１”（ＨＩレベル）を持ち
、その期間の後半は２進値“０”（ＬＯＷレベル）を持
っている。Ａ列ではＲＡｎがその第ｎ番目の回路ボック
スＡｎの信号Ｒを示している。信号ＲＡ１は一方の入力
がクロック・パルス列ＣＬＫであり他方の入力が接地電
位（ＬＯＷレベル）であるＮＯＲゲート１２（図２参照
）からの出力であるので、この信号ＲＡ１は、立ち上が
りエッジと立ち上がりエッジの両方ともｄの量だけ遅延
されたクロック・パルス列ＣＬＫの反転信号である。 インバータ１３（図２参照）によって、信号ＲＡ１の反
転信号、即ち信号ＲＡ１［−］が回路ボックスＡ１の端
子ＯＵ及び回路ボックスＡ２の端子ＩＮへ供給されてい
る。

【００１５】時点ｔ＝０の直前では、ＣＬＫ＝ＲＡ１［
−］＝０であり、従って時点ｔ＝０の直前ではＲＡ２＝
１である。時点ｔ＝０では、クロック信号ＣＬＫがＨＩ
レベルへジャンプし、従ってゲート遅延ｄの後に信号Ｒ
Ａ１［−］の如何に拘らず信号ＲＡ２がＬＯＷレベルへ
ジャンプし、且つクロック信号ＣＬＫと信号ＲＡ１［−
］がＬＯＷレベルに戻ることによって、即ち信号ＲＡ１
［−］が時点ｔ＝Ｔ／２＋ｄでＬＯＷレベルに戻ったと
き、ゲート遅延ｄの後に再びＨＩレベルへジャンプする
まで信号ＲＡ２はＬＯＷレベルに維持される。この時点
、即ちｔ＝Ｔ／２＋２ｄで信号ＲＡ２がＨＩレベルへジ
ャンプする。同様に、全てのｎについて信号ＲＡｎは時
点ｔ＝ｄでＬＯＷレベルへジャンプし、ｔ＝Ｔ／２＋ｎ
ｄでＨＩレベルへジャンプする。しかし、明らかに十分
大きいｎ、即ちｎ≧（Ｔ／２ｄ＋１）については、この
ように十分大きいｎについてはＴ／２とＴとの間に信号
ＲＡｎの立ち上がりエッジが取り得るスペースが無いの
で、全ての時点ｔでＲＡｎ＝０である。便宜上、Ｔ／２
ｄ＋１をｎｏ＝（Ｔ／２ｄ）＋１で示し、ここで（Ｔ／
２ｄ）が整数ではない場合にはＴ／２ｄ＋１以上の次に
大きい整数が意図されていることが分かる。

【００１６】ｎ≧ｎｏに対する信号ＭＯＡｎ、ＳＡｎに
関しては、そのように大きいｎについては全ての時点ｔ
でＲＡｎ＝０であるので、回路ボックスＡｎ中の交差接
続されたＮＯＲゲート１５、１６によって形成されてい
るフリップ・フロップは、時点ｔ＝０以前に回路が動作
した後、せいぜいでもクロック信号ＣＬＫの一周期Ｔの
間、図３に示されているように全ての時点ｔでＳＡｎ＝
１であり且つ全ての時点ｔでＭＯＡｎ＝０である不変状
態に安定化される。

【００１７】ｎ＜ｎｏに対する信号ＳＡｎに関しては、
図３に示されるように、時点ｔ＝０以前に回路が動作し
た後、せいぜいでも一周期Ｔの間、時点ｔ＝０からｔ＝
Ｔ／２＋ｄまでＳＡｎ＝０であって、このときＳＡ１＝
１であり、即ち信号ＲＡｎが幾らか早くＬＯＷレベルに
なっていて、ゲート遅延後にクロック信号ＣＬＫがＬＯ
Ｗレベルへジャンプする。ゲート遅延後に信号ＲＡｎが
ＨＩレベルへジャンプし、即ち時点Ｔ／２＋（ｎ＋１）
ｄにＳＡｎがＬＯＷレベルへジャンプする。ｎ＜ｎｏに
対するＭＯＡｎに関しては、図３に示されるように、時
点ｔ＝０からｔ＝ｄまでＲＡｎ＝１であり且つ時点ｔ＝
０からｔ＝Ｔ／２＋ｄまでＳＡｎ＝０であるので、時点
ｔ＝０からゲート遅延後に信号ＳＡｎがＨＩレベルに変
わるまで信号ＭＯＡｎはＨＩレベルに留まる。即ち信号
ＭＯＡｎは時点Ｔ／２＋２ｄまでＨＩレベルに留まり、
この時点でＬＯＷレベルへジャンプする。その後、ゲー
ト遅延後に信号ＳＡｎがＬＯＷレベルへジャンプするま
で、信号ＭＯＡｎはＬＯＷレベルに留まる。即ち信号Ｍ
ＯＡｎは時点Ｔ／２＋（ｎ＋２）ｄにＨＩレベルへジャ
ンプする。

【００１８】Ｂ列の回路ボックスの端子ＭＩＢｎに供給
されている信号（図４参照）は、Ａ列の回路ボックスの
端子ＭＯＡｎに生成されている信号と、それら端子が互
いに接続されている（図１、２参照）ので同一である。 従って、２ｎ≧ｎｏ即ちｎ≧ｎｏ／２についてＭＩＢｎ
は常にＬＯＷレベルであり、従って入力信号として供給
されている全ＩＮ信号の反転信号をこれら各ＮＯＲゲー
ト１１へ伝送するようにＢ列の回路ボックス中のＮＯＲ
ゲート１１（図１参照）が動作する。この結果、全ｎ≧
ｎｏ／２について回路ボックスＢｎの出力ＭＱＢｎは、
ｄだけ遅延したこの回路ボックスＢｎへの入力ＩＮの反
転信号、即ち、ｄだけ遅延した回路ボックスＢ（ｎ−１
）の出力ＯＵ、即ち信号ＲＡ（ｎ−１）の反転信号と同
一である。従って、ｎ≧ｎｏ／２について、信号ＭＱＢ
ｎ及びその反転信号ＭＱＢｎ［−］は図４に示されるよ
うなプロフィールを持っている。

【００１９】全ｎ＜ｎｏ／２について、時点ｔ＝０から
ｔ＝Ｔ／２＋２ｄまで全ＭＩＢｎ＝ＭＯＡｎ＝ＨＩであ
り、そのためＢ列の回路ボックス中のＮＯＲゲート１１
は少なくとも時点ｔ＝Ｔ／２＋２ｄからＬＯＷレベルの
出力ＭＱｎを持つ。そのうえ、これら出力ＭＱｎは、時
点ｔ＝Ｔ／２＋２ｄからｔ＝Ｔまでの残存期間中信号Ｒ
Ａ（ｎ−１）がＬＯＷレベル状態であるので、この期間
中はＬＯＷレベルに留まっている。

【００２０】インバータ２６の出力ＨＢに関しては、こ
のインバータ２６とＮＯＲゲート２５との組み合わせ回
路のロジック動作はＯＲゲートと等価である。従って、
この出力ＨＢはｄだけ遅延した全ＭＱＢｎの論理和とな
っている。時点ｔの全てについてＬＯＷレベルではない
ＭＱＢｎのみが、ｎ≧ｎｏ／２についてＬＯＷレベルで
あり、且つ全ＭＱＢｎが時点ｔ＝Ｔ／２＋２ｄで右方向
に同じ（立ち下がり）エッジを有するので、出力ＨＢの
立ち下がりエッジは時点ｔ＝Ｔ／２＋３ｄで生じている
。他方、全ＭＱＢｎについてこれらＭＱＢｎの最も早い
（左方向）立ち上がりエッジがｎ＝ｎｏ／２（ｎｏ／２
が整数であり、さもないときはｎが次に最も大きい整数
である）についてそのＭＱＢｎに対して生じ、従って全
ＭＱＢｎの最も早い立ち上がりエッジが時点ｔ＝（ｎｏ
／２）ｄで生じている。従って、出力ＨＢの立ち上がり
エッジは時点ｔ＝（ｎｏ／２）ｄ＋ｄで生じている。 同様に、クロック信号ＣＬＫがＢ列に配信されているク
ロック信号ＣＬＫ［−］に対して位相がＴ／２ずれてい
るＤ列から取出されている出力信号ＨＤは、時点ｔ＝３
ｄに立ち下がりエッジが有り、且つ（ｎｏ＋３）ｄの時
点に立ち上がりエッジが有る。

【００２１】信号ＨＢ、ＨＤは、ＮＯＲゲート２７への
入力として与えられている。ＮＯＲゲート２７の出力は
、インバータ３０への入力として与えられている。この
結果、このインバータ３０の出力１０２は、図４に示さ
れるようにｄだけ遅延した信号ＨＢ、ＨＤの論理積であ
る。この出力１０２は二つの立ち下がりエッジ、即ち信
号ＨＤの立ち下がりエッジから派生した時点ｔ＝３ｄ＋
ｄでの立ち下がりエッジ及び信号ＨＢの立ち下がりエッ
ジから派生した時点ｔ＝Ｔ／２＋４ｄでの立ち下がりエ
ッジと、二つの立ち上がりエッジ、即ち時点ｔ＝ｎｏ・
ｄ／２＋２ｄでの立ち上がりエッジ及び時点ｔ＝Ｔ／２
・ｎｏ・ｄ／２＋２ｄでの立ち上がりエッジを有する。 他方、出力信号１０２の第一立ち上がりエッジと第二立
ち上がりエッジとの間の期間は、Ｔ／２＋４ｄ−（ｎｏ
・ｄ／２＋２ｄ）＝Ｔ／４＋３ｄ／２に等しい。 従って、この信号１０２はＬＯＷレベルの期間とＨＩレ
ベルの期間とが相違しているが、しかし他の点ではこの
信号１０２はクロック入力ＣＬＫの周波数の二倍の周波
数（二分の一の周期）を持っている所望の信号である。

【００２２】ＨＩレベルの期間対ＬＯＷレベルの期間の
相違を縮小するために、ＮＯＲゲート２５、２８の出力
ＨＢ、ＨＤが、図５に示されるようにそれぞれ別のＮＯ
Ｒゲート５１、５２への入力として与えられている。Ｎ
ＯＲゲート５１は更にクロック入力ＣＬＫ［−］を持ち
、ＮＯＲゲート５２は更にクロック入力ＣＬＫを持って
いる。従って、これらＮＯＲゲート５１、５２の出力Ｈ
Ｂ´、ＨＤ´は、クロック信号ＣＬＫ［−］、ＣＬＫの
各ＨＩレベルがそれぞれｔ＝Ｔ／２とｔ＝０で始まって
いるので、時点ｔ＝Ｔ／２＋ｄとｔ＝ｄにそれぞれの立
ち下がりエッジを持っている。このような構成により、
インバータ３０の出力１０２の中のＬＯＷレベル期間は
Ｔ／４＋ｄ／２に等しく、そのＨＩレベル期間はＴ／４
−ｄ／２に等しい。

【００２３】本発明を特定の実施例について詳細に説明
したが、種々の変形例が可能である。例えば、Ａ列の回
路ボックスのうち第２ｎ番目（ｎは＝連続整数＝１、２
、３、・・・）の回路ボックスのＭＱ端子をＢ列の対応
する第ｎ番目の回路ボックスのＭＩ端子に接続する代わ
りに、Ａ列の回路ボックスのうち第４ｎ番目毎の回路ボ
ックス（Ａ４、Ａ８、Ａ１２、・・・）をＢ列の回路ボ
ックスのうち対応する第２ｎ番目毎の回路ボックス（Ｂ
２、Ｂ４、Ｂ６、・・・）のＭＩ端子に接続することが
可能であり、同様にＢ列の回路ボックスのＭＯ端子をＤ
列の回路ボックスのＭＩ端子に接続することが可能であ
る。やはり周波数二倍化が達成されることは明らかであ
る。

【００２４】Ａ列の回路ボックスＡ２、Ａ４、Ａ６、・
・・のＭＯ端子をそれぞれＢ列の回路ボックスＢ１、Ｂ
２、Ｂ３、・・・のＭＩ端子に接続する代わりに、これ
らＡ列の回路ボックスＡ２、Ａ４、Ａ６、・・・のＭＯ
端子をそれぞれＢ列の回路ボックスＢ２、Ｂ３、Ｂ４、
・・・或いはＢ３、Ｂ４、Ｂ５、・・・のＭＩ端子に接
続することも可能である。即ち、妥当な何らかの小さい
数ｊの第一の組みＢ１、Ｂ２、Ｂ３、・・・、ＢｊのＭ
Ｉ端子はＡ列の回路ボックスのＭＯ端子とは接続されな
いようにすることができる。

【００２５】各回路ボックス１０がＭＩ端子とＭＱ端子
の対を単に一対だけ持つ代わりに、そのような対を多数
持つことが可能であり、各対は他方の入力が同じくＩＮ
端子である別のＮＯＲゲートに接続される。ＭＩをＭＱ
並列パス中に加えている結果、従って各々が別々のＮＯ
Ｒゲート２５、２８からの出力であるＨＢ、ＨＤを加え
た結果は、二倍化以外の周波数逓倍が必要とされる場合
に有益である。これらのような場合、先ずＡ列の第ｎｉ
番目の回路ボックスのＭＯ端子がＢ列の第ｎｋ番目の回
路ボックスのＭＩ端子に接続されているかどうかが確認
されなければならず、そうすれば出力ＨＢがｔ＝Ｔ／２
以前の期間Ｔ（ｉ−ｋ）／２ｉ−ｄ（ｉ＋ｋ）／ｉ或い
は約Ｔ（ｉ−ｋ）／２ｉ、即ちｄ（ｉ＋ｋ）／ｉを無視
した期間に等しい期間に位置する立ち上がりエッジを持
つようになる。ここでｉ、ｋは固定の整数である。

【００２６】同様に出力ＨＤがｔ＝Ｔ以前のやはり約Ｔ
（ｉ−ｋ）／２ｉに等しい期間に位置する立ち上がりエ
ッジを持つようになる。従って、特にｉ＝３、ｋ＝１の
場合には出力ＨＢの立ち上がりエッジがｔ＝Ｔ／２以前
のＴ／３にほぼ等しい期間に位置し、ｉ＝３、ｋ＝２の
場合には出力ＨＢの立ち上がりエッジがｔ＝Ｔ／２以前
のＴ／６にほぼ等しい期間に位置するようになる。同様
に出力ＨＤの立ち上がりエッジがｔ＝Ｔ以後のそれぞれ
Ｔ／３とＴ／６にほぼ等しい時点に位置するようになる
。これらの立ち上がりエッジは、適切なロジック素子を
介して結合されると、周波数三倍化装置として有益であ
る。例えば、Ｂ列とＤ列の二個の異なるＭＱ出力の一方
がｉ＝３、ｋ＝１の場合に相当し、他方がｉ＝３、ｋ＝
２の場合に相当すると、Ｂ列から二個の異なる出力ＨＢ
１、ＨＢ２、Ｄ列から二個の異なる出力ＨＤ１、ＨＤ２
がそれぞれ出力され、これらの出力ＨＤ１、ＨＤ２はロ
ジック・ゲートを介して結合され、ブール関数（ＨＢ１
×ＨＢ２＋ＨＢ１＋ＨＢ２）（ＨＤ１×ＨＤ２）＋ＨＢ
１×ＨＢ２×ＨＤ１×ＨＤ２を発生する。

【００２７】更に、利用装置２０２即ち任意な他の利用
手段（図示せず）は、ＮＯＲゲート２５、２８のうちの
一方、またはインバータ２６、２９のうちの一方の出力
端子に接続することができる。さらに、インバータ２０
３を省略し、別のインバータをＢ列の回路ボックスのＣ
端子への各入力に挿入することができる。

【００２８】最後に、インバータ２０３を除去してイン
バータをＡ列及びＤ列のクロック・ライン上に配置し、
その結果、クロック・パルス列ＣＬＫがＢ列に与えられ
、且つ補クロック・パルス列ＣＬＫ［−］がＡ列、Ｄ列
に与えられて出力２０１の位相が一周期の１／２だけ（
即ち、Ｔ／２の期間だけ）シフトされる。

【００２９】なお、特許請求の範囲に記載された参照番
号は、発明の理解を容易にするためのものであって、そ
の範囲を制限するように解釈されるべきではない。

【００３０】

【発明の効果】以上述べたごとく、本発明によれば、長
い安定化時間を持たず、且つ外付けの抵抗またはキャパ
シター或いは他の外付け要素を何ら必要とせずに、周波
数逓倍回路のコストと複雑さを低減することができる。

【００３１】

【図面の簡単な説明】

【図１】本発明の特定実施例による周波数二倍化回路装
置のロジック回路図である。

【図２】図１に示される各矩形ボックスに含まれている
ロジック回路網を示すロジック回路図である。

【図３】図１に示される装置の動作の説明に有効なロジ
ック信号のタイミング図である。

【図４】図１に示される装置の動作の説明に有効なロジ
ック信号のタイミング図である。

【図５】本発明の好ましい実施例による、図１に示され
る周波数二倍化回路装置の一部のロジック回路図である
。

【符号の説明】

１０　　回路網 １１　　ＮＯＲゲート １２　　ＮＯＲゲート １３　　インバータ １４　　ＮＯＲゲート １５　　ＮＯＲゲート １６　　ＮＯＲゲート ２５　　ＮＯＲゲート ２６　　インバータ ２７　　ＮＯＲゲート ２８　　ＮＯＲゲート ２９　　インバータ ３０　　インバータ ５１　　ＮＯＲゲート ５２　　ＮＯＲゲート １００　　周波数二倍化回路 １０１　　入力端 １０２　　出力端 ２０１　　クロック信号源 ２０２　　利用装置 ２０３　　インバータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】（ａ）　各遅延素子が中間ノード（Ｒ）と
   出力端子（ＯＵ）を有し、且つ各遅延素子が基本的にそ
   の遅延素子へ印加される入力の変化に応答する、同一の
   遅延時間ｄを持つクロック動作遅延素子（１２、１３）
   で構成されている第一のカスケード接続回路（Ａ１、Ａ
   ２、Ａ３、・・・）と、（ｂ）　一組みのクロック動作
   ラッチ（例えばＡ２、Ａ４、Ａ６、・・・内の１４、１
   ５、１６）を有し、その第ｎ番目のクロック動作ラッチ
   の入力端子が前記第一カスケード接続回路（Ａ１、Ａ２
   、Ａ３、・・・）を構成するクロック動作遅延素子の第
   ｎｉ番目（ｎは連続整数、ｉは固定の整数）のノード（
   Ｒ）と接続されている第一の組みのクロック動作ラッチ
   と、（ｃ）　各遅延素子が中間ノード（Ｒ）と出力端子
   （ＯＵ）を有し、且つ各遅延素子が基本的にその遅延素
   子へ印加される入力の変化に応答する、同一の遅延時間
   ｄを持つクロック動作遅延素子（１２、１３）で構成さ
   れている第二のカスケード接続回路（Ｂ１、Ｂ２、Ｂ３
   、・・・）と、（ｄ）　第ｎｋ番目の各ロジック・ゲー
   トが前記第一組みのクロック動作ラッチ（例えばＡ２、
   Ａ４、Ａ６、・・・内の１４、１５、１６）のうち第ｎ
   番目のクロック動作ラッチの出力端子（ＭＯ）に接続さ
   れる一個の入力端子（ＭＩ）を有する第一の組みのロジ
   ック・ゲート（Ｂ１、Ｂ２、Ｂ３、・・・内の１１）と
   、（ｅ）　第一の多入力ロジック・ゲート（２５）と、
   （ｆ）　前記第一組みのロジック・ゲート（１１）の出
   力端子をそれぞれ前記多入力ロジック・ゲート（２５）
   の入力端子に別々に接続する手段、とを有することを特
   徴とする周波数逓倍回路。
2. 【請求項２】（ａ）　一組みのクロック動作ラッチ（例
   えばＢ２、Ｂ４、Ｂ６、・・・内の１４、１５、１６）
   を有し、その第ｎ番目のクロック動作ラッチの入力端子
   が前記第二カスケード接続回路（Ｂ１、Ｂ２、Ｂ３、・
   ・・）のクロック動作遅延素子（１２、１３）のうち第
   ｎｉ番目のクロック動作遅延素子のノード（Ｒ）と接続
   されている第二の組みのクロック動作ラッチと、（ｂ）
   　各遅延素子が中間ノード（Ｒ）と出力端子（ＯＵ）を
   有し、且つ各遅延素子が基本的にその遅延素子へ印加さ
   れる入力の変化に応答する、同一の遅延時間ｄを持つク
   ロック動作遅延素子（１２、１３）で構成されている第
   三のカスケード接続回路（Ｄ１、Ｄ２、Ｄ３、・・・）
   と、（ｃ）　第ｎｋ番目の各ロジック・ゲートが前記第
   二組みのクロック動作ラッチ（例えばＢ２、Ｂ４、Ｂ６
   、・・・内の１４、１５、１６）のうち第ｎ番目のクロ
   ック動作ラッチの出力端子に接続されている一個の入力
   端子（ＭＩ）を有し、それへの各他方の入力端子（ＭＩ
   ）のうち第ｎ番目の入力端子が前記第三のカスケード接
   続回路（Ｄ１、Ｄ２、Ｄ３、・・・）中の第（ｎ−１）
   番目のクロック動作遅延素子（１２、１３）の出力端子
   （ＯＵ）に接続されている第二の組みのロジック・ゲー
   ト（Ｄ１、Ｄ２、Ｄ３、・・・内の１１）と、（ｄ）　
   第二の多入力ロジック・ゲート（２８）と、（ｅ）　前
   記第二組みのロジック・ゲート（Ｄ１、Ｄ２、Ｄ３、・
   ・・１１）のうちのロジック・ゲート（１１）の出力端
   子を前記第二多入力ロジック・ゲート（２８）の入力端
   子に別々に接続する手段と、（ｆ）　前記第一、第二多
   入力ロジック・ゲート（２５、２８）の出力端子を出力
   ロジック・エレメント（２７）に接続する手段、とを更
   に有することを特徴とする、請求項１記載の回路。
3. 【請求項３】前記第一組みのクロック動作ラッチが第一
   のクロック・パルス列（ＣＬＫ）でクロック同期制御さ
   れ、前記第二組みのクロック動作ラッチが前記第一のク
   ロック・パルス列（ＣＬＫ）と相補的な第二のクロック
   ・パルス列（ＣＬＫ［−］）でクロック同期制御され、
   前記第一、第二多入力ロジック・ゲート（２５、２８）
   の出力端子の各出力がそれぞれ、各ロジック・ゲート（
   ２５、２８）の他方の入力端子がそれぞれ前記第一、第
   二のクロック・パルス列に接続されている第一、第二の
   補助出力ロジック・ゲート（５１、５２）の入力端子に
   供給されることを特徴とする、請求項２記載の回路。
4. 【請求項４】各クロック動作遅延素子（１２、１３）が
   、基本的にインバータ（１３）に信号を供給する二入力
   ＮＯＲゲート（１２）から成り、この二入力ＮＯＲゲー
   ト（１２）への入力がこの回路によって逓倍されるべき
   周波数を持つクロック・パルス列（ＣＬＫ）或いはその
   相補的なクロック・パルス列（ＣＬＫ［−］）であるこ
   とを特徴とする、請求項２記載の回路。
5. 【請求項５】ｉ＝１であり、ｋ＝２であることを特徴と
   する、請求項１記載の周波数二倍化回路。
6. 【請求項６】各クロック動作遅延素子（１２、１３）が
   、基本的にインバータ（１３）に信号を供給する二入力
   ＮＯＲゲート（１２）から成り、この二入力ＮＯＲゲー
   ト（１２）への入力がこの回路によって逓倍されるべき
   周波数を持つクロック・パルス列（ＣＬＫ）或いはその
   相補的なクロック・パルス列（ＣＬＫ［−］）であるこ
   とを特徴とする、請求項１記載の回路。
7. 【請求項７】前記第一組みのロジック・ゲート（１１）
   の各々が、基本的に二入力ＮＯＲゲートから成ることを
   特徴とする、請求項１記載の回路。