KR920007342A - 주파수 배율용 디지탈 논리 회로 - Google Patents

주파수 배율용 디지탈 논리 회로 Download PDF

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KR920007342A
KR920007342A KR1019910016603A KR910016603A KR920007342A KR 920007342 A KR920007342 A KR 920007342A KR 1019910016603 A KR1019910016603 A KR 1019910016603A KR 910016603 A KR910016603 A KR 910016603A KR 920007342 A KR920007342 A KR 920007342A
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더블유. 다이오데토 필립
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데이빗 아이. 캡런
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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    • H03—ELECTRONIC CIRCUITRY
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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Abstract

내용 없음

Description

주파수 배율용 디지탈 논리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 특정 실시예에 따른 주파수 배가기 회로의 논리선도,
제2도는 제1도에 보인 각각의 4각 박스에 포함된 논리 네트워크를 보인 논리선도,
제3도는 제1도에 보인 회로의 동작을 설명하는데 이용되는 논리 회로 시간선도,

Claims (7)

  1. 각각 중간 노드(R)와 출력 단자 (OU)를 가지며 인가되는 입력에서의 변화에 응답하여 본질적으로 같은시간지연 d를 갖는 클럭 지연소자(12,13)로 이루어진 제1케스케이드 체인(A1,A2,A3...)과, 제1세트의 클럭 래치(예컨대, A1, A4, A6,.. 에서 14, 15, 16)를 구비하여, 제1체인(A1 A2 A3)에서 클럭 지연 소자중 ni번째 소자의노드(R)는 클럭 래치(예컨데 A2,A4,A6에서 14 15 16)중 n번째 레치의 입력 단자에 연결되며 (여기서 n은 실행 정수이고, i는 고정 정수임), 각각 중간 노드(R)와 출력단자(OU)를 가지며, 인가되는 입력에서의 변화에 응답하여 같은 시간 지연 d를 갖는 클럭 지연 소자(12,13)으로 이루어진 제2케이스케이드 체인(B1 B2 B3)과, 제1세트의 논리 게이트(B1, B2,B3...에서 11)를 구비하여, 한 입력 단자(MI)를 갖는 각각의 게이트중 nk번째 게이트는 제1세트이 래치(예컨데, A2,A4,A6...에서 14,15,16)에서의 클럭 래치들 중 n번째 래치의 출력 단자(MO)에 연결되고, 다른 입력 단자를 갖는 각각의 게이트중 n번째 게이트는 제2케이스케이드 체인에서 클럭 지연소자들(B1, B2, B3...에서 12및 13)중 (n-1)번째 소자의 출력 단자(OU)에 연결되며, 제1다중 입력 논리 게이트(25)와, 제1세트에 있는 논리 게이트(11)각각의 출력 단자를 다중 입력 논리 게이트(25)의 입력 단자들중 개별 입력에 연결시키는 수단을 구비하는 것을 특징으로 하는 주파수 배율기 회로.
  2. 제1항에 있어서, 제2세트의 클럭 래치(예컨데, B2,B4,B6...에서 14,15,16)를 구비하여, 제2케이스케이드체인(B1,B2,B3...)에 있는 클럭 지연소자(12,13)중 ni번째 소자의 노드(R)가 제2세트의 레치의 클럭 래치(예컨데 B2,B4,B6...에서 14,15,16)중 n번째 래치의 입력 단자에 연결되며, 각각 중간 노드(R)와 출력 단자(OU)를 가지며,입력에서의 변화에 응답하여 본질적으로 동일한 시간 지연 d를 갖는 클럭 지연 소자(12,13)로 이루어진 제3케스케이드 체인(D1,D2,D3)과, 제2세트의 논리게이트(D1,D2,D3...에서 11)를 구비하여 , 한 입력 단자를 갖는 각각의 게이트중 nk번째 게이트는 제2세트의 래치(예컨데, B1,B2,B3...에서 14,15,16)에 있는 클럭 래치중 n번째 래치의 출력 단자에 연결되고, 다른 입력단자(IN)각각의 n번째 단자는 제3체인 (D1,D2,D3...)에 있는 (n-1)번째 클럭 지연 소자(12,13)의 출력 단자(OU)에 연결되며, 제2다중 입력 논리 게이트(28)와, 제2세트(D1,D2,D3...에서 )에 있는 논리 게이트(11)각각의 출력 단자를 제2다중 입력 논리 게이트(28)의 입력 단자중 개별 단자에 연결시키는 수단과, 제1및 제2다중 입력 논리 게이트(25,28)의 출력 단자를 출력 논리 소자(27)에 연결시키는 수단을 구비하는 것을 특징으로 하는 주파수 배율기 회로.
  3. 제2항에 있어서, 제1세트는 제1클럭 펄스 시퀸스(CLK)를 클럭되고, 제2세트에 있는 래칠은 제1시퀸스와 상보인 제2클럭펄스 시퀸스(CLK)로 클럭되며, 제1및 제2다중 입력 논리 게이트(25) 각각의 출력이 각각 제2및 제1클럭 펄스 시퀸스에 연결되는 다른 입력 단자를 갖는 제1및 제2보조 출력 논리 게이트(51,52)의 입력 단자로 피드되는 것을 특징으로 하는 주파수 배율기 회로.
  4. 제2항에 있어서, 각각의 클럭 지연소자(12,13)가 본질적으로 인버터(13)로 피드되는 2-입력NOR게이트(12)로 구성되고, 상기 NOR 게이트로의입력들중 한 입력이 클럭 펄스 시퀸스(CLK)혹은 회로에 의해 배가될 주파수를 갖는 상보 클럭 펄스 스퀸스(CLK)인 것을 특징으로 하는 주파수 배율기 회로.
  5. i=1이고 k=2인 제1항에 따른 주파수 배가기 회로.
  6. 제1항에 있어서, 각각의 클럭 지연 소자(12,13)가 인버터(13)로 피드되는 2-입력 NOR게이트(12)로 구성되며, 상기 각각의 NOR게이트로의 입력들중 하나가 클럭 펄스 시퀸스(CLK)혹은 회로에 의해 배가될 주파수를 갖는 상보 클럭 펄스 시퀸스(CLK)인 것을 특징으로 하는 주파수 배율기 회로.
  7. 제1항에 있어서, 제1세트에 있는 각각의 논리 게이트(11)가 2-입력 NOR 게이트로 구성된 것을 특징으로 하는 주파수 배율기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910016603A 1990-09-24 1991-09-24 주파수 증배 회로 KR0154133B1 (ko)

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