KR940003164A - 연산증폭기 - Google Patents
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- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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Abstract
본 발명은 저소비전력형의 연산증폭기를 제공하는 것을 그 목적으로 한다. 본 발명의 연산증폭기는 C-MOS를 캐스케이드 접속하여 이루어지며, 최종단 C-MOS의 출력은 초단 C-MOS의 게이트로 피이드백된다. 또, 복수의 전압입력과 피이드백입력이 병렬로 결합된 콘덴서를 통해 초단 C-MOS의 게이트에 입력된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 연산증폭기의 제1실시예를 나타내는 회로도,
제2도는 본 발명의 제2실시예를 나타내는 회로도,
제3도는 본 발명의 제3실시예를 나타내는 회로도,
제4도는 본 발명의 제4실시예를 나타내는 회로도.
Claims (7)
- C-MOS를 캐스케이드접속함과 아울러, 최종단 C-MOS(mn)의 출력을 초단 C-MOS(ml)의 게이트로 퍼이드백하여 이루어지는 연산증폭기.
- 제1항에 있어서, 초단 C-MOS의 게이트에는, 복수의 전압입력이 입력되고 있는 것을 특징으로 하는 연산증폭기.
- 제1항에 있어서, 초단 C-MOS의 게이트에는 복수의 전압입력 및 피이드백입력이, 병렬인 콘덴서 (Cl)(C2)(C3)에 의해 용량결합되어 있는 것을 특징으로 하는 연산증폭기.
- 제1항에 있어서, 초단 C-MOS의 게이트에는, 입력저항(Rl)을 통해 전압입력이 접속되고, 최종단 C-MOS의 출력이 피이드백저항(R2)을 통해 초단C-MOS의 게이트에 입력되고 있는 것을 특징으로 하는 연산증폭기.
- 제3항에 있어서, 전압입력의 적어도 하나의 인버어터 (mI)를 통해 콘덴서에 접속되어 있는 것을 특징으로 하는 연산증폭기.
- 제3항에 있어서, 초단 C-MOS의 게이트는 기준전압회로(RV)에 접속되 어 있는 것을 특징으로 하는 연산증폭기.
- 제1항에 있어서, 각 근-MOS에서 pMOS동작으로부터 nMOS동작으로의 이행타이밍은 연산증폭기의 소비전력과 응답특성의 균형에 기초하여 설정되어 있는 것을 특징으로 하는 연산증폭기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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