KR960039637A - 집적 버퍼회로 - Google Patents

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KR960039637A
KR960039637A KR1019960010105A KR19960010105A KR960039637A KR 960039637 A KR960039637 A KR 960039637A KR 1019960010105 A KR1019960010105 A KR 1019960010105A KR 19960010105 A KR19960010105 A KR 19960010105A KR 960039637 A KR960039637 A KR 960039637A
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KR
South Korea
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fet
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supply potential
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vdd
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KR1019960010105A
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English (en)
Inventor
요한네스 슈테커
클라우스 루터
쿠르트 호프만
오스카 코봐릭
Original Assignee
알베르트 발도프르 · 롤프 옴케
지멘스 악티엔게젤샤프트
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Abstract

공급 전압에 영향을 받지 않는 출력 전류를 갖는 집적 버퍼회로. 상기 집적 버퍼회로는 제1공급 전위(VDD) 및 제2(접지)공급 전위에 배치된, 적어도 하나의 전압 조정된 제1정전류원(I1) 및 제1FET(T1)의 제1직렬 회로(S1)를 포함하고, 제1FET(T1)의 게이트가 버퍼회로의 입력부(IN)를 형성하며, 제1직렬 회로(S1)의 스위칭 단자(A)가 제1정전류원(I1) 및 제1FET(T1) 사이에서 버퍼회로의 출력부(OUT)를 형성한다. 제1정전류원(I1)은 제1제어 입력부(G1)를 통해 제1공급 전위(VDD)에 비해 일정한 전위차를 갖는 기준 전원(Vref)로써 제어 가능하다. 또한 적어도 하나의 제1저항(R1) 및 제2정전류원(I2)으로 구성되는 제2직렬로 회로(S2)가 제1공급전위(VDD) 및 제2(접지)공급 전위 사이에 있다. 제1저항(R1) 및 제2정전류원(I2) 사이에 있는 제2직렬 회로(S2)의 스위칭 단자(A)에서 기준 전위(Vref)가 형성된다.

Description

집적 버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 제2도는 본 발명의 실시예를 나타낸 회로도.

Claims (9)

  1. 제1공급 전위(VDD) 및 제2(접지)공급 전위에 배치된, 적어도 하나의 전압 제어된 제1정전류원(I1) 및 제1FET(T1)의 제1직렬 회로(S1)를 포함하고, 제1FET(T1)의 게이트가 입력부(IN)를 형성하고, 제1직렬 회로(S1)가 제1정전류원(I1) 및 제1FET(T1) 사이에 출력부(OUT)를 형성하는 스위칭 노드를 포함하며, 제1저전류원(I1)은 제1제어 입력부(G1)를 통해 기준 전위(Vref)로써 제어 가능하고, 상기 기준 전위(Vref)가 제1공급 전위(VDD)에 비해 일정한 전위차를 갖도록 구성된, 입력부(IN) 및 출력부(OUT)을 포함하는 집적 버퍼회로에 있어서, 제1공급 전위(VDD)에 영향을 받지 않은 전류를 전달하는 적어도 하나의 제1저항(R1) 및 제2정전류원(12)으로 구성되는 제2직렬 회로(S2)가 제1공급 전위(VDD) 및 제2(접지)공급 전위 사이에 배치되고, 제1저항(R1) 및 제2정전류원(I2) 사이에 있는 제2직렬 회로(S2)의 한 스위칭 단자(A)에서 기준 전위(Vref)가 형성되며, 상기 스위칭 단자(A)가 제1정전류원(I1)의 제1제어 입력부(G1)와 연결되는 것을 특징으로하는 입력부(IN) 및 출력부(OUT)를 포함하는 집적 버퍼회로.
  2. 제1항에 있어서, 제1정전류원(I1)이 제1채널형(P2)의 제2FET를 포함하고, 상기 트랜지스터의 게이트가 제1제어 입력부(G1)인 것을 특징으로 하는 집적 버퍼회로.
  3. 제2항에 있어서, 제1채널형이p-채널형이고, 제1채널형(P2)의 제2FET의 소스가 제1공급 전위(VDD)와 연결되는 것을 특징으로 하는 집적 버퍼회로.
  4. 제2항 또는 3항 중의 한 항에 있어서, 제1공급 전위(VDD)가, 제1채널형(P2)의 제2FET와 동일한 전기적 특성을 갖는, 다이오드(D1)로서 연결된 FET를 통해 제1항(R1)과 연결되는 것을 특징으로 하는 집적 버퍼회로.
  5. 상기 항 중의 어느 한 항에 있어서, 제2정전류원(I2)이 제2제어 입력부(G2)를 통해 제어 가능하고, 제2공급 전위(접지)에 비해 일정한 전위차를 갖는 제어 전위(Vconst)가 제2제어 입력부(G2)와 연결되는 것을 특징으로 하는 집적 버퍼회로.
  6. 제5항에 있어서, 제2정전류원(I2)이 제2채널형(N2)의 FET를 포함하고, 상기 트랜지스터의 게이트가 제2제어 입력부(G2)인 것을 특징으로 하는 집적 버퍼회로.
  7. 제5항 또는 6항 중 어느 한 항에 한에 있어서, 제1채널형(P3)의 제3FET 및 제2채널형(N3)의 제3FET가 제1공급전위(VDD) 및 제2(접지)공급 전위 사이에 직렬로 배치되고, 제1채널형(P4)의 제4FET, 제2채널형(N4)의 제4FET 및 저항 소자(R)가 제1공급 전위(VDD) 및 제2(접지)공급 전위 사이에 직렬로 배치되며, 제1채널형(P4)의 제4FET의 게이트 및 드레인이 서로 연결되고, 제2채널형(N3)의 제3FET의 게이트 및 드레인이 서로 연결되며, 제1채널형의 제3FET(P3) 및 제4FET(P4)의 게이트가 서로 연결되고, 제2채널형의 제3FET(N3) 및 제4FET(N4)의 게이트가 서로 연결되며, 또한 제2정전류원(I2)의 제2제어 입력부(G2)와 연결되는 것을 특징으로 하는 집적 버퍼회로.
  8. 제5항 또는 6항 중의 어느 한 항에 있어서, 제1채널형(P3)의 제3FET 및 제2채널형(N3)의 제3FET가 제1공급 전위(VDD) 및 제2(접지)공급 전위 사이에 직렬로 배치되고, 제1채널형(P4)의 제4FET, 제2채널형(N4)의 제4FET 및 저항 소자(R)가 제1공급 전위(VDD) 및 제2(접지)공급 전위 사이에 직렬로 배치되며, 제1채널형(P4)의 제4FET의 게이트 및 드레인이 서로 연결되고, 제2채널형(N3)의 제3FET의 게이트 및 드레인이 서로 연결되며, 제2채널형의 제3FET(N3) 및 제4FET(N4)의 게이트가 서로 연결되고, 제1채널형의 제3FET(P3) 및 제4FET(P4)의 게이트가 서로 연결되며, 또한 제2정전류원(I2)의 제2제어 입력부(G2)와 연결되는 것을 특징으로 하는 집적 버퍼회로.
  9. 상기 항 중의 어느 한항에 있어서, 제1저항(R1)이 저항으로서 연결된 트랜지스터인 것을 특징으로 하는 집적 버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960010105A 1995-04-05 1996-04-04 집적 버퍼회로 KR960039637A (ko)

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EP95105126A EP0748047A1 (de) 1995-04-05 1995-04-05 Integrierte Pufferschaltung
EP95105126.7 1995-04-05

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KR1019960010105A KR960039637A (ko) 1995-04-05 1996-04-04 집적 버퍼회로

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EP (1) EP0748047A1 (ko)
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