KR970008894A - 입력버퍼회로 - Google Patents

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KR970008894A
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유끼오 후꾸조
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

작은 진폭과 높은 비트율을 갖는 입력신호용 인터페이스에서, 신호전송선의 수신단에서의 입력신호전압이 기준전압(Vref)과 동일하게 될때, 수신기의 출력전압은 결정되지 않게 된다. 본 발명의 목적은 상기된 문제점을 피하는 것이다. CMOS 커런트 미러형 입력버퍼회로에 있어서, 두 트랜지스터의 도전형이 동일하며 기준전압(Vref)이 트랜지스터(Q1)의 게이트 전극에 인가되는 지점에서 트랜지스터(Q2)는 또다른 트랜지스터(Q1)에 병렬로 접속된다. 트랜지스터(Q2)는 히스테리시스 특성을 입력버퍼회로에 부여하며, 입력버퍼회로의 출력전원(N1)은 트랜지스터(Q2)의 게이트 전극에 공급된다.

Description

입력버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 바람직한 실시예 1의 회로도.

Claims (4)

  1. 기준전압이 공급되는 제1트랜지스터와, 상기 제1트랜지스터와 병렬로 접속되며 입력버퍼회로에 히스테리시스 특성을 부여하는 제2트랜지스터를 구비하며, 상기 제1 및 제2트랜지스터의 도전형은 동일하며, 상기 제2트랜지스터의 게이트 전극에는 상기 입력버퍼회로의 출력전압이 공급되는 것을 특징으로 하는 CMOS 커런트 미러형 입력버퍼회로.
  2. 기준전압이 공급되는 제1트랜지스터와, 상기 제1트랜지스터와 병렬로 접속되며 입력버퍼회로에 히스테리시스 특성을 부여하는 제2트랜지스터를 구비하며, 상기 제1 및 제2트랜지스터의 도전형은 동일하며, 상기 제2트랜지스터의 게이트 전극에는 상기 입력버퍼회로의 출력전압이 공급되는 것을 특징으로 하는 CMOS 인버터형 입력버퍼회로.
  3. 입력 및 출력단자와, 제1 및 제2전원과, 상기 제1전원과 제1노드점 사이에 접속된 소오스. 드레인 경로 및 에너지 저장신호가 공급된 게이트를 갖는 제1PMOS 트랜지스터와, 병렬로 접속되어 상기 제1노드점과 제2노드점 사이에서 소오스. 드레인 경로를 갖는 제2및 제3PMOS 트랜지스터로써, 상기 제2PMOS 트랜지스터는 기준전압이 공급된 게이트를 가지며, 상기 제3PMOS 트랜지스터는 상기 출력단자에 접속된 게이트를 갖는 제2 및 제3PMOS 트랜지스터와, 상기 제1노드점과 상기 출력단자 사이에 접속된 소오스. 드레인 경로 및 상기 입력단자에 접속된 게이트를 갖는 제4PMOS 트랜지스터와, 상기 제2노드점과 상기 제2전원 사이에 접속된 소오스. 드레인 경로 및, 상기 제2노드점에 접속된 게이트를 갖는 제1NMOS 트랜지스터와, 상기 출력단자와 상기 제2전원 사이에 접속된 소오스. 드레인 경로 및, 상기 제1NMOS 트랜지스터의 상기 게이트와 함께 상기 제2노드점에 접속된 게이트를 갖는 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼회로.
  4. 직렬로 접속되어 제1전원과 제2노드점 사이에서 직렬로 접속된 소오스. 드레인 경로를 갖는 제1및 제2PMOS 트랜지스터로써, 상기 제1PMOS 트랜지스터의 게이트는 에너지 저장 신호가 공급되며, 제2PMOS 트랜지스터의 게이트는 상기 제1노드점에 접속되는 상기 제1및 제2PMOS 트랜지스터와, 직렬로 접속되어 상기 제1전원과 출력단자 사이에서 직렬로 접속된 소오스. 드레인 경로를 갖는 제3 및 제4트랜지스터로서, 상기 제3PMOS 트랜지스터의 게이트는 제1PMOS 트랜지스터의 게이트와 함께 상기 에너지 저장신호가 공급되며, 상기 제4PMOS 트랜지스터의 게이트는 제2PMOS 트랜지스터의 게이트와 함께 상기 제1노드점에 접속되는 상기 제3 및 제4PMOS 트랜지스터와 병렬로 접속되어, 상기 제1노드점과 제2전원 사이에서 소오스. 드레인 경로를 갖는 제1 및 제2NMOS 트랜지스터로서, 상기 제1NMOS 트랜지스터의 게이트는 기준전압이 공급되며, 제2NMOS 트랜지스터의 게이트는 상기 출력단자에 접속되는 상기 제2 및 제1NMOS 트랜지스터와, 상기 출력단자와 상기 제2전원 사이에서 접속된 소오스. 드레인 경로 및 입력 단자에 접속된 제3NMOS 트랜지스터의 게이트를 갖는 제3NMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960028851A 1995-07-25 1996-07-16 입력버퍼회로 KR100220656B1 (ko)

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