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Die
vorliegende Erfindung bezieht sich auf einen Schalter, und hier
insbesondere auf einen Schalter zum Schalten oder eine Einrichtung
zum Anlegen von verschiedenen Spannungen von einer Spannungsquelle
an eine EEPROM-Schaltung.
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In
EEPROM-Schaltungen müssen
zum Programmieren hohe Spannungen an bestimmte, durch ein Programmiermuster
auszuwählende
Schaltungsteile im Inneren des EEPROMs durchgeschaltet werden. Soll
dies ohne Verwendung teuerer Hochvolt-Bauelemente geschehen, also
unter Vermeidung solcher Elemente, die durch kostenspielige Prozessmodifikationen
derart beschaffen sind, dass sie die hohen Programmierspannungen
bearbeiten können, so
folgt alleine daraus bereits ein erheblicher schaltungstechnischer
Aufwand.
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Erschwerend
kommt bei manchen Anwendungen hinzu, dass das EEPROM beim Betrieb
bzw. beim Testen der Schaltung auch bei sehr kleinen Betriebsspannungen,
beispielsweise von nur 1,5V, voll funktionsfähig sein muss.
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Anhand
der 1 wird ein herkömmlicher Schalter
näher beschrieben.
Dieser Schalter umfasst einen Eingang 100, der mit einem
Anschluss 102 einer Spannungsquelle U verbindbar ist, wobei
die Spannungsquelle U zwischen den Anschluss 102 und einen
Bezugspotentialanschluss 104, z.B. 0V oder Masse geschaltet
ist. Der Schalter umfasst einen ersten PMOS-Transistor HP1 und einen zweiten PMOS-Transistor
HP2, die in einer Stromspiegelkonfiguration verschaltet sind und
deren Gate- oder Steueranschluss G über die Leitung GL verbunden sind.
Die Source- oder ersten Anschlüsse
S der PMOS-Transistoren
HP1 und HP2 sind mit der Leitung L verbunden, die ihrerseits mit
dem Eingang 100 verbunden ist. Der Drain- oder zweite Anschluss
D des ersten PMOS-Transistors HP1 des Stromspiegels ist mit einem
Anschluss 106 verbunden, und zwischen den Anschluss 106 und
das Bezugspotential 104 ist eine Stromquelle I geschaltet.
Ferner sind, wie bei Stromspiegelschaltungen üblich, der Gate-Anschluss G
und der Drain-Anschluss
D des ersten PMOS-Transistors HP1 miteinander verbunden. Der Drain-
oder zweite Anschluss D des zweiten PMOS-Transistors HP2 ist mit einem Ausgang 108 bzw.
CG des Schalters verbunden, an den ein Verbraucher V anschließbar ist.
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Ferner
ist zwischen den Drain-Anschluss D des zweiten PMOS-Transistors HP2 und
zwischen das Bezugspotential 104 ein Schaltelement in Form eines
NMOS-Transistors HN2 geschaltet. Der Gate- oder Steueranschluss
G des NMOS-Transistors HN2 empfängt
ein Signal AUS, abhängig
von dem der NMOS-Transistor HN2 durchgeschaltet wird oder nicht,
also dem Drain-Anschluss D des zweiten PMOS-Transistors HP2 des
Stromspiegels bzw. den Ausgang 108 mit dem Bezugspotential 104 verbindet oder
nicht. Wie zu erkennen ist, ist der Source-Anschluss S des NMOS-Transistors HN2 mit
dem Bezugspotential 104 verbunden, und der Drain-Anschluss
D des NMOS-Transistors HN2 ist mit dem Drain-Anschluss D des zweiten
PMOS-Transistors HP2 des Stromspiegels und dem Ausgang 108 bzw. CG
verbunden.
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Bei
der Spannungsquelle U handelt es sich um eine einstellbare Spannungsquelle,
die die durch Schalter an den Verbraucher V zu schaltende Spannung
bereitstellt.
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Die
Funktionalität
der anhand der 1 beschriebenen,
bekannten Schaltung ist derart, dass für den Fall, dass eine Spannung
von 0V am Verbraucher V angelegt werden soll, das Signal AUS, welches
am Gate-Anschluss G des NMOS-Transistors HN2 anliegt auf einen hohen
Pegel getrieben wird, wodurch der Kanal des NMOS-Transistors HN2
leitend wird, so dass der Ausgang 108 des Schalters auf
das Bezugspotential 104 gezogen wird, also keine Spannung
am Verbraucher V anliegt. Soll eine durch die Spannungsquelle U
bereitgestellte Spannung an den Verbraucher V angelegt werden, so
wird das Signal AUS auf ei nen niedrigen logischen Pegel getrieben,
und der Kanal des NMOS-Transistors HN2 ist nicht mehr ausgebildet,
so dass der Ausgang 108 von dem Bezugspotential 104 getrennt
ist. In diesem Fall wird die am Eingang 100 anliegende
Spannung über
den Stromspiegel Transistor HP2 an den Ausgang 108 bereitgestellt,
wobei durch den Stromspiegel sichergestellt ist, dass ein vorbestimmter
Strom am Ausgang 108 fließt.
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Die
in 1 dargestellte Schaltung
arbeitet in dem Betriebsmodus, in dem eine Spannung an dem Verbraucher
V bereitgestellt werden soll, so lange zuverlässig, so lange die am Ausgang 108 bereitzustellende
Spannung nicht im Bereich der Schwellenspannung des PMOS-Transistors
HP2 des Stromspiegels liegt. So lange die am Source-Anschluss S des
PMOS-Transistors
HP2 anliegende Spannung größer ist
als die Schwellenspannung des Transistors HP2 ist das auf der Leitung
GL liegende Potential ausreichend, um den Transistor HP2 sicher
durchzuschalten und die Spannung an den Ausgang 108 weiter
zu leiten.
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Kommt
die Spannung jedoch in den Bereich der Schwellenspannung des Transistors
HP2 oder unterschreitet diese, so ist das auf der Leitung GL anliegende
Potential nicht mehr ausreichend, um den Transistor HP2 durchzuschalten,
die anliegende Spannung wird somit nicht an den Ausgang 108 und damit
den Verbraucher bereitgestellt.
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Dieser
Effekt ist nachteilhaft, da, wie oben erwähnt wurde, beispielsweise bei
EEPROMs als Verbraucher V zum einen die hohe Spannung zum Programmieren
der EEPROMs erforderlich ist, jedoch gleichzeitig auch sehr niedrige
Betriebsspannungen zum Betrieb oder Testen des EEPROMs erforderlich sind,
die in der Größenordnung
der Schwellenspannung des Transistors HP2 liegen können. In
einer solchen Situation kann beim Betrieb bzw. beim Testen des gerade
programmierten EEPROMs nicht mehr derselbe Schalter zum Bereitstellen
der Spannung an den Ausgang 108 verwendet werden, sondern vielmehr
ist es zum Testen bzw.
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zum
Betrieb des Verbrauchers V (EEPROM) dann erforderlich, den Verbraucher
V abzuklemmen und über
eine andere, geeignete Schaltung mit der erforderlichen Betriebs-
bzw. Testspannung zu beaufschlagen.
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Die
EP 0 748 047 A1 beschreibt
eine integrierte Pufferschaltung mit einem Eingang und einem Ausgang,
die eine zwischen einem ersten und einem zweiten Versorgungspotential
angeordnete erste Serienschaltung aus mindestens einer spannungsgesteuerten
ersten Konstantstromquelle und einem ersten Feldeffekttransistors
aufweist, wobei das Gate des ersten Feldeffekttransistors den Eingang
bildet, wobei die erste Serienschaltung einen Schaltungsknoten zwischen
der ersten Konstantstromquelle und dem ersten Feldeffekttransistor
aufweist, der den Ausgang bildet und wobei die erste Konstantstromquelle über einen
ersten Steuereingang mit einem Referenzpotential steuerbar ist,
welches gegenüber dem
ersten Versorgungspotential eine konstante Potentialdifferenz aufweist,
wobei eine zweite Serienschaltung aus mindestens einem ersten Widerstand und
einer zweiten Konstantstromquelle zwischen dem ersten und dem zweiten
Versorgungspotential angeordnet ist, wobei sich an einem Schaltungsknoten
der zweiten Serienschaltung zwischen dem ersten Widerstand und der
zweiten Konstantstromquelle das Referenzpotential einstellt und
wobei der Schaltungsknoten mit dem ersten Steuereingang der ersten
Konstantstromquelle verbunden ist.
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Die
US-A-5,278,460 beschreibt
eine spannungskompensierende CMOS-Eingangspufferschaltung, die eine
erste und eine zweite Potentialquelle umfasst. Ferner ist eine Spannungskompensationsschaltung
vorgesehen, die einen PMOS-Transistor aufweist, dessen Eingangsanschluss
mit einem Spannungseinstellungsknoten verbunden ist. Ein erster
Ausgangsanschluss ist mit der ersten Potentialquelle verbunden,
und ein zweiter Ausgangsanschluss ist mit einem Spannungskompensationstreiberknoten
verbunden. Ferner umfasst die Schaltung eine Eingangspufferschaltung
mit einem Eingangsknoten und einem Ausgangsknoten. Die Eingangspufferschaltung
ist zwischen den Spannungskompensationstreiberknoten und die zweite
Potentialquelle geschaltet.
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Ausgehend
von diesem Stand der Technik liegt der vorliegenden Erfindung die
Aufgabe zugrunde, einen Schalter zu schaffen, der sowohl die Bereitstellung
einer sehr hohen Spannung als auch die Bereitstellung einer sehr
niedrigen Spannung an einen Verbraucher ermöglicht.
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Diese
Aufgabe wird durch einen Schalter gemäß Anspruch 1 gelöst.
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Die
vorliegende Erfindung schafft einen Schalter mit einem Eingang,
einem Ausgang und einem Stromspiegel, der zwischen den Eingang und den
Ausgang geschaltet ist. Der Stromspiegel umfasst einen ersten Transistor
mit einem ersten Anschluss, der mit dem Eingang verbunden ist, einem zweiten
Anschluss zum Empfangen eines Stroms und einem Steueranschluss,
der mit dem zweiten Anschluss verbunden ist, und einen zweiten Transistor mit
einem ersten Anschluss, der mit dem Eingang verbunden ist, einem
zweiten Anschluss, der mit dem Ausgang verbunden ist, und einem
Steueranschluss, der mit dem Steueranschluss des ersten Transistors verbunden
ist. Ferner ist ein erstes Schaltelement vorgesehen, das zwischen
den zweiten Anschluss des zweiten Transistors des Stromspiegels
und einen Bezugspotentialanschluss geschaltet ist. Ferner ist eine
Potentialeinstelleinrichtung vorgesehen, um den Steueranschluss
des zweiten Transistors des Stromspiegels auf ein Potential unterhalb
eines Bezugspotentials einzustellen, wenn eine durch den Schalter zu
schaltende Spannung kleiner oder gleich ist als eine dem zweiten
Transistor des Stromspiegels zugeordnete Schwellenspannung.
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Die
vorliegende Erfindung schafft einen Schalter, der beispielsweise
beim Programmieren, Testen und/oder Betreiben ei nes EEPROMs Verwendung
findet, wobei der Schalter beim Programmieren wahlweise z.B. 0V
oder eine sehr große
Programmierspannung (z.B. 20V) an einen Eingang eines Verbrauchers,
des EEPROMs, durchschaltet und dabei vorzugsweise maximal 1 uA Strom
verbraucht. Der Schalter ist ferner geeignet, um beim Testen des Verbrauchers
eine Spannung zwischen z.B. 0V und etwa der doppelten Betriebsspannung,
z.B. 5V, an den Eingang des Verbrauchers durchzuschalten und dabei
maximal 1 μA
Strom zu verbrauchen. Weiterhin ist der Schalter vorgesehen, um
beim Betreiben des Verbrauchers, des EEPROMs, eine Spannung etwa 0,9V
an den Eingang des Verbrauchers durchzuschalten, wobei die Betriebsspannung
vorzugsweise zwischen 1,5V und 5V liegt und der Stromverbrauch vorzugsweise
wesentlich kleiner als 1μA
ist.
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Vorzugsweise
ist das Bezugspotential, welches an dem Bezugspotentialanschluss
anliegt, so gewählt,
dass dasselbe in dem Fall, wenn die durch den Schalter zu schaltende
Spannung kleiner oder gleich ist als die dem zweiten Transistors
des Stromspiegels zugeordnete Schwellenspannung, zusammen mit der
zu schaltenden Spannung einen Spannungsabfall zwischen dem ersten
Anschluss und dem Steueranschluss des zweiten Transistors des Stromspiegels
bewirkt, der höher
ist als die Schwellenspannung des zweiten Transistors des Stromspiegels.
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Bei
der Potentialeinstelleinrichtung handelt es sich vorzugsweise um
eine Ladungspumpe, wobei gemäß einem
weiteren Aspekt der vorliegenden Erfindung ein Schaltelement zwischen
der Ladungspumpe und einem Bezugspotentialanschluss geschaltet ist.
Das Schaltelement bewirkt eine Verbindung der Ladungspumpe mit dem
Bezugspotentialanschluss, wenn die Ladungspumpe aktiviert ist, und bewirkt
eine Trennung der Ladungspumpe von dem Bezugspotential, wenn die
Ladungspumpe deaktiviert ist. Der Vorteil dieses Aspekts besteht
darin, dass durch die Verwendung dieses Schaltelements die in der
Ladungspumpe vorhandenen Transistoren vor einer zu hohen Spannung
geschützt
werden.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist zusätzlich ein
weiteres Schaltelement vorgesehen, das zwischen die Ladungspumpe
und das Bezugspotential geschaltet ist, und abhängig von einem Potential an
dem Steueranschluss des zweiten Transistors des Stromspiegels aktiviert wird,
wenn dieses Potential um einen vorbestimmten Wert unter ein Potential
an einer Verbindung zwischen diesem Schaltelement und der Ladungspumpe
absinkt. Hierdurch wird für
den Fall, dass durch die Spannungsquelle eine hohe Spannung bereitgestellt
wird und anschließend
abgeschaltet wird, vermieden, dass infolge des Abschaltvorgangs
die Ladungspumpe bzw. die darin enthaltenen Transistoren beschädigt werden.
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Gemäß wiederum
einem weiteren Aspekt der vorliegenden Erfindung ist zwischen den
Steueranschlüssen
des ersten Transistors und des zweiten Transistors des Stromspiegels
ein Schaltelement vorgesehen, welches die zwei Steueranschlüsse verbindet,
wenn die Ladungspumpe deaktiviert ist, und welches die zwei Steueranschlüsse trennt,
wenn die Ladungspumpe aktiviert ist.
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Gemäß einem
bevorzugten Ausführungsbeispiel
werden, um die hohen Spannung verarbeiten zu können, MOS-Transistoren eingesetzt,
die zumindest zwischen ihren Drain-Anschlüssen und den übrigen Anschlüssen (Bulk,
Gate, Source) die volle Programmierspannung, also beispielsweise
20V, aushalten. Anstelle der Verwendung teuerer Hochvolt-Bauelemente,
wie sie im Stand der Technik vorgeschlagen wird, können derartige
Transistoren aus modifizierten Standard-Niedervolt-Transistoren
gebaut werden, indem drainseitig eine hochohmige Driftstrecke vorgesehen
wird, welche einem Fachmann geläufig
ist und daher nicht näher
erläutert
wird. Gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung sind die nachfolgend beschriebenen Hochvolt-Transistoren
(HV-Transistoren) also solche modifizierten Standard-Niedervolt-Transistoren,
die drainseitig eine hochohmige Driftstrecke aufweisen. Derartige Transistoren
sind vorteilhaft, da keine kostspieligen Prozessmodifikationen,
also keine Zusatzmaske, keine Zusatzimplantation, kein dickeres Gateoxid,
erforderlich sind, sondern lediglich eine Änderung im Layout.
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Bevorzugte
Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.
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Nachfolgend
werden anhand der beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele der
vorliegenden Erfindung näher
erläutert.
Es zeigen:
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1 eine herkömmliche
Schaltungsanordnung zum Bereitstellen unterschiedlicher Spannungen
an einen Verbraucher,
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2 eine Schaltungsanordnung
gemäß der vorliegenden
Erfindung zum Bereitstellen unterschiedlicher Spannungen an einen
Verbraucher,
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3 ein bevorzugtes Ausführungsbeispiel der
erfindungsgemäßen Schaltungsanordnung,
und
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4 eine alternative Ausgestaltung
einer Ladungspumpe.
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In
der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele
der vorliegenden Erfindung werden in den verschiedenen Figuren für gleiche
oder gleichwirkende Elemente gleiche Bezugszeichen verwendet.
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2 zeigt eine Schaltungsanordnung
gemäß der vorliegenden
Erfindung zum Bereitstellen unterschiedlicher Spannungen an einem
Verbraucher. Wie durch einen Vergleich mit der 1 zu erkennen ist, unterscheidet sich
die erfindungsgemäße Schaltungsanordnung
dadurch von der in 1 gezeigten
Struktur, dass zusätzlich
eine Ladungspumpe 110 vorgesehen ist, die zwischen die
Leitung GL und das Bezugspotential 104 geschaltet ist.
Die Ladungspumpe 110 umfasst einen Kathodenanschluss K
und einen Anodenanschluss A, wobei der Kathodenanschluss K mit der
Leitung GL verbunden ist, und der Anodenanschluss A mit dem Bezugspotential 104 verbunden
ist.
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Gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung handelt sich bei den Transistoren des
Stromspiegels HP1 und HP2 jeweils um Hochvolt-PMOS-Transistoren,
die durch Standardtransistoren gebildet sind, die drainseitig eine
hohe Driftstrecke aufweisen. Der Schalttransistor HN2 ist ein Hochvolt
NMOS-Transistor, der ebenso durch einen Standardtransistor gebildet
ist, der drainseitig eine hohe Driftstrecke aufweist.
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Für die nachfolgende
Beschreibung der bevorzugten Ausführungsbeispiele sei angenommen, dass
die Spannungsfestigkeit der Standard-Transistoren 5V beträgt, und
ferner sei angenommen, dass die Spannungsfestigkeit der HV-Transistoren
zwischen dem Drain-Anschluss und den restlichen Anschlüssen zumindest
20V beträgt.
Weiterhin sei als Versorgungsspannung eine Spannung zwischen 1,5V
und 3,6V angenommen, und die hohe Spannung, z.B. die Programmierspannung
für ein
EEPROM, sie mit 20V angenommen.
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Die
der vorliegenden Erfindung zugrundeliegende Idee, wie sie im Rahmen
des anhand der 2 gezeigten
Ausführungsbeispiele
zum Ausdruck kommt, besteht darin, einen PMOS-Stromspiegel, der durch die Transistoren
HP1 und HP2 gebildet ist, vorzusehen, in den über den Stromanschluss 106 und
die Stromquelle I ein kleiner Strom I von etwa 0,5 μA eingespeist
wird. Der Ausgang des Stromspiegels wird an den Ausgang 108 des
Schalters gelegt, der mit dem Verbraucher V verbindbar ist. Um den
Ausgang 108 bzw. CG auf beispielsweise 0V zu legen, wird
der Ausgang 108 mittels des HV-NMOS-Transistors HN2 auf
das Bezugspotential gezogen, das hier mit 0V angenommen sei. Dies
wird dadurch erreicht, dass an den Transistor HN2 ein Steuersignal
AUS mit einem hohen logischen Pegel angelegt wird, so dass der Kanal
des Transistors HN2 leitend wird. Der eingeschaltete, also leitende
Transistor HN2 sollte hinlänglich
gut leiten, so dass er den Strom I gegen Masse ableitet wobei an
dessen Drain-Source-Strecke eine Spannung von unter 100 mV entsteht.
In dieser Konfiguration leiten sowohl der Transistor HP1 als auch
der Transistor HP2 jeweils 0,5 μA,
so dass sich ein Gesamtstromverbrauch in diesem Betriebsmodus von
etwa 1 μA
einstellt.
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Soll
an den Ausgang 108 die hohe Programmierspannung angelegt
werden, so wird durch das Treiben des Signals AUS auf einen niedrigen
Pegel der Transistor HN2 sperrend geschaltet und über die Spannungsquelle
U wird an den Schaltereingang 100 und auf die Leitung L
die erwünschte
Spannung angelegt, und der Stromspiegel lädt den Ausgang 108 bzw.
den Knoten CG auf die auf der Spannung L anliegende Spannung (am
Source-Anschluss
der Transistoren HP1 und HP2). In diesem Fall leitet dann nur noch
der Transistor HP1, so dass der Gesamtstromverbrauch in diesem Betriebsmodus
bei etwa 0,5 μA liegt.
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Um
nun auch Spannungen schalten zu können, die beispielsweise in
der Größenordnung
der Schwellenspannung des Transistors HP2 liegen, ist die Ladungspumpe 110 vorgesehen,
mittels der der Gate-Anschluss G des Transistors HP2, also die Leitung
GL, auf ein Potential unterhalb eines Bezugspotentials, (also beispielsweise
von kleiner 0V) gepumpt wird und gleichzeitig auch der Transistor
HN2 sperrend geschaltet wird. Zusätzlich wird in diesem Betriebsmodus
vorgesehen, dass ein Schalter S sperrt, damit der Transistor HP1
nicht leitend wird. Das Potential von K wird dadurch von dem Gate
des Transitors HP1 ferngehalten. Es wird vermeiden, dass das Potential
auf der Leitung GL nach jenem Potential auf der Leitung L gezogen
wird. Durch die negative Ladungspumpe 110 und das Pumpen
des Potentials auf der Leitung GL unter das Bezugspotential wird
der zweite Transistor HP2 sicher leitend und verbindet den Knoten
CG bzw. den Ausgang 108 auch dann mit der Leitung L auf
eine sichere Weise, wenn die auf der Leitung L anliegende Spannung
im Bereich der Schwellenspannung des Transistors HP2 liegt. In diesem
Betriebsmodus ist der Schalttransistor HN2 ebenfalls gesperrt, um
einen hohen Querstrom von der Leitung L über den Transistor HP2 und
den Transistor HN2 gegen das Bezugspotential zu vermeiden.
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Anhand
der 3 wird nachfolgend
ein bevorzugtes Ausführungsbeispiel
des erfindungsgemäßen Schalters
näher erläutert, wobei
die bereits anhand der 2 beschriebenen
Elemente mit gleichen Bezugszeichen versehen sind und nicht nochmals
beschrieben werden.
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Wie
zu erkennen ist, umfasst die Ladungspumpe 110 den Block
PS, der seinerseits zwei NMOS-Transistoren N1 und N2 sowie zwei PMOS-Transistoren
P1 und P2 umfasst, bei denen es sich vorzugsweise um Standard-Niedervolt-Transistoren
handelt. Der Kathodenanschluss K der Ladungspumpe ist mit den Source-Anschlüssen S der NMOS-Transistoren
N1 und N2 in dem Block PS verbunden. Der Anodenanschluss A ist mit
den Source-Anschlüssen S der
PMOS-Transistoren P1 und P2 des Blocks PS verbunden. Der Drain-Anschluss
D des ersten NMOS-Transistors N1 und der Drain-Anschluss D des ersten
PMOS-Transistors P1 sind mit einem gemeinsamen Knoten K1 verbunden.
Ebenso sind der Drain-Anschluss D des zweiten NMOS-Transistors N2
und der Drain-Anschluss D des zweiten PMOS-Transistors P2 mit einem
gemeinsamen Knoten K2 verbunden. Die Gate-Anschlüsse G des ersten NMOS-Transistors
N1 und des ersten PMOS-Transistors P1 sind miteinander und mit dem Knoten
K2 verbunden. Die Gate-Anschlüsse G des zweiten
NMOS-Transistors N2 und des zweiten PMOS-Transistors P2 sind miteinander
und mit dem Knoten K1 verbunden.
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Die
Ladungspumpe umfasst ferner einen Taktgenerator TG, der zwischen
einen Eingang eines Inverters I1 und einen Bezugspotentialanschluss 104 geschaltet
ist. Der Ausgang des ersten Inverters I1 ist mit einem Eingang eines
zweiten Inverters I2 verbunden, und ferner ist zwischen den Ausgang
des ersten Inverters I1 und den Knoten K1 im Block PS ein Kondensator
C1 geschaltet. Zwischen den Knoten K2 und einen Ausgang des Inverters
I2 ist ein zweiter Kondensator C2 geschaltet.
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Die
gerade beschriebene Ladungspumpe 110 ist lediglich ein
bevorzugtes Ausführungsbeispiel,
und kann durch andere geeignete, bekannte Ladungspumpen ersetzt
werden.
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4 zeigt ein Beispiel für eine alternative Ausgestaltung
des Blocks PS',
wobei hier anstelle der MOS-Transistoren drei Dioden in Serie zwischen den
Anodenanschluss und den Kathodenanschluss geschaltet sind, wobei
eine erste Diode D1 zwischen den Anodenanschluss A und den Knoten
K1 geschaltet ist, eine zweite Diode D2 zwischen den Knoten K1 und
den Knoten K2 geschaltet ist, und eine dritte Diode D3 zwischen
den Knoten K2 und den Kathodenanschluss K geschaltet ist. Ferner
sind zur Verdeutlichung auch noch die Kondensatoren C1 und C2 gezeigt,
die dann wieder auf die anhand der 3 gezeigte
Art und Weise zwischen die Knoten K1, K2 und die Inverter geschaltet
werden.
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Gemäß der vorliegenden
Erfindung umfasst der Schalter mit der Ladungspumpe 110 zusätzlich die
nachfolgend dargelegten Elemente, deren Funktionalität nachfolgend
noch näher
erläutert
wird und bezüglich
der Ladungspumpe für
eine neuartige Konfiguration derselben sorgen.
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Bei
den gerade genannten Elementen handelt es sich zum einen um das
Schaltelement HN1, welches vorzugsweise durch einen Hochvolt-NMOS-Transistor
gebildet ist, der zwischen den Anodenanschluss A der Ladungspumpe 110 und
das Bezugspotential 104 geschaltet ist. Ferner ist ein Schaltelement
HP3 in Form eines Hochvolt-PMOS-Transistors vorgesehen, der ebenfalls zwischen
den Anodenanschluss A und das Bezugspotential 104 geschaltet
ist. Der Unterschied zwischen den zwei Schaltelementen HN1 und HP3 besteht
vielmehr in deren Ansteuerung.
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Der
Source-Anschluss S des Transistors HN1 ist mit dem Bezugspotential 104 verbunden,
und der Drain-Anschluss D des Transistors HN1 ist mit dem Anodenanschluss
A verbunden. Der Gate-Anschluss G des Transistors HN1 ist mit einer
Steuerleitung P (Pumpen) verbunden, auf der ein Signal anlegbar
ist, welches anzeigt, ob die Ladungspumpe aktiviert oder deaktiviert
wird. Die Steuerleitung P erstreckt sich von einem Steueranschluss 112 zum
einen zum Gate-Anschluss G des Transistors HN1 sowie zu entsprechenden
Steueranschlüssen
der Inverter I1 und I2. Ferner erstreckt sich die Steuerleitung
P zu der Stromquelle I. Wie zu erkennen ist, empfangen sowohl die
Stromquelle als auch die zwei Inverter jeweils das invertierte Signal
auf der Steuerleitung P.
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Anders
als der Transistor HN1 ist der Transistor HP3 derart verschaltet,
dass dessen Drain-Anschluss D mit dem Bezugspotential 104 verbunden ist,
und dessen Source-Anschluss mit dem Anodenanschluss A verbunden
ist. Ferner ist dessen Gate-Anschluss
G mit dem Katodenanschluss K verbunden.
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Zusätzlich umfasst
die erfindungsgemäße Schalteranordnung
bei dem in 3 gezeigten
Ausführungsbeispiel
einen PMOS-Transistor
P3, der in die Leitung GL zwischen die Gate-Anschlüsse der Transistoren des Stromspiegels
geschaltet ist.
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Genauer
gesagt ist ein Source-Anschluss S des Transistors P3 mit dem Gate-Anschluss
G des ersten Stromspiegeltransistors HP1 verbunden, und ein Drain-Anschluss
D des Transistors P3 ist mit dem Gate-Anschluss des zweiten Stromspiegeltransistors HP2
und mit dem Kathodenanschluss K verbunden. Der Gate-Anschluss G des Transistors
P3 ist mit dem Stromanschluss 106 des Schalters verbunden.
Vorzugsweise kann noch ein weiterer PMOS-Transistor P4 vorgesehen
sein, der zwischen den ersten Stromspiegeltransistor HP1 und den
Stromanschluss 106 geschaltet ist, so dass dessen Drain-Anschluss
D mit dem Stromanschluss 106 verbunden ist, und dessen Source-Anschluss
S mit dem Drain-Anschluss D des ersten Stromspiegeltransistors HP1
verbunden ist. Der Gate-Anschluss G des Transistors P4 ist ebenfalls
mit dem Stromanschluss 106 verbunden.
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Nachfolgend
wird anhand der 3 die Funktionsweise
der exemplarisch dargestellten negativen Ladungspumpe 110 näher erläutert.
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Der
Taktgenerator TG erzeugt eine hochfrequente Rechteckpulsfolge, z.B.
mit einer Frequenz von 1 MHz, wobei ein Signal mit einem hohen Pegel eine
Spannung entsprechend der Betriebsspannung aufweist, und ein Signal
mit einem niedrigen Pegel eine Spannung entsprechend dem Bezugspotential aufweist,
z.B. 0V. Die Inverter I1 und I2 erzeugen aus der Rechteckpulsfolge
zwei gegengleiche Taktsignale und steuern die Pumpkondensatoren
C1 und C2 damit an. Der Block B2 enthält, wie erwähnt, zwei Standard-NMOS-Transistoren
N1 und N2 und zwei Standard-PMOS-Transistoren P1 und P2. Geht z.B. der
Ausgang des Inverters I1 auf den hohen logischen Pegel, so werden
die Drain-Anschlüsse
D der Transistoren N1 und P1 sowie die Gate-Anschlüsse G der
Transistoren N2 und P2 durch die Pumpkapazität C1 ebenso auf ein hohes Potential
gehoben. Zugleich geht der Ausgang des Inverters I2 auf einen niedrigen
logischen Pegel und zieht die Potentiale am Drain-Anschluss D der Transistoren
N2 und P2 sowie am Gate-Anschluss
G der Transistoren N1 und P1 nach unten. Damit sperren die Transistoren
P2 und N1, und die Transistoren P1 und N2 leiten. Der Ausgang der
Ladungspumpe 110 – der
Kathodenanschluss K – wird über den
leitenden Transistor N2 auf ein negatives Potential geladen, da
ja eben erst die Kapazität
C2 das Potential am Drain-Anschluss des Transistors N2 nach unten
gezogen hat. Zugleich lädt der
Transistor P1 die Pumpkapazität
C1, da der Ausgang des Inverters I1 auf einem hohen logischen Pegel
liegt und der Anodenanschluss A der Ladungspumpe über den
leitenden Transistor HN1 auf das Bezugspotential von z.B. von 0V
geschaltet ist.
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Es
sei darauf hingewiesen, dass in diesem Betriebszustand am Steueranschluss 112 ein
die Aktivierung der Ladungspumpe anzeigendes Signal anliegt, welches
gemäß dem dargestellten
Ausführungsbeispiel
ein Pumpsignal P mit einem hohen logischen Pegel darstellt.
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Wie
erwähnt,
können
auch andere Ladungspumpenschaltungen verwendet werden, wie beispielsweise
die anhand der 4 beschriebene.
Diese Ladungspumpenschaltung wird in der Literatur als Dickson Charge
Pump bezeichnet, und kann anstelle des Blocks PS in 3 ebenfalls eingesetzt werden.
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Wesentlich
bei der Ladungspumpe ist nur, dass beim Betrieb derselben – wenn die
Pumpe eine negative Spannung an ihrem Kathodenanschluss K erzeugen
soll – der
Anodenanschluss A an ein vorzugsweise niedriges, unveränderliches
Potential geschaltet ist. Hierzu eignet sich das Bezugspotential von
0V besonders gut. Es wird sich dann nach einigen Pumpzyklen am Kathodenanschluss
K ein Potential einstellen, das geringfügig größer ist als die negative Betriebsspannung.
Dies ist aus folgendem Grund erforderlich: würde man z.B. den Kathodenanschluss
K an die Versorgungsspannung legen und den Anodenanschluss frei
laufen lassen, so entstünde
am Anodenanschluss A ein positives Potential von knapp der doppelten
Versorgungsspannung.
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Zur
Ladungspumpe gehört
ferner auch der Transistor HN1, der beim Betrieb der Pumpe gewährleistet,
dass der Anodenknoten A am Bezugspotential liegt, so dass sich am
Kathodenanschluss K eine negative Spannung ausbilden kann. Zu diesem Zweck
wird der Gate-Anschluss G des Transistors HN1 mit dem Steuersignal
P angesteuert. Dieses ist auf einem hohen logischen Pegel, wenn
die Ladungspumpe pumpen soll, wodurch der Kanal des Transistors
HN1 leitend wird. Soll die Ladungspumpe nicht pumpen, so geht das
Pumpsignal P auf den niedrigen logischen Pegel, um die Transistoren
N1, N2, P1, P2 der Ladungspumpe vor zu hohen Spannungen zu schützen, wie
dies nachfolgend bei der Erläuterung
weiterer Aspekte der vorliegenden Erfindung näher erläutert wird.
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Neben
der oben beschriebenen Bereitstellung der Ladungspumpe, um das Potential
am Gate-Anschluss G des zweiten Stromspiegeltransistors HP2 bei
der Weiterleitung von niedrigen Spannungen auf ein niedriges Potential
zu schalten, umfasst die vorliegende Erfindung noch die folgenden weiteren,
neuartigen Aspekte. Hierbei handelt es sich zum einen um die Verwendung
des Transistors HN1 zum Schutz der Transistoren N1, N2, P1, P2 vor
zu hohen Spannungen, und hier insbesondere dessen Ausführung als
Hochvolt-Transistor sowie dessen Ansteuerung durch das Steuer- oder
Pumpsignal P. Ferner zählt
zu diesem Aspekt die Verwendung des Pumpsignals P bei den Invertern
I1 und I2.
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Ein
weiterer Aspekt betrifft die Verwendung des Transistors HP3 zum
Schutz der Transistoren N1, N2, P1, P2 vor zu hohen Spannungen.
Wiederum ein weiterer Aspekt betrifft die Verwendung der Transistoren
P3 und P4 zur Entkopplung der negativen Spannung auf der Leitung
GL von der Leitung L. Diese drei neuartigen Aspekte werden nachfolgend
näher erläutert.
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Wird
an die Leitung L eine hohe Spannung (z.B. > 20V) angelegt, so fließt der Bias-Strom
I durch die als MOS-Dioden geschalteten Transistoren HP1 und P4.
Hierdurch entsteht am Gate-Anschluss des Transistors P3 eine Spannung,
die den Transistor P3 leitend schaltet. Somit folgt die Leitung
GL der Spannung U mit einem um |Vgs(HP1, I = 0,5 μA)| = ca.
1V kleineren Potential. Wäre
die Ladungspumpe in Betrieb, also das Pumpsignal P auf einem hohen
logischen Pegel, so läge
der Anodenanschluss A auf dem Bezugspotential, z.B. 0V. Der Kathodenanschluss
K läge
hingegen auf einer hohen Spannung U – |Vgs|. Dies würde zur
sofortigen Zerstörung
der Transistoren N1, N2, P1, P2 im Block PS führen, da es sich bei diesen
Transistoren nicht um Hochvolt-Transistoren sondern um Stan dard-Transistoren handelt,
die eine Spannungsfestigkeit von beispielsweise nur 5V haben.
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Um
die Transistoren im Block PS zu schützen, wird in dem Fall, dass
die von der Spannungsquelle U abgegebene Spannung U eine kritische
Größe überschreitet
(z.B. > 5V), das Steuersignal
P auf einen niedrigen logischen Pegel geschaltet. Hierdurch sperrt
der Transistor HN1 und der Anodenanschluss A wird losgelassen und
kann vom Kathodenanschluss K auf ein hohes Potential mitgezogen
werden. Dadurch kommt es zu keiner großen Spannung zwischen dem Kathodenanschluss
K und dem Anodenanschluss A und somit werden auch die Transistoren
in dem Block PS mit keiner großen
Spannung beaufschlagt.
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Die
Spannung fällt
nunmehr an den Kondensatoren C1 und C2 ab, da jene Knoten, die an
dem Block PS angeschlossen sind, ca. auf das Potential des Kathodenanschlusses
gehoben werden, die Ausgänge
der Inverter I1 und I2 jedoch nur auf dem Potential zwischen 0V
und der Betriebsspannung liegen. Um bei den Kapazitäten C1 und
C2 Zerstörungen
zu vermeiden, werden die Inverter I1 und I2 mit dem Eingang „HIGH" versehen, an dem
das Steuersignal P anliegt. Ist das Steuersignal P auf einem hohen
logischen Pegel, so funktionieren die Inverter lehrbuchmäßig, also
ein am Eingang anliegendes Signal mit niedrigem Pegel erzeugt am
Ausgang des Inverters ein Signal mit einem hohen logischen Pegel und
umgekehrt. Ist das Steuersignal P auf einem niedrigen logischen
Pegel, so liefern die Inverter I1 und I2 an ihren Ausgängen stets
ein Signal mit einem hohen logischen Pegel, wodurch die Spannung über die
Kondensatoren C1 und C2 auf U-|Vgs|-VDD beschränkt werden kann, wobei VDD
die Betriebsspannung bezeichnet.
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Beispielhaft
sei eine Programmierspannung U = 20V (von der Spannungsquelle U
bereitgestellt), ein |Vgs| = 1V und VDD = 5V angenommen. In diesem
Fall wird das Dielektrikum von C1 und C2 mit maximal 20 – 1 – 5 = 14V
belastet was beispielsweise für
Poly-Poly-Kondensatoren mit 33 nm dickem ONO zumin dest für die relativ
kurze Dauer des Programmierpulses zulässig ist.
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Ein
weiteres Problem ergibt sich, wenn an der Leitung L ein hohes Potential
U anliegt und anschließend
die Spannungsquelle abgeschaltet wird. In diesem Fall liegt also
kurz vor dem Abschalten der Spannungsquelle die Leitung GL auf dem
Potential U-|Vgs|. Dann wird U = 0 an die Leitung L angelegt. Die
Drain-Bulk-Dioden der Transistoren HP1 und P3 werden dadurch in
Vorwärtsrichtung
betrieben, so dass dieselben leitend werden und die Leitung GL ebenfalls
auf U + 2 × Udb
herunterziehen, wobei Udb die Spannung an der Drain-Bulk-Diode in
Vorwärtsrichtung
ist, beispielsweise etwa 0,6V. Das Problem ergibt sich jetzt am
Anodenanschluss A: dessen Potential kann sich nur über die
Transistoren N1, N2, P1 und P2 entladen. Dabei entstehen jedoch
unzulässig hohe
Gate-Bulk-Spannungen an diesen Transistoren. Maximal sind für diese
Transistoren 5V erlaubt, es können
sich jedoch kurzfristig bis zu 20V einstellen. Dieses Problem wird
noch virulenter, wenn die Spannung U nicht schnell abgeschaltet
wird, sondern – wie
bei Programmierpulsen zum Teil üblich – mit einer
langsamen Rate hinuntergefahren wird, denn dann liegen die hohen
Entladespannungen nicht nur für
Mikrosekunden sondern für
bis zu 500 ms an den Transistoren N1, N2, P1, P2 an und führen somit
zu einer sicheren Zerstörung
derselben.
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Dieses
Problem wird durch den Entladetransistor HP3 gelöst. Wenn das Potential am Kathodenanschluss
K um mehr als eine Schwellenspannung unter das Potential des Anodenanschlusses
sinkt, wird der Kanal des Transistors HP3 leitend und entlädt somit
den Anodenanschluss A. Dadurch wird das Potential des Anodenanschluss
A jenem des Kathodenanschluss K nachgeführt, unabhängig von der Geschwindigkeit
mit der sich der Kathodenanschluss K entlädt.
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Es
sei darauf hingewiesen, dass der Transistor HP3 im Pumpbetrieb nicht
stört.
Der Source-Anschluss und der Bulk- Anschluss sind in diesem Fall durch
den leitenden Transistor HN1 auf das Bezugspotential, z.B. 0V, gelegt
und dessen Gate-Anschluss
befindet sich auf einer negativen Spannung, wobei diese negative
Spannung betragsmäßig 5V nicht überschreitet
und somit die empfindliche Gate-Source-Strecke des HV-PMOS-Transistors HP3 nicht
schädigt.
Es sei ferner darauf hingewiesen, dass der Transistor HP3 für den Fall,
dass eine sehr große
Programmierspannung von beispielsweise U = 20V auf der Leitung L
anliegt, auch nicht geschädigt wird.
In diesem Fall ist der Transistor HN1 nicht leitend, so dass der
Anodenknoten ungefähr
auf dem gleichen Potential ist wie der Kathodenknoten. Also stellt
sich auch hier nur eine kleine Spannung zwischen der Gate-Source-Strecke
des Transistors HP3 ein. Der Anodenanschluss und der Kathodenanschluss
sind beide auf einem hohen Potential gegenüber Masse bzw. gegenüber dem
Bezugspotential, was jedoch für
den HP3 erlaubt ist, da diese Spannung zwischen dem Drain-Anschluss
und dem Gate-Anschluss bzw. zwischen dem Drain-Anschluss und dem
Source-(Bulk-)Anschluss
auftritt.
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Nachfolgend
sei auf die Bedeutung der Transistoren P3 und P4 näher eingegangen.
Würde man die
Transistoren P3 und P4 durch Kurzschlüsse zwischen ihren Drain-Anschlüssen ersetzen – wie dies bei
kommerziellen Stromspiegeln der Fall ist – so ergäbe sich folgendes Problem.
Wenn die Ladungspumpe den Knoten bzw. den Kathodenanschluss K und
somit die Leitung GL auf ein negatives Potential pumpt würde der
Transistor HP1 leitend werden, da dessen Gate-Anschluss auf dem
negativen Potential läge.
Da jedoch sein Gate-Anschluss mit seinem Drain-Anschluss kurzgeschlossen
ist – wie
bei MOS-Dioden üblich – würde der
leitende Kanal des Transistors HP1 das Potential der Leitung GL
nach jenem Potential der Leitung L ziehen. Da die Leitung L aber
positiv ist, könnte
die Leitung GL niemals negativ werden und die Ladungspumpe kann
kein negatives Potential auf der Leitung GL erzeugen.
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Der
Transistor P3 dient nun als Entkopplung zwischen der Leitung GL
und der Leitung L. Wenn die Leitung GL durch die Pumpe auf ein negatives
Potential gepumpt wird und zugleich der Strom I ausgeschaltet wird
(I = 0), sperrt der Transistor P3 und verhindert somit, dass der
Transistor HP1 die Leitung GL entlädt. Um den Strom I beim Pumpbetrieb
auszuschalten, ist die Stromquelle I mit einem Steueranschluss versehen,
der das Pumpsignal P empfängt und
abhängig
davon die Stromquelle ein- oder
ausschaltet.
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Es
sei darauf hingewiesen, dass in dem anderen Betriebsfall, wenn nämlich an
der Leitung L eine hohe Spannung U angelegt ist, die Leitung GL ebenso
auf ein hohes Potential angehoben werden kann. Dennoch fallen zwischen
Drain-Source-Bulk-Gate keine hohen Spannungen an, da der Transistor
P3 in diesem Fall leitet. Somit kann der Transistor P3 ein Standard-Niedervolt-Transistor sein.
Es muss lediglich sichergestellt sein, dass zwischen Drain-Source-Bulk-Gate
und Substrat kein Durchbruch auftritt. Hierzu muss die Wanne, in
dem sich Drain-Source-Bulk-Gate befinden, hinreichend spannungsfest
gegenüber
dem Substrat sein.
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Zusammenfassend
sei festgestellt, dass gemäß dem bevorzugten
Ausführungsbeispiel
der Kern der Erfindung in der Verwendung eines PMOS-Stromspiegels
zum Durchschalten einer Spannung von der Leitung L zum Ausgang 108 ist, wobei
bei bestimmten Betriebsmodi der Gate-Anschluss des Stromspiegels
durch eine negative Ladungspumpe auf negative Spannungen gepumpt wird.
Weitere Aspekte der vorliegenden Erfindung sind die oben beschriebenen
Ansätze,
um die Elemente der Ladungspumpe vor hohen Spannungen im Falle großer Potentiale
auf der Leitung L zu schützen.
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- 100
- Eingang
- 102
- Ausgang
- 104
- Bezugspotential
- 106
- Stromanschluss
- 108,
CG
- Ausgang
- 110
- Ladungspumpe
- 112
- Steueranschluß
- HP1,
HP2, HP3
- Hochvolt-PMOS-Transistoren
- HN1,
HN2
- Hochvolt-NMOS-Transistoren
- GL,L
- Leitung
- I
- Stromquelle
- V
- Verbraucher
- U
- Spannungsquelle
- AUS
- Steuereingang
- A
- Anodenanschluss
- K
- Kathodenanschluss
- PS
- Block
in der Ladungspumpe
- TG
- Taktgenerator
- I1,
I2
- Inverter
- C1,
C2
- Kondensatoren
- D1,
D2, D3
- Dioden
- G
- Gate-
oder Steueranschluß
- S
- Source-
oder erster Anschluß
- D
- Drain-
oder zweiter Anschluß