DE3342336C2

DE3342336C2 - Schnittstellenschaltung

Info

Publication number: DE3342336C2
Application number: DE3342336A
Authority: DE
Inventors: Robert Carolus Nijmegen Croes; Carmine Joseph Hightstown N.J. Gentile; Melvin Lee Bridgewater N.J. Hagge
Original assignee: RCA Corp; US Philips Corp
Current assignee: RCA Corp; US Philips Corp
Priority date: 1982-11-24
Filing date: 1983-11-23
Publication date: 1986-10-02
Also published as: GB8331139D0; KR840006895A; IT1171791B; FR2536607B1; IT8323550A0; GB2130833B; KR910005604B1; US4501978A; FR2536607A1; IE832711L; DE3342336A1; IE55411B1; GB2130833A; JPS59108426A; CA1206535A

Abstract

Ein Spannungsabfallelement (T1) ist den Leitungsstrecken eines ersten und eines zweiten Isolierschicht-Feldeffekttransistors (IGFET P1, N1) komplementärer Leitungstypen zwischen einer ersten und einer zweiten Klemme (15, Masse) in Reihe geschaltet, die an Spannung eines ersten (z. B. 5 Volt) bzw. zweiten (z. B. 0 Volt) Wertes liegen. Die Gate-Elektroden der IGFET's sind mit einer Eingangsklemme (11) gekoppelt, der TTL-Pegel-Signale (z. B. 0,4 bis 2,4 Volt) zuführbar sind, während die Drain-Elektroden mit einem Ausgangsknoten (2) verbunden sind. Wenn der "hohe" TTL-Pegel (z. B. 2,4 Volt) anliegt, verringert das Spannungsabfallelement (T1) die effektive Gate-Source-Spannung (VGS) des ersten IGFET's, so daß der durch ihn fließende Strom verringert und seine effektive Impedanz beträchtlich erhöht wird und der zweite IGFET den Ausgangsknoten mit geringer Verlustleistung auf den zweiten Spannungswert bringen kann. Wenn der "niedrige" TTL-Eingangspegel (z. B. 0,4 Volt) anliegt, ist der zweite IGFET gesperrt, während der erste IGFET durchgeschaltet ist und den Ausgangsknoten auf die Spannung auf der ersten Stromversorgungsklemme abzüglich des Spannungsabfalls am Spannungsabfallelement bringt. Eine regenerative Verriegelungsschaltung (I2, P3), die mit dem Ausgangsknoten verbunden ist, spricht auf das Durchschalten des ersten IGFET's an und koppelt den Ausgangsknoten mit der Spannung an der ersten Stromversorgungsklemme, wodurch der durch das ...

Description

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Die Erfindung betrifft eine Schnittstellenschaltung gemäß dem Oberbegriff des Patentanspruchs 1. Insbesondere handelt es sich um eine Schnittstellen- oder Kopplungsschaltung, die als Pegelverschiebungsschaltung verwendet werden kann.

Aus der US-PS 42 16 390 ist eine Torschaltung für Logiksignale bekannt, welche so vorgespannt ist, daß sie nur bei Signalübergängen Binärsignale von einer Eingangssignalquelle zu einer Verriegelungsschaltung überträgt, wenn die Signalquelle und die Verriegelungsschaltung mit gleichen Spannungen betrieben werden. Nach der Datenübertragung wird die an der Verriegelungsschaltung liegende Betriebsspannung erhöht, so daß an ihr unter Beibehaltung des Verriegelungszustandes eine höhere Ausgangsspannung zur Verfugung steht. Der Aufbau dieser bekannten Schaltung entspricht dem Oberbegriff des Anspruchs 1.

Es ist oft notwendig und/oder wünschenswert, verschiedene Teile eines elektronischen Geräts mit verschiedenen Spannungswerten zu betreiben. Die verschiedenen Teile müssen dann an sogenannten Schnittstellen miteinander gekoppelt werden. Die Signale an den Schnittstellen sind jedoch nicht immer kompatibel und man muß daher Schnittstellen und Pegelverschiebungsschaltungen vorsehen, die die zu koppelnden Teile des Gerätes aneinander anpassen. Die Schnittstellen- oder Pegelverschiebungsschaltungen müssen, wenn sie brauchbar sein sollen, mit den anzuschließenden Teilen des Gerätes u. a. hinsichtlich der Arbeitsgeschwindigkeit, der Anzahl der Komponenten und eines möglichst geringen Leistungsverbrauches kompatibel sein.

Die Probleme, die beispielsweise bei der Kopplung des Ausgangssignales einer Transistor-Transistor-Logikschaltung (TTL-Schaltung) mit dem Eingang einer Komplementär-Metall-Oxid-Halbleiter-Schaltung (CMOS-Schaltung) auftreten, lassen sich am besten unter Bezugnahme auf die den Stand der Technik veranschaulichende Fig. IA erläutern. Das TTL-Eingangssignal, das mit V_1n bezeichnet und in Fig. IB dargestellt ist, hat einen 1- oder hohen Logikwert (Logikpegel), der im Bereich von etwa 2,4 bis 5 Volt liegt und einen 0- oder niedrigen Logikwert, der im Bereich von etwa 0 bis 0,4 Volt liegt. Der hinsichtlich der Unterscheidung zwischen dem hohen und dem niedrigen TTL-Wert ungünstigste Fall liegt vor, wenn der hohe Wert 2,4 Volt und der niedrige Wert 0,4 Volt ist.

Bei CMOS-Schaltungen ist es üblich, eine Eingangs-Pufferschaltung vorzusehen, welche einen P-Kanal-Isolierschicht-Feldeffekttransistor (IGFET) und einen mit diesem in Reihe geschalteten N-Kanal-IGFET, die einen »komplementären Invertierer« bilden, enthält. Wenn die Betriebsspannung (V_DD) der CMOS-Schaltung beispielsweise 5 Volt ist, sollten die Logiksignale 1 und 0 nahe bei 5 Volt bzw. 0 Volt liegen, um zu gewährleisten, daß der eine der beiden IGFET's sperrt, wenn der andere durchgeschaltet ist. Wenn jedoch der höhere Wert der Eingangsspannung V_1n nur 2,4 Volt beträgt, tritt das Problem auf, daß sowohl der P-Kanal- als auch der N-Kanal-IGFET gleichzeitig durchgeschaltet werden. Dabei tritt dann ein Stromweg relativ niedriger Impedanz zwischen V_nn und Masse auf, der eine unerwünscht hohe Verlustleistung zur Folge haben kann. Um diese Schwierigkeit zu vermeiden und stabile Zustände bei den Eingangsspannungswerten 0,4 Volt und 2,4 Volt zu gewährleisten, ist es bekannt, die sich im durchgeschalteten Zustand einstellende Impedanz des P-Kanal-IGFET's wesentlich größer (typischerweise mindestens lOmal größer) zu machen, als die sich im

durchgeschalteten Zustand einstellende Impedanz des N-Kanal-IGFETs, d. h. die Abmessungen des N-IGFETs werden wesentlich größer gemacht als die des IMGFET's. Die starke »Schlagseite« oder Unsymmetrie des Eingangs-Invertierers ermöglicht eine einwandfreie Definition der Ausgangssignale fürTTL-Eingangssignale, sie hat jedoch viele andere Probleme zur Folge.

Erstens ist für Eingangssignale mit vollem, der Spannung zwischen den Stromversorgungsschienen entsprechendem Hub (0-5 Volt), bei denen eine Unsymmetrie des Eingangs-Puffers nicht erforderlich ist, die Ansprache des Eingangs-Puffers stark asymmetrisch. Die im Vergleich zum N-IGFET sehr kleine Steuerleistung hat eine erhebliche Zunahme der Verzögerung für Eingangssignalübergänge der einen Richtung (z. B. 2,4 Volt auf 0,4 Volt) verglichen mit denen der entgegengesetzten Richtung zur Folge. Die Ansprechgeschwindigkeit der Schaltung wird also in der einen Richtung verzögert und die Arbeitsweise der Schaltung dadurch stark beeinträchtigt.

Ein weiteres Problem ist die hohe Verlustleistung des Invertierers in Ansprache auf die TTL-Pegel-Eingangssignale. Einer der Hauptvorteile der CMOS-Technologie ist ihre extrem niedrige Ruheverlustleistung, die in der Größenordnung von Mikrowatt liegt. Diese niedrige Verlustleistung ist jedoch nur bei CMOS-Eingangssignalpegeln vollen Hubes entsprechend der Spannung zwischen den Stromversorgungsschienen gewährleistet. Bei TTL-Pegel-Eingangssignalen kann die statische Verlustleistung um Größenordnungen höher sein und im Milliwattbereich liegen. Die Verlustleistung kann durch Erhöhung der Impedanz der P- und der N-Kana'i-Transistoren herabgesetzt werden. Diese Lösung eignet sich jedoch nicht für schnelle Schaltungen, da die Impedanz der P-Transistoren wesentlich größer als die der N-Transistoren gemacht werden muß und die Zeit zur Aufladung oder Entladung von Schaltungskapazitäten dadurch zu groß würde. Eine Vergrößerung der Abmessungen der Tranristoren (Verringerung ihrer Impedanz) würde einerseits die Verzögerungen verringern, andererseits jedoch das Problem der Verlustleistung vergrößern. Die Notwendigkeit eines N-IGFET's mit dem Vergleich zum P-IGFET vergrößerter Geometrie führt außerdem zu Problemen hinsichtlich des Entwurfes und der Herstellung der Schaltung.

Die Aufgabe der Erfindung besteht darin, mit einem komplementären Invertierer, der beispielsweise zwischen 0 und 5 Volt arbeitet, bei Steuerung durch Signale, die beispielsweise zwischen 0,4 und 2,4 Volt variieren, mit sehr kleiner Verzögerung und im wesentliehen symmetrischer Weise Ausgangssignale nahe bei 0 oder S Volt zu erzeugen und dies mit wenigen Bauteilen und ohne wesentliche Verlustleistung.

Diese Aufgabe wird erfindungsgemäß durch eine Schnittstellenschaltung der eingangs genannten Art mit den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst.

Bei Schaltungsanordnungen gemäß der Erfindung ist ein einen Spannungsabfall erzeugendes Schaltelement (»Spannungsabfallelement«) in Reihe mit dem Source-Drain-Weg eines ersten Isolierschicht-Feldeffekttransistors (IGFET) zwischen eine erste Leistungs- oder Betriebsspannungsklemme und einen Ausgangsknoten geschaltet. Der Drain-Source-Weg eines zweiten IGFET's ist zwischen den Ausgangsknoten und eine zweite Betriebsspannungsklemme geschaltet. Die Gate-Elektroden der beiden IGFET's sind mit einer Eingangsklemme verbunden. Das Spannungsabfallelement verringert die effektive Gate-Source-Spannung des ersten IGFET's und ermöglicht dadurch, den ersten IGFET zu sperren oder in seiner Leitfähigkeit erheblich zu verringern, auch wenn das Eingangssignal einen Wert zwischen den Spannungen a.r. der ersten und der zweiten Betriebsspannungsklemme hat. Die Schaltungsanordnung enthält ferner eine regenerative Verriegelungs- oder Signalspeicherschaltung, die mit dem Aus-,gangsknoten oder der Sourceelektrode des ersten IGFET's gekoppelt ist, auf das Durchschalten des ersten IGFET's anspricht und den Ausgangsknoten auf die Spannung an der ersten Betriebsspannungsklemme klemmt, um einen Potentialversatz am Ausgangsknoten zu beseitigen, der aus dem Versatz oder Spannungsabfall des SpannungsabfaHselementes resultiert, wenn die Eingangsspannung den Wert oder nahezu den Wert der Spannung an der zweiten Klemme hat.

Im folgenden sollen der Ausgangspunkt und Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung näher erläutert werden, in denen entsprechend die Bauteile mit gleichen Bezugszeichen versehen sind. Es zeigt

Fig. IA ein Schaltbild einer bekannten Schnittstellenschaltung;

Fig. IB eine graphische Darstellung typischer Logikpegel, wie sie von einer Transistor-Transistor-Logikschaltung (TTL) erzeugt werden;

Fig. 2 ein Schaltbild einer Schnittstellenschaltung gemäß einer Ausführungsform der Erfindung;

Fig. 3 ein Schaltbild eines Teiles einer anderen Ausführungsform der Erfindung;

Fig. 4 A und 4B Schaltbild von Isolierschicht-Feldeffekttransistoren (IGFET's), die als Dioden geschaltet sind und in den Schaltungen gemäß der Erfindung verwendet werden können und

Fig. 5 ein Schaltbild wieder einer anderen Ausführungsform der Erfindung.

Hier und im folgenden wird auf Isolierschicht-Feldeffekttransistoren (IGFET's) zur Erläuterung der Erfindung Bezug genommen. IGFET's des P-Leitungstyps sind mit dem Buchstaben P und einem anschließenden Bezugszeichen bezeichnet, IGFET's des N-Leitungstyps mit dem Buchstaben N und anschließendem Bezugszeichen.

Die in Fig. 2 als erstes Ausführungsbeispiel der Erfindung dargestellte Schnittstellen- oder Kopplungsschaltung hat eine Eingangsklemme 11, der ein Eingangssignal V_1n von einer nicht dargestellten TTL-Schaltung zugeführt wird. V_m kann sich, wie es in Fig. 2 dargestellt ist, zwischen einem niedrigen oder 0-Wert zwischen 0 und 0,4 Volt und einem hohen oder 1-Wert zwischen 2,4 Volt und V_DD Volt ändern. Bei den vorliegenden Beispielen ist V_DD gleich +5 Volt.

Die Schaltungsanordnung gemäß Fig. 2 enthält einen komplementären Invertierer 11 aus IGFET's Pl und /Vl. Die Gate-Elektroden von /Vl und Pl sind mit der Klemme 11 und ihre Drain-Elektroden mit einem Schaltungsknoten 2 verbunden. Die Sourceelektrode von /Vl ist mit Masse verbunden, während die Sourceelektrode von PX mit einem Schaltungspunkt 13 verbunden ist, an den der Emitter eines bipolaren NPN-Transistors 71 angeschlossen ist. Die Basis und der Kollektor von 71 sind mit einer Klemme 15 verbunden, an der eine Betriebsspannung von V_DD Volt liegt. 71 ist als Diode geschaltet und arbeitet als Spannungsabfallelement, wie unten noch näher erläutert werden wird. Der Eingang eines komplementären Invertierers 11, der IGFET's Pl und Nl enthält, ist mit dem Schaltungsknoten 2 verbun-

den, während der Ausgang dieses Invertierers mit einem Schaltungspunkt 3 und dem Gate eines IGFET's F3 verbunden ist. Der Kanal oder Leitungsweg des IGFET's P3 ist zwischen den Schaltungsknoten 2 und die Klemme 15 geschaltet. Der Invertierer Il ist nur beispielsweise als komplementärer Invertierer dargestellt, man kann statt dessen jedoch auch irgendeinen bekannten Invertierer mit hoher Eingangsimpedanz verwenden.

Die Arbeitsweise der Schaltungsanordnung gemäß Fig. 2 wird im folgenden zuerst für den Fall, daß das Eingangssignal V_tN niedrig ist, d. h. zwischen 0 und 0,4 Volt liegt, und dann für den Fall, daß V_1n hoch ist, also mindestens 2,4 Volt beträgt, betrachtet werden. Für die folgende Diskussion wird femer angenommen, daß V_DD gleich 5,0 Volt ist.

(a) Wenn V_1n kleiner oder gleich 0,4 Volt ist, ist Nl gesperrt. Wegen des Spannungsabfalls an 71 liegt die Source von Pl auf (V_DD-V_BE) Volt, wobei V_BE der Basis-Emitter-Spannungsabfall des Transistors 71 ist, für den ein Wert von 0,6 Volt angenommen werden kann. Wenn also V_DD gleich 5 Volt ist, liegt die Source von FL auf 4,4 Volt. Wenn V_1n seinen niedrigen Wert hat, liegt das Gate von Pl auf höchstens 0,4 Volt und da seine Source auf 4,4 Volt liegt, beträgt seine Gate-Source-Spannung V_GS gleich 4,0 Volt. Pl wird also kräftig durchgeschaltet und leitet im Source-Schaltungsbetrieb, wodurch die Spannung V₂ am Schaltungsknoten 2 auf einen Wert in der Nähe von (V_DD-V_BE) Volt angehoben wird. Wenn keine weiteren Schaltungsteile vorhanden sind, bewirkt das mit dem Leitungsweg von Pl in Reihe geschaltete Element 71, daß die Spannung V₂ am Schaltungsknoten 2 um V_BE Volt versetzt ist, d. h. V₂ wird höchstens (V_DD-V_B£) Volt betragen. Die endgültige Spannung am Schaltungsknoten 2 wird jedoch durch die Kombination aus Pi und dem Invertierer /2 bestimmt, die bewirkt, daß der Spannungsversatz überwunden und beseitigt wird. Angenommen, der Übergangspunkt von Il liege bei etwa V_DD/2, was vorliegt, wenn Pl und Nl für etwa gleiche Impedanzen bei gleichen Vorspannungsverhältnissen ausgelegt sind. Nl leitet daher immer dann, wenn das Potential am Schaltungsknoten 2 größer als V_DDI2 ist, mehr als Pl und bewirkt, daß das Potential V₃ ani Schaltungspunkt 3 gegen Masse geht. Dies hat zur Folge, daß P3 durchschaltet, was zur Folge hat, daß das Potential am Schaltungsknoten 2 weiter über V_DD/2 (und in Richtung auf V_DD) ansteigt, so daß Nl noch stärker leitet und Pl in den Sperrbereich getrieben wird. Die regenerative Rückkopplung zwischen Nl und Pi gewährleistet, daß Nl und Pi kräftig durchgeschaltet werden und daß 72 vollständig gesperrt wird. Der durch das mit dem Leitungsweg von Fl in Reihe geschaltete Element 71 verursachte Spannungsversatz am Schaltungsknoten 2 wird also beseitigt, wenn Fi durchschaltet. Wenn Fi fehlt, könnte Pl geringfügig leiten, wenn sein V₇- abnormal niedrig und das V_BE von 71 abnormal hoch sind. Wenn also V_1n niedrig ist (d. h. zwischen 0 und 0,4 Volt liegt), befindet sich der Schaltungsknoten 2 auf oder sehr nahe bei V_DD Volt, wobei Pl gesperrt und Nl kräftig durchgeschaltet ist, während V3 niedrig ist, d. h. den Wert 0 oder nahezu 0 hat, wodurch Fi kräftig durchgeschaltet wird. Wenn also V_1n seinen niedrigen Wert hat, kann kein Gleichgewichtszustand mit statischer Verlustleistung in der Schaltungsanordnung auftreten, da TVl vollständig gesperrt ist.

(b) Wenn V_tN von seinem niedrigen Wert auf 2,4 Volt ansteigt, schaltet Nl durch. Fl hat eine Gate-Source-Spannung V_as von 2,0 Volt, da an seiner Gate-Elektrode 2,4 Volt und an seiner Sourceelektrode 4,4 Volt (d. h. V_DD-V_BE von 71) liegen. Nimmt man an, daß das V₇- von Fl gleich 0,7 Volt ist, so wird Fl etwas leitend. Das Leitendwerden von Nl, welches eine größere Einrichtung als Fl ist, bewirkt, daß der Schaltungsknoten 2 auf seinen niedrigen Wert, d. h. in die Nähe des Massepotentials gebracht wird. Der niedrige Spannungspegel am Eingang des Invertierers Il bewirkt dann, daß Nl sperrt und F2 durchschaltet, wodurch das Ausgangssignal des Invertierers seinen hohen Wert annimmt und bewirkt, daß Pi sperrt. Die Kombination von F3 und Il verbraucht also keine Ruheleistung.

Das Spannungsabfallelement 71 setzt das Gate-Source-Potential V_GS von Fl und damit den durch Fl fließenden Strom herab.

Der als Diode geschaltete Transistor 71 bewirkt eine Herabsetzung der Gate-Source-Spannung V_(;s von Fl um etwa einen Diodenflußspannungsabfall ohne Begrenzung des Stromes, der durch Fl fließen kann, wenn V_1n den TTL-Logikwert 1 (z. B. 2,4 Volt) hat. Als ungünstigster Fall wurde für den hohen Wert von V_;v ein Minimum von 2,4 Volt angenommen. In vielen Fällen beträgt das Minimum des hohen Wertes von V_/v etwa 2,7 Volt und der typische hohe Wert von V_;v ist 3,5 Volt. Durch das Herabsetzen der Gate-Source-Spannung V_GS von Fl bewirkt 71, daß sich Fl wie eine verhältnismäßig hohe Impedanz verhält, wenn V_/v in das Minimum von 2,4 Volt des hohen Wertes annimmt.

Der durch die Eingangsspannung von 2,4 Volt durchgeschaltete IGFET Nl kann dadurch den Schaltungsknoten 2 auf oder nahezu auf Massepotential bringen.

Das Vorhandensein von 71 ist für die Verringerung der Verlustleistung im Eingangs-Invertierer /1 wichtig.

Wenn 71 fehlt und die Source von Fl direkt mit V_D[) verbunden wäre, treten im ungünstigsten Falle, wenn V_1n gleich 2,4 Volt und V_DD gleich 5 Volt sind, zwischen der Gate- und der Sourceelektrode von Fl eine Spannung von 2,6 Volt auf. Mit 71 in der Schaltung ist V_ÜS von Fl maximal 2 Volt, was eine signifikante Verringerung der Verlustleistung im Invertierer ohne nennenswerte Verringerung der Ansprechgeschwindigkeit oder Symmetrie des Ausgangssignals zur Folge hat. Simulationstests zeigen, daß im typischen Fall mit V_1n gleich 3,5 Volt und V₀₀ gleich 5 Volt die Einschaltung von 71 das Niveau des durch /1 fließenden Stromes um den Faktor 100 herabsetzt.

Außer dem Einfluß auf die Impedanz von Fl ermöglicht die Verwendung von 71 außerdem noch eine Verringerung der Abmessungen des Transistors Nl. wodurch Platz auf einem integrierten Schaltkreis gespart werden kann. Wie oben bereits erwähnt wurde, muß Nl 1- bis lOmal so groß wie Fl gemacht werden, wenn 71 fehlt, um die TTL-Eingangssignalpegel verarbeiten zu können. Die verschiedene Bemessung von ΛΊ und Fl ist erforderlich, um zu gewährleisten, daß V_: erheblich kleiner als V_DDI2 ist, wenn V_1n an der unteren Grenze des hohen Wertebereiches liegt. Mit 71 in der Schaltung braucht Nl nur 2- bis 3mal so groß wie Fl gemacht zu werden. Die Ausgangssignale an den Schaltungspunkten 2 und 3 werden dadurch symmetrischer. Bei der Schaltungsanordnung gemäß Fig. 2 wird nur ein einziges Spannungsabfallelement verwendet, um eine hohe Ansprechgeschwindigkeit zu gewährleisten.

Wenn ein etwas langsameres Arbeiten annehmbar ist. können zwei oder mehr Dioden oder entsprechende Spannungsabfallelemente verwendet werden. Dies ist in Fig. 3 dargestellt, wo zwei als Dioden geschaltete Tran-

sistoren TlA und TlB vorgesehen sind. TlA und TlB, die in Reihe zwischen den Klemmen 13 und 15 geschaltet sind, bewirken, daß die Source-Spannung von Pl gleich oder nahezu gleich (V_OD-2V_fl£) ^v°lt ist. Es sei wie oben wieder angenommen daß V_BE gleich 0,6 Volt und das V₇- von Pl gleich 0,7 Volt sind. Beim Anlegen eines »niedrigen« Eingangssignales an die Klemme 11 sperrt ΛΊ während Pl durchschaltet, so daß V₂ gegen (V₀₀-2V_flE) Volt geht. Für V₀₀ = 5 Volt und V_BE gleich 0,6 Volt wurde V₂ ungefähr gleich 3,8 Volt. In Abwesenheit zusätzlicher Schaltungsteile treten bei V₂ also ein Versatz von 2V_BE auf. Die zusätzliche mitgekoppelte Verriegelungsschaltung aus /2 und P3, wie sie in Fig. 2 dargestellt ist, beseitigt jedoch den Versatz und bewirkt, daß der Schaltungsknoten über 73 auf V_DD Volt gehalten wird. Solange also die Kombination aus den Spannungsabfallelementen und Pl am Schaltungsknoten eine Spannung erzeugen, die positiver ist als der Schaltpunkt des Invertierers II, kann die Kombination aus Il und Fl den Spannungsversatz kompensieren und den Schaltungsknoten 2 auf V₀₀ Volt festhalten.

Wenn die beiden Dioden in Reihe mit der Gate-Source-Strecke von Pl geschaltet sind, ist das Potential an der Sourceelektrode von Pl gleich 3,8 Volt, und da Vj von Pl 0,7 Volt beträgt, muß das Potential am Gate von Pl kleiner als 3,1 Volt sein, um Pl durchschalten zu können. Für eine Eingangsspannung V_1n von 3,1 Volt oder mehr ist Pl also gesperrt und verhält sich wie eine extrem hohe Impedanz.

In Ansprache auf ein »hohes« Eingangssignal von 2,4 Volt an der Klemme 11 schaltet Nl kräftig durch während Pl nahezu gesperrt ist und sich wie eine hohe Impedanz verhält. Die zusätzlichen zwei oder mehr Dioden verringern die Verlustleistung von /1 beträchtlich, wenn V_w an der unteren Grenze des hohen 'Wertebereiches liegt. TlA und TlB könnten noch eine weitere Diode (nicht dargestellt) in Reihe geschaltet werden, dies neigt jedoch dazu, die Ansprechgeschwindigkeit der Schaltung herabzusetzen, da die Schaltungskapazitäten zwischen den verschiedenen Schaltungselementen aufgeladen bzw. entladen werden müssen.

Anstelle der NPN-Bipolartransistoren, die für 71, TlA und TlB dargestellt sind, können auch geeignet geschaltete NPN-Transistoren verwendet werden, um ähnliche Spannungsabfälle zu erzeugen.

In den Fig. 2 und 3 sind Bipolartransistoren, die so geschaltet sind, daß sie als Dioden arbeiten, als Spannungsabfallelemente dargestellt. Diese speziellen Schaltungselemente wurden verwendet, da sie schnell ansprechen und eine gut definierte Charakteristik aufweisen. Man kann jedoch als Spannungsabfallelement auch eine gewöhnliche Diode oder, wie es in Fig. 4 dargestellt ist, einen IGFET ΓΡ1 vom P-Typ oder einen IGFET TNl vom N-Typ, deren Gate jeweils mit dem Drain verbunden ist, verwenden. Generell kann man anstatt von 71 jedes Schaltungselement verwenden, das einen Spannungsabfall erzeugt, der genügend groß ist um den Leistungsverbrauch der Schaltung auf einem annehmbar niedrigen Niveau zu halten, ohne die Ansprechgeschwindigkeit zu beeinträchtigen.

Der Spannungsabfall an den Spannungsabfallelementen (z. B. ΓΡ1, TNl, 71, ΊΊΑ und TlB), die für die Verwendung in den Schaltungen gemäß Fig. 2 und 3 dargestellt sind, hängt bis zu einem gewissen Grade von dem durch das betreffende Element fließenden Strom ab. Diese Eigenschaft fördert die Funktion dieser Elemente. Ist beispielsweise bei der Schaltungsanordnung gemäß Fig. 3 V_1n niedrig, so ist Pl durchgeschaltet und lädt den Spannungsknoten 2 auf (V_OO-2V_B£) Volt. Für V_BE war der feste Wert 0,6 Volt angenommen worden. Während sich jedoch der Schaltungsknoten 2 auflädt nimmt der Strom durch TlA und 71ß (in Abwesenheit einer verlustbehafteten Belastung des Schaltungsknoten 2) beträchtlich ab, so daß der Spannungsabfall an 71,4 und 71S geringer wird. Hierdurch kann die Spannung am Schaltungsknoten 2 (unabhängig von 73 oder bei Fehler von P3) näher an V_DD Volt ansteigen.

Wenn V,_N an der unteren Grenze des hohen Wertebereiches liegt und Pl sowie Nl leiten, fließt auch Strom durch TlA und 71ß. Je höher der Stromfluß durch diese Elemente ist, um so höher ist auch der Spannungsabfall an ihnen. Mit zunehmendem Spannungsabfall an den Spannungsabfallelementen nimmt jedoch der Stromfluß durch Pl ab. Die Strom-Spannungs-Charakteristik des Spannungsabfallelements (ζ. Β. ΓΡΙ, TNl, 71, TLA und TlB) trägt also dazu bei, die Verlustleistung unter den ungünstigsten Verhältnissen zu begrenzen.

Die Schaltungen gemäß Fig. 2 und 3 vermögen als Eingangs-Puffer mit hoher Arbeitsgeschwindigkeit zu arbeiten, sie enthalten wenig Bauelemente und zeichnen sich durch einen stark verringerten Leistungsverbrauch aus.

Bei den Schaltungsanordnungen gemäß Fig. 2 und 3 wird das Eingangssignal V_1n nur Gate-Elektroden von Isolierschicht-Feldeffekttransistoren zugeführt. Dem TTL-Ausgang wird also nur die extrem hohe Impedanz dargeboten, die den Gate-Elektroden der IGFET's zugeordnet ist und praktisch einer offenen Schaltung entspricht.

Bei den Ausführungsformen gemäß Fig. 2 und 3 ist der Rückkopplungstransistor Pi zwischen V₀₀ (Schaltungspunkt 15) und den Ausgang (Schaltungsknoten 2) des Invertierers Ll geschaltet. Wie Fig. 5 zeigt, kann der Stromweg oder Kanal von Pi auch zwischen die Schaltungspunkte 15 und 13 geschaltet werden und dazu dienen, die Spannung am Schaltungspunkt 13 nach V₀₀ hochzuziehen, wenn V_1n den niedrigen Wert annimmt.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schnittstellenschaltung mit zwei zueinander komplementären Isolierschicht-Feldeffekttransistoren (Fl, JVl), deren Gates mit einer Signaleingangsklemme (11) zusammengeschaltet sind, deren ebenfalls zusammengeschaltete Drainelektroden mit einem Schaltungspunkt (2) verbunden sind und deren erster (Fl) mit seiner Sourceelektrode an eine erste Betriebsspannungsklemme (15) geführt ist, während der zweite (JVl) mit seiner Sourceelektrode unmittelbar an der zweiten Betriebsspannungsklemme (Masse) liegt, ferner mit einer nachgeschalteten Verriegelungsschaltung, die einen Inverter (/2) enthält, dessen Eingang mit dem Schaltungspunkt (2) und der Drainelektrode eines dritten Iiolierschicht-Feldeffekttransistors (Pi) vom gleichen Leitungstyp wie der erste (Fl) verbunden ist, der mit seiner Sourceelektrode an die erste Betriebsspannungsklemme (15) geführt ist und mit seinem Gate an den Inverterausgang (3) angeschlossen ist, dadurch gekennzeichnet, daß die Sourceelektrode des ersten Isolierschicht-Feldeffekttransistors (Fl) über ein Spannungsabfallelement (71) mit der ersten Betriebsspannungsklemme (15) verbunden ist, und daß der Schaltungspunkt (2) unmittelbar mit dem Invertereingang verbunden ist und gleichzeitig der Schaltungsausgang (e₀) ist.

2. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Spannungsabfallelement (71) einen Bipolartransistor enthält, dessen Basiselektrode und Kollektorelektrode mit der ersten Betriebsspannungsklemme (15) oder der Sourceelektrode des ersten Isolierschicht-Feldeffekttransistors (Fl) verbunden ist und dessen Emitterelektrode entsprechend mit der Sourceelektrode des ersten Isolierschicht-Feldeffekttransistors (Pl) oder der ersten Betriebsspannungsklemme (15) verbunden ist.

3. Schnittstellenschaltung nach Anspruch 3, dadurch gekennzeichnet, daß das Spannungsabfallelement einen vierten Isolierschicht-Feldeifekttransistor [TPl, TNl) enthält, der mit seiner Steuer- und seiner Drain-Elektrode mit der ersten Betriebsspannungsklemme (15) oder der Source-Elektrode des ersten Isolierschicht-Feldeffekttransistors und der mit seiner Sourceelektrode entsprechend mit der Sourceelektrode des ersten Isolierschicht-Feldeffekttransistors oder der ersten Betriebsspannungsklemme verbunden ist.

4. Schnittstellenschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der Invertierer ein komplementärer Invertierer mit rwei Isolierschicht-Feldeffekttransistoren (PZ, NZ) komplementärer Leitungstypen ist.

5. Schnittstellenschaltung nach einem der voranstehenden Ansprüche, die dahingehend abgewandelt ist, daß die Drainelektrode des dritten Isolierschicht-Feldeffekttransistors (F5) statt mit dem Eingang des Inverters (72) und dem Schaltungspunkt (2) mit der Sourceelektrode des ersten Isolierschicht-Feldeffekttransistors (FL) verbunden ist.