DE2165162C3 - CMOS-Halbleiteranordnung als exklusive NOR-Schaltung - Google Patents

Description

Die Erfindung betrifft eine CMOS-Halbleiteranordnung als exklusive NOR-Schaltung mit einer ersten logischen Eingangsklemme und einer zweiten logischen Eingangsklemme, wobei die erste logische Eingangsklemme mit einem ersten logischen Signal und die zweite logische Eingangsklemme mit einem zweiten logischen Signal beaufschlagbar sind, und mit einer dritten logischen Eingangsklemme, welche dazu dient, ein Steuersignal aufzunehmen, welches das Komplement eines der logischen Signale ist, weiterhin mit einer Ausgangsklemme und mit einer kapazitiven Einrichtung, welche mit der Ausgangsklemme verbunden ist, « um von dem Spannungspegel der logischen Signale aufgeladen zu werden.

Eine derartige Anordnung ist aus der US-PS 35 00062 bekannt. Diese bekannte exklusive NOR-Schaltung benötigt eine !,-!einstmögliche Elementenzahl und erzeugt somit eine entsprechend geringe Anzahl logischer Zeitverzögerungen. Diese bekannte Schaltungsanordnung verwendet kein externes Spannungspotential. Deshalb müssen nahezu vollkommene Spannungspegel bei der Eingangslogik verwendet werden, um einen ordnungsgemäßen Betrieb der Schaltung sicherzustellen. Da bei der bekannten Schaltung zur Aufladung eines in der Schaltung vorhandenen Kondensators nur die Spannungspegel der logisdien Eingangssignale zur Verfügung stehen, können sich bei der Aufladung des Kondensators Schwierigkeiten deshalb ergeben, weil die Kondensatorspannung etwas niedriger liegt als die Pegel der logischen Eingangssignale. Deshalb kann es dazu kommen, daß die nachgeschalteten Bauelemente nur ein verhältnismäßig schwaches Signal bekommen. Außerdem können auch nachteilige Wirkungen dadurch erstehen, daß der Kondensator nur verhältnismäßig langsam aufgeladen wird.

Weiterhin ist es aus der Veröffentlichung RCA Integrated Circuits Application Note, JCAN-5593, Dezembe" 1967, Seiten 13 und 14 bekannt, bei einem logischen Verknüpfungsglied, welches in CMOS-Techntk aufgebaut ist, ein externes Spannungspotential zu verwenden. Diese bekannte Schaltungsanordnung benötigt jedoch zur Ansteuerung des exklusiven NOR-Gliedes eine verhältnismäßig große Anzahl von Transistoren.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs näher genannten Art zu schaffen, welche dazu geeignet ist, ein besonders starkes Ausgangssignal zu liefern, bei welchem weder die Stärke des Signals, noch der Zeitpunkt, an welchem es zur Verfügung steht, von der Beschaffenheit der logischen Eingangssignale abhängt

Zur Lösung dieser Aufgabe sieht die Erfindung, vor, daß eine Potentialquelle vorgesehen ist, welche einen ersten und einen zweiten Spannungspegel aufweist, daß der erste Spannungspegel stärker positiv ist als drr zweite Spannungspegel, daß ein eru^r Anreicherungs-FeldeffekttransiEtor mit einem ersten L:itfähigkeitstyp vorgesehen ist, dessen GATE mit dem ersten logischen Signal beaufschlagbar ist und dessen DRAIN mit der Ausgangsklemme verbunden ist, daß weiterhin ein zweiter Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps vorhanden ist, dessen DRAIN mit der SOURCE des ersten Anreicherungs-Feldeffekttransistors verbunden ist und dessen SOURCE mit dem ersten Spannungspegel verbunden ist, daß das Substrat des ersten Anreicherungs-Feldeffekttransistors mit dem Substrat des zweiten Anreicherungs-Feldeffekttransistors verbunden ist und beide mit dem ersten Spannungspegel verbunden sind, daß das GATE des zweiten Anreicherungs-Feldeffekttransistors mit dem zweiten logischen Signal beaufschlagbar ist, daß weiterhin ein dritter Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps vorhanden ist, dessen SOURCE mit der Ausgangsklemme verwunden ist und dessen DRAIN mit der das erste logische Eingangssignal führenden Klemme verbunden ist, wänrend sein GATE mit dem zweiten logischen Eingangssignal beaufschlagbar ist und sein Substrat mit dem zweiten Spannungspegel beaufschlagbar ist, daß weiterhin ein vierter Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps vorgesehen ist, dessen SOURCE mit dem Ausgang verbunden ist, dessen DRAIN mit dem zweiten logischen Eingangssignal beaufschlagbar ist und dessen GATE mit dem ersten logischen Signal beaufschlagbar ist, während sein Substrat mit dem zweiten Spannungspegel verbunden ist, und daß weiterhin ein fünfter Anreicherungs-Feldeffekttransistor eines ersien Leitfähigkeitstyps vorgesehen ist, dessen SOURCE mit der Ausgangsklemme verbunden ist, dessen DRAIN mit der das zweite logische Eingangssignal führenden Signalkiemme verbunden ist und dessen GATE mit dem Steuersignal beaufschlagbar ist, während sein Substrat mit dem ersten Spannungjnegel verbunden ist, wobei der erste und der zweite Leitfähigkeitstyp zueinander entgegengesetzte Leitfähigkeitstypen sind.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Gemäß der Erfi.iHung ist der wesentliche Vorteil erreichbar, daß der Ausgang der Schaltungsanordnung einerseits sehr rasch aufgeladen wird und andererseits auf einen mit besonders hoher Sicherheit gewährleiste-

ten hohen Pegel aufgeladen wird. Die raschere und bessere Aufladung erweist sich für die meisten Anwendungsfälle als besonders vorteilhaft.

Gemäß der Erfindung wird das Ausgangssignal nicht nur besonders rasch und auf einem verhältnismäßig s hohen Pegel zur Verfügung gestellt, sondern auch in exakt reproduzierbarer Weise.

Ausführungsbeispiele der erfindungsgemäßen Schaltungsanordnung werden nachfolgend anhand der Zeichnung beschrieben; in dieser zeigt to

Fig. IA das schematische Schaltbild einer exklusiven NOR-Schaltung mit einer Umkehrstufe, die auf ein logisches Eingangssignal A anspricht und ein Komplementärsignal Ä erzeugt:

Fig. IB eine Funktionstabelle für die exklusive π NOR-Funktion;

Fig. 2 eine schematische Ansicht einer exklusiven NOR-Schaltung mit emer Umkehrstufe, die das komplementäre Signal S^ in Abhängigkeit von dem logischen Eingangssignal Serzeugt;

F i g. 3A eine exklusive NOR-Schaltung, die auf zwei logische Eingangssignale A und S sowie ein Kontrollsignal Ä anspricht, bei der ferner der Stromfluß für zwei logische Zustände angegeben ist;

Fig. 3B eine schematische Ansicht einer exklusiven NOR-Schaltung, die auf zwei logische Eingangssignale A und S sowie ein Kontrollsignal ß anspricht und in der zwei Ladestrecken für zwei logische Bedingungen eingezeichnet sind;

F i g. 3C eine Funktionstabelle für die mit den F i g. 3A jo und 3B verwirklichten logischen Funktionen;

Fig. 4A eine der Fig. 3A entsprechende Schaltung, in der die Entladestrecken zur Signalausgangsklemme für die logischen Eingangssignale 0 und 1 eingetragen sind; ti

Fig.4B eine Schaltung gemäß Fig. 3B. in der die Entladestrecke zur Signalausgangsklemme für die logischen Eingangssignale 0 und 1 eingetragen sind;

Fig. 4C die Funktionstabelle für die Schaltungen gemäß Fi g. 4A und 4B;

Fig. 5A eine Schaltung gemäß Fig. 3A, in der die Ladestrecken zur Signalausgangsklemme für die logischen Eingangssignale 1.0 und 1.1 eingetragen sind;

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Ladestrecken zur Signalausgangsklemme für die logi- 4; sehen Eingangssignale 1,0 und 1,1 dargestellt sind;

Fig. 5C die Funktionstabelle Tür die Schaltungen gemäß F i g. 5A und 5B;

F i g. 6 die Funktionstabelle für die Schaltung gemäß F i g. 1A.

In F i g. 1A ist schematisch eine exklusive NOR-Schaltung mit einer Umkehrstufe dargestellt, die in Verbindung mit einem logischen Eingangssignal A arbeitet. Die Schaltung hat eine Vielzahl von Klemmen 12, 13, an denen diese logischen Eingangssignale wirksam sind Ein erstes logisches Eingangssignal wird an die Klerrme 12 angelegt und ist als Eingangssignal A identifiziert Ein zweites logisches Eingangssignal wird an die Klemme 14 angelegt und ist als logisches Eingangssigoal B identifiziert Die Ausgangssignale der bo Schaltung stehen an einer Klemme 16 zur Verfügung und sind a s exklusive NOR (A ■ ß^-Ausgangssignale identifiziert Die für den Betrieb der Schaltung benötigten Spannungen werden über die Klemmen 18 und 20 angelegt Dabei ist die Klemme 18 an ein « Potential V_B angeschlossen, das negativer ist als das an die Klemm ; 20 angeschlossene Potential V&.

In F i g. 1B sind eine Vielzahl von Kombinationen der logischen Signalkonfigurationen dargestellt, die an die entsprechenden Eingangsklemmen der Schaltung anlegbar sind und die entsprechenden dargestellten Ausgangssignale erzeugen. Diese Ausgangssignale stellen die Werte für eine exklusive ODER-Funktion dar.

In der ersten möglichen Betriebskonfiguration wird davon ausgegangen, daß die logischen Eingangssignale A und fl gleich dem logischen Wert 1 sind. Entsprechend wird der Wert 1 oder das entsprechende positivere Potential über die Eingangsklemme 12 an die Tore einer Vielzahl von MOS-Halbleiteranordnungen angelegt, die aus einem MOS-Element 22 mit N-Ieitendem Kanal, einem MOS-Element 24 mit P-Ieitendem Kanal, einem zweiten MOS-Element 26 mit ebenfalls N-Ieitendem Kanal und einem zweiten MOS-Element 28 mit ebenfalls P-Ieitendem Kanal bestehen. Gleichzeitig ist das logische Eingangssignal A als Quellenpotential für ein MOS-Element 30 mit N-Ieitendem Kanal wirksam Das an der Klemme 14 wirksame logische Eingangssignal B wird an das Tor eines MOS-Elementes 32 mit P-Ieitendem Kanal sowie am Tor des MOSEIementes 30 wirksam. Jedes der Elemente vom Anreicherungstyp gemäß Fig. IA umfaßt eine Tor-, Quellen- und Senkensowie eine Subtratelektrode. Die Substratelektrode ist an eine der beiden Spannungsversorgungen angeschlossen und dient zur Identifizierung der Art des MOS-Elementes. In der Zeichnung sind entsprechend die Substratanschlüsse mit Pfeilen gekennzeichnet wobei ein von dem Element wegweisender Pfeil einen P-leitenden Kanal und ein auf das Element hinweisender Pfeil einen N-Ieitenden Kanal kennzeichnen. Die Substratelektrode ist überdies für den P-Ieitendcn Kanal an das positivere Potential und für den N-Ieitenden Kanal an das negativere Potential der Versorgungsspannung angeschlossen. Der logische Wert 1 des Eingangssignals A wird an das Tor des Elementes 22 mit N-Ieitendem Kanal angelegt und schaltet dieses an, da die Tor-Quellenspannung genügend groß ist Dieser positive Wert des Eingangssignals A wirkt auch auf das Tor des Elementes 24 und schaltet dieses wegen de P-leitenden Kanals ab, da an der Tor-Quellenstrecke nunmehr keine Spannungsdifferenz wirksam ist. Die Einschaltung des Elementes 22 mit N-Ieitendem Kanal

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an, wobei dieses Potential über die Leitungen 34 auch an dem Tor des MOS-Elementes 36 mit P-Ieitendem Kana wirksam ist. Mit dem negativeren Potential am Tor des Elementes 36 wirksam wird dieses wegen de: P-leitenden Kanals eingeschaltet

Das logische Eingangssignal B befindet sich auf dem positiveren Potentialwert und hat somit den logischen Wert I, der an das Tor des MOS-Elementes 32 anbiegt wird. Da dieses Element 32 einen P-leitenden Kanal hat, wird es von dem positiveren, am Tor wirksamen Spannungswert abgeschaltet Dieses an dem Tor des MOS-Elementes 30 wirksame positivere Potential ist für das Verhalten des Elementes mit N-Ieitendem Kanal ausschlaggebend. Da die Quelle sich auf dem positiveren, dem logischen Eingangssignal A entsprechenden Potential befindet, das gleich dem Potential des logischen, am Tor wirksamen Potentials des logischen Eingangssignals B ist, ergftrt sich an der Tor-Quellenstrecke Spannungsdifferenz, so daß sich auch ein Strom im Kanal aufgrund des an das Tor angelegten Signals ausbilden kann. Der StromfluB über das MOS-Element 30 stellt den zweiten Strompfad dar. Das logische Eingangssignal A ist auch am Tor des Elementes 26 mit N-Ieitendem Kanal wirksam, so daß sich eine Kanalwir-

kung zwischen den Quellen- und Senkenbereichen dieses Elementes ausbildet. Die Senke wird auf dem Spannungsniveau des Eingangssignals B gehalten, wogegen am Tor das positivere Potential der Versorgungsspannung wirksam ist und sich somit ein Kanalbereich ausbildet, da die Quelle mit der Ausgangsklemme verbunden ist, was dazu führt, daß alle Bedingungen erfüllt sind, um das Element in den leitend») Zustand zu bringen bzw. die Ausgangssklemme auf das dem logischen Eingangssignal B entsprechende Potentialniveau aufzuladen. Be>m normalen Betrieb eines MOS-Elementes ist an der Ausgangsklemme oder am ausgangsseitigen Verbindungspunkt eine Kapazität wirksam, die von dem Strom durch das Element umgeladen wird. Obwohl in der Zeichnung eine solche Kapazität nicht dargestellt ist. wird angenommen, daß der durch die Klemme 16 repräsentierte Verbindungspunkt mit einer solchen Kapazität belastet ist. Hip durch den fließenden Strom umzuladen ist. Der Wert der Kapazität wird von der nachfolgenden Schaltung bestimmt bzw. von dem Kondensator, der an die Ausgangsklemme zu diesem Zweck angeschlossen ist. In Fig. 5A ist mit einer gestrichelten Linie 50 der primäre Stromfluß angedeutet, der sich zwischen der Ausgangsklemme 16 und der Eingangsklemme 14 für das logische Eingangssignal Sausbildet. Dieser primäre Stromfluß teilt sich über die Elemente 36 und 26 in zwei Zweige 50a und 50f>, da beide Elemente gleichzeitig ein- bzw. ausgeschaltet sind. Die Pfeilspitze an der gestrichelten Linie gibt die Richtung des Stromes an, um die "apazität an der ausgangsseitigen Klemme 16 entweder aufzuladen oder zu entladen. Die gestrichelte Linie 52 beschreibt einen zweiten Stromfluß, der zwischen der ausgangsseitigen Klemme 16 und der Eingangsklemme 12 für das logische Eingangssignal A sich beim I,!-Zustand ausbildet, wenn der ausgangsseitige Anschlußpunkt über die Stromzweige 50 und 52 umgeladen wird. In Fig. 5C sind für die logischen Eingangssignale A und B die logischen Werte 1 angegeben, die von dem positiveren Potentialniveau repräsentiert werden. Das logische Signal Ά hat einen logischen Potentialwert, der dem Zustand 0 entspricht. Dieses Signal A wird als bingangssignal an aas ι or aes Elementes 36 über die Leitung 34 angelegt und wird in einer Schaltung gemäß Fig. IA von einer Umkehrstufe erzeugt, die als Teil des exklusiven NOR-Gatters dieser Schaltung ausgebildet ist. Dieses logische Signal Λ kann auch von einer anderen Schaltung geliefert werden, die normalerweise bei einem logischen Schaltungsaufbau vorhanden ist, so daß die Umkehrstufe nicht notwendigerweise Teil der erfindungsgemäßen Schaltung sein muß. So kann z. B. eine normale Flip-Flop-Stufe als Ausgangssignale ein Signal A und Ä haben. Eine zweite Rip-Flop-Stufe kann dagegen Ausgangssignale ßund B haben. Um mit diesen beiden Flip-Flop-Stufen eine exklusive NOR-Funktion auszuführen, würde keine Umkehrstufe erforderlich sein, da alle Signale von den beiden Flip-Flop-Stufen geliefert werden.

Unter Bezugnahme auf F i g. 1A wird nachfolgend als nächster logischer Schaltzustand davon ausgegangen, daß das logische Eingangssignal A auf dem Wert 1 bleibt und sich das logische Eingangssignal B zum Wert 0, d. h. in Richtung auf ein negativeres Potential ändert. Wenn das Eingangssignal B mit einem negativeren Potential an das Tor des MOS-Elementes 32 angelegt wird, wird dieses Element aufgrund des P-ieitenden Kanals eingeschaltet Das MOS-Element 30 mit einem N-Ieitenden Kanal schallet dabei ab. da das positivere an das Tor

angelegte Signal keine Ausbildung eines Kanalbereiches bewirkt.

Die verbleibenden MOS-Elemente in Fig. IA sind mit der Eingangsklemme 12 für das logische Eingangssignal A verbunden und werden von hier aus derart gesteuert, daß sie ihren Leitfähigkeitszustand nicht ändern. Wenn das logische Eingangssignal B seinen logischen Wert ändert, erfahren nur die MOS-Elemente 30 und 32 eine entsprechende direkte Änderung. Ferner wird das an das Tor des Elementes 30 angelegte Eingangssignal B auch als Senkenpotential für das Element 26 wirksam, so daß dieses Element 26 leitend wird und die Ausgangsklemme 16 auf das Spannungsniveau der Eingangsklemme 14 für das Eingangssignal B in derselben Weise anhebt, wie sie für den logischen Zustand 1,1 beschrieben wurde. In Fig. 5A ist der primäre Stromfluß 50 repräsentativ für den Stromfluß beim logischen Zustand 1,0. Die Kapazität am Ausgang bzw. am ausgangsseitigen Verbindungspunkt 16 wird von dem Signal, das an der Eingangsklemme 14 für das Eingangssignal B zur Verfügung steht, über die Elemente 36 und 26 entladen.

Im folgenden wird anhand von Fig. IA die Änderung des l.eitfähigkeitszustandes der MOS-Elemente beschrieben, wie er sich aus der Änderung der Eingangssignale in einen 0,1-Zustand ergibt. Wenn das Eingangssignal an der Klemme 12 den dem negativeren Spannungspotential entsprechenden 0-Zustand annimmt, wird das MOS-Element 24 mit P-Ieitendem Kanal eingeschaltet, und das MOS-Element 22 mit N-Ieitendem Kanal abgeschaltet, womit die an der Klemme 20 zur Verfügung stehende Spannung Km über den Strompfad 34 für das Signal Ά an das Tor des MOS-Elementes 36 angelegt wird. Mit dem Einschalten des MOS-Elementes 22 mit N-Ieitendem Kanal, wie vorausgehend beschrieben, wird die Spannung V₁, an das Tor des MOS-Elementes 36 angelegt und ferner wird durch das Einschalten des MOS-Elementes 22 mit P-Ieitendem Kanal die Spannung V_M über die Leitung 34 am Tor des MOS-Elementes 36 wirksam. Da das MOS-Element 36 mit P-Ieitendem Kanal mit den· positiveren Spannungspotential am Tor angesteuert wini. bie'bl dieses licimciu im aügcsCi'iaUciCri ZüS'iäPid.

Mit einer negativeren Spannung an dem Tor des MOS-Elementes 26 mit N-Ieitendem Kanal wird auch dieses Element abgeschaltet. Dagegen wird mit der negativeren an das Tor des MOS-Elementes 28 mit P-Ieitendem Kanal angelegten Spannung dieses Element 28 in den leitenden Zustand gesteuert. Das dem logischen Wert 1 entsprechende positivere Potential wird an das Tor des MOS-Elementes 32 mit P-Ieitendem Kanal angelegt und hält dieses Element im abgeschalteten Zustand. Das positivere Potential des Eingangssignals B, das an das MOS-Element 30 mit N-Ieitendem Kanal angelegt wird, schaltet auch dieses Element in den leitenden Zustand. Da der Kanalbereich dieses Elementes 30 aufgrund des positiveren Potentials des Eingangssignals B ausgebildet wird, und da die Senke des MOS-Elementes 30 von dem durch das Eingangssignal A festgelegten Potential beaufschlagt wird, entlädt sich das Potential an der Klemme 16 auf den Wert des Eingangssignals A über das MOS-Element 30. Der sich dabei ergebende Stromfluß ist in Fig.4A mit dem Bezugszeichen 54 dargestellt Die verschiedenen logischen Werte aufgrund der an die Schaltung gemäß Fig.4A angelegter! Potentiaüer. ergeben sich aus F i g. 4C.
Nachfolgend wird nunmehr die Funktion der

Schaltung gemäß F i g. IA für den Fall beschrieben, daß die logischen Eingangssignale A und B jeweils einen logischen Wert 0 haben. Das Spannungspotential am Eingang für das Signal A ändert sich nicht, womit sich auch der Schaltungszustand der MOS-Elemente nicht -, ändert, die mit dem logischen Wert 0 des Eingangssignals A beaufschlagt werden. Die MOS-Elemente 32 und 30 werdeii mit dem dem Eingangssignal B entsprechenden Spannungspotential beaufschlagt und sind die einzigen in der Schaltung, die ihren Schaltungs- in zustand ändern. Das Eingangssignal B, das einem negativeren Potentialwert entspricht, wird an das Tor des MOS-Elementes32 mit P-Ieitendem Kanal angelegt und macht dieses Element leitend. Das negativere Spannungspotential, das an das Tor des MOS-Elemen· r> tes 30 mit N-Ieitendem Kanal angelegt wird, schaltet dieses ab. Da das negativere Potential des Eingangssignals A an dem Tor des MOS-Elementes 28 mit P-Ieitendem Kanal wirksam wird, wird dieses Element 28 eingeschaltet, so daß sich nunmehr eine Ladestrecke 2<i zur ausgangsseitigen Klemme iö aufbaut, die über die MOS-Elemente 28 und 32 zu der mit dem positiveren Spannungspotential beaufschlagten Klemme 20 verläuft. Diese Ladestrecke ist in Fig.3A dargestellt. Aus der Fig. 3C gehen die Potentialverhältnisse der drei J5 Eingangssignale hervor, die an die Schaltung im logischen Zustand 0,0 angelegt werden. Unter Hinweis auf die Fig.3A, 4A und 5A wird hervorgehoben, daß nur ein aktives Verzögerungselement sich in der Ladestrecke für drei der logischen Zustände befindet, die durch die Fig. 5A und 4A beschrieben sind. In der vorliegenden Schaltung gibt es somit für drei logische Zustände nur eine Ladeverzögerung. In F i g. 3A sind in der Ladestrecke 56 zwei MOS-Elemente dargestellt, so daß diese Schaltung zwei Ladeverzögerungen beim Betrieb der Schaltung hat. Es ist wichtig, daß die Anzahl der Ladeverzögerungen auf einem Minimum gehalten wird, so daß die Ausführungsformen gemäß den F i g. 5A und 4A, welche durch die F i g. 1A repräsentiert werden, nur eine Lade"erzögerung im Vergleich zu der normalen Schaltung haben, welche zwei Ladeverzögerungen aufweist In Fig 2 ist ein exklusives NOR-Gatter entsprechend der vorliegenden Erfindung dargestellt, bei welchem die dem Eingangssignal B zugeordnete Stufe mit einer Umkehrstufe aufgebaut ist. Da die Schaltung gemäß Fig.2 spiegelbildlich gleich der Schaltung gemäß Pig. IA ist, wobei die einzige Änderung die Anordnung der Umkehrstufe und des MOS-Elementes 36 auf der Seite für das Eingangssignal B ist, entspricht auch die Funktionsweise dieser Schaltung gemäß Fig.2 der Funktionsweise der Schaltung gemäß Fig. IA. Dies gilt im Vergleich mit der Schaltung gemäü F i g. 1A, bei welcher die Umkehrstufe und das MOS-Element 36 auf der Eingangsseite des Eingangssignals A liegt. Daher sin."! auch gleiche Teile mit gleichen Bezugszeichen versehen.

In F i g. 5B ist eine zweite Ladestrecke durch die Linie 58 dargestellt. Die erste Entladestrecke wird durch d^;e Linie 60 angedeutet und ergibt sich für den Fa!¹ daß die Eingangssignal^ A unti ö jeweils einen logischen Wei i ί haben. Wenn die Eingangssignale A und B aem logischen Wert 0,1 entsprechen, ist nur der erste Strompfad wirksam. Dieser erste Strompfad 60 teilt sich auf über die MOS· Elemente 36' und 30', wodurch die Zweige 60a und 6Oi) gemäß F i g. 5B gebildet werden.

In F i g. 4B ist eine Entladestrecke 62 ausgehend vom Eingang für das Signal A dargestellt, die sich in die über die MOS-Elemente 30' und 36' aufteilenden Zweige 62a und 626 aufspaltet, wenn das Signal ff den logischen Wert 0 hat. In Fig.3B ist eine Ladestrecke 64 von der Ausgangsklemme 16 zur Potentialquelle VWdargestellt, welche über zwei aktive Verzögerungselemente verläuft, die von den MOS-Elementen 28' und 32' gebildet werden.

In F i g. 6 sind die Einschalt- und Ausschaltzustände der MOS-Elemente für die F i g. IA und 2 entsprechend dem jeweiligen logischen Schaltzustand aufgelistet.

Hierzu 2 Blatt Zeichnungen

Claims (8)

1. Patentansprüche;

   1, CMOS-Halbleiteranordnung als exklusive NOR-Schaltung mit einer ersten logischen Eingangsklemme und einer zweiten logischen EingangskJemme, wobei die erste logische Eingangsklemme mit einem ersten logischen Signal und die zweite logische Eingangsklenune mit einem zweiten logischen Signal beaufschlagbar sind, und mit einer ι ο dritten logischen Eingangsklemme, welche dazu dient, ein Steuersignal aufzunehmen, welches das Komplement eines der logischen Signale ist, weiterhin mit einer Ausgangsklemme und mit einer kapazitiven Einrichtung weiche mit der Ausgangsklemme verbunden ist, um von dem Spannungspegel der logischen Signale aufgeladen zu werden, dadurch gekennzeichnet, daß eine Potentialquelle vorgesehen ist weiche einen ersten und einen zweiten Spannungspegel aufweist, daß der erste Spanaongspegel stärker positiv ist als der zweite Spannungspegel, daß ein erster Anreicherungs-Feldeffekttransistor mit einem ersten Leitfähigkeitstyp vorgesehen ist, dessen GATE mit dem ersten logischen Signal beaufschlagbar ist und dessen DRAIN mit der Ausgangsklemme verbunden ist, daß weiterhin ein zweiter A«reicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps vorhanden ist, dessen DRAIN mit der SOURCE des ersten Anreicherungs-Feldeffekttransistors verbunden ist und dessen SOURCE mit dem ersten Spannungspe^el verbunden ist, daß das Substrat des ersten Anreicherungs-Fildeffei «transistors mit dem Substrat des zweiten Anriicherungs-Feldeffekttransistbrs verbunden ist und beic' ·, mit dem ersten Spannungspegel verbunden sind, daß das GATE des zweiten Anreicherungs-Feldeffekttransistors mit dem zweiten logischen Signal beaufschlagbar ist, daß weiterhin ein dritter Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps vorhanden ist, dessen SOURCE mit der Ausgangsklemme verbunden ist und dessen DRAIN mit der das erste logische Eingangssignal führenden Klemme verbunden ist, während sein GATE mit dem zweiten logischen Eingangssignal beaufschlagbar ist und sein Substrat mit dem zweiten Spannungspegel beaufschlagbar ist, daß weiterhin ein vierter Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps vorgesehen ist, dessen SOURCE mit dem Ausgang verbunden ist, dessen DRAIN mit dem zweiten so logischen Eingangssignal beaufschlagbar ist und dessen GATE mit dem ersten logischen Signal beaufschlagbar ist, während sein Substrat mit dem zweiten Spannungspegel verbunden ist, und daß weiterhin ein fünfter Anreicherungs-Feldeffekltransistor eines ersten Leitfähigkeitstyps vorgesehen ist, dessen SOURCE mit der Ausgangsklemme verbunden ist, dessen DRAIN mit der das zweite logische Eingangssignal führenden Signalklemme verbunden ist und dessen GATE mit dem Steuersignal beäufschlägbar ist, während sein Substrat mit dem ersten Spannungspegel verbunden ist, wobei der erste und der zweite Leitfähigkeitstyp zueinander entgegengesetzte Leitfähigkeitstypen sind.
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste logische Signal auf dem ersten Spannungspegel liegt, wodurch der dritte Anreicherungs-Feldeffekttransistor eines zweiten LeitfShigkeitstyps und der fünfte Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps gleichzeitig aktivierbar sind und Teilströme auf einer Lade- und Entladestrecke von der ersten logischen Eingangsklemme zur Ausgangsklemme führen, die durch den vierten Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps gebildet ist
3. 3. Anordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet daß das zweite 'ogische Signal auf dem zweiten Spannungspegel liegt
4. 4. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß an Stelle des fünften Feldeffekttransistors ein sechster Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps vorgesehen ist, dessen DRAIN mit der ersten logischen Eingangsklemme, dessen SOURCE mit der Ausgangsklemme und dessen GATE mit dem Steuersignal beaufschlagt wird, daß das Substrat des sechsten Anreicherungs-Feldeffekttransistors eines ersten Leitfähigkeitstyps auf dem ersten Spannungspegel liegt und daß das erste logische Signal auf dem ersten Spannungspegel liegt wodurch der sechste Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps aktivierbar ist und eine weitere Ladestrecke von der zweiten logischen Eingangsklemme zur Ausgangsklemme aufgebaut wird.
5. 5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß eine Ladestrecke durch den dritten Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps gebildet wird, der im aktivierten Zustand eine Ladestrecke von der Ausgangsklemme zur ersten logischen Eingangsklemme bildet wodurch die Kapazität auf eine Vielzahl zweiter Spannungspegel entladbar ist
6. 6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß das zweite logische Signal auf dem zweiten Spannungspegel liegt daß das Komplement des ersten logischen Signals auf dem zweiten Spannungspegel liegt und den fünften Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps abschaltet.
7. 7. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Komplement des ersten logischen Signals von einer Umkehrstufe gebildet wird, die aus einem siebten Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps und einem achten Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps besteht daß die SOURCE des siebten Anreicherungs-Feldeffekttransistors eines ersten Leitfähigkeitstyps an den ersten Spannungspegel angeschlossen ist daß das GATE mit der ersten logischen Eingangsklemme verbunden ist und das Substrat an dem ersten Spannungspegel angeschlossen ist, daß der achte Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps mit der DRAIN am Verbindungspunkt der DRAIN des siebten Anreicherungs-Feldeffekttransistors eines ersten Leitfähigkeitstyps und dem GATE des fünften Anreicherungs-Feldeffekttransistors eines ersten Leitfähigkeitstyps liegt, daß das Substrat des achten Anreicherungs-Feldeffekttransistors an die SOURCE angeschlossen ist und beide zusammen auf dem zweiten Spannungspegel liegen und daß das GATE dieses Anreicherungs-Feldeffekttransistors an der Eingangsklemme für das erste logische Signal liegt.

   wodurch das Komplement des ersten logischen Signals am Verbindungspunkt zur Verfügung steht.
8. 8. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Komplement des zweiten logischen Signals von einer Umkehrstufe geliefert wird, die aus einem neunten Anreicherungs-Feldeffekttransistor eines ersten Leitfähigkeitstyps und einem zehnten Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstpys besteht, daß der neunte Anreicheruiigs-Feldeffekttransistor eines ersten Leitfähigkeitstyps mit der SOURCE an den ersten Spannungspegel angeschlossen ist und das GATE mit der zweiten logischen Eingangsklemme in Verbindung steht, während das Substrat an den ersten Spannungspegel angeschlossen ist, daß der zehnte Anreicherungs-Feldeffekttransistor eines zweiten Leitfähigkeitstyps mit der DRAIN an einen zweiten Verbindungspunkt der DRAIN des neunten Anreicherungs-Feldeffekttransistors eines ersten Leitfähigkeitstyps und dem GATE des sechsten Anreicherungs-Feldeffekttransistors eines ersten Leitfähigkeitstyps angeschlossen ist, während das Substrat mit der SOURCE verbunden ist und beide zusammen am zweiten Spannungspegel liegen, und daß das GATE dieses Anreicherungs-Feldeffekttransistors mit der zweiten logischen Eingangsklemme verbunden ist, wodurch das komplementäre Signal des zweiten logischen Signals am zweiten Verbindungspunkt zur Verfugung steht.

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