JPH08265134A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08265134A JPH08265134A JP7342067A JP34206795A JPH08265134A JP H08265134 A JPH08265134 A JP H08265134A JP 7342067 A JP7342067 A JP 7342067A JP 34206795 A JP34206795 A JP 34206795A JP H08265134 A JPH08265134 A JP H08265134A
- Authority
- JP
- Japan
- Prior art keywords
- level
- transistor
- output
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】出力信号のレベルシフトがなく、かつ大きな容
量性負荷の高速スイッチングが可能な、ＭＯＳトランジ
スタとバイポーラトランジスタからなる複合回路で構成
された半導体装置を提供すること。 【解決手段】第１の電位を有する第１の電源端子部と、
第２の電位を有する第２の電源端子部と、入力信号を入
力する入力端子部と、トライステート信号を入力するト
ライステート入力端子部と、出力信号を出力する出力端
子部と、入力信号をトライステート信号に基づいて論理
処理を行うトライステート回路部と、トライステート回
路部からの信号を反転する論理反転部と、論理反転部か
らの信号に基づいて、第１の電源端子部と出力端子部と
の間の実質的に電圧降下のない第１の電流路、または出
力端子部と上記第２の電源端子部との間の実質的に電圧
降下のない第２の電流路を形成する電流路形成回路部と
を設ける。
量性負荷の高速スイッチングが可能な、ＭＯＳトランジ
スタとバイポーラトランジスタからなる複合回路で構成
された半導体装置を提供すること。 【解決手段】第１の電位を有する第１の電源端子部と、
第２の電位を有する第２の電源端子部と、入力信号を入
力する入力端子部と、トライステート信号を入力するト
ライステート入力端子部と、出力信号を出力する出力端
子部と、入力信号をトライステート信号に基づいて論理
処理を行うトライステート回路部と、トライステート回
路部からの信号を反転する論理反転部と、論理反転部か
らの信号に基づいて、第１の電源端子部と出力端子部と
の間の実質的に電圧降下のない第１の電流路、または出
力端子部と上記第２の電源端子部との間の実質的に電圧
降下のない第２の電流路を形成する電流路形成回路部と
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくはＭＯＳ(metal-oxide semiconductor）トランジ
スタとバイポーラトランジスタを組合わせた複合回路ま
たはＭＯＳ駆動バイポーラ出力型論理回路に関するもの
である。
詳しくはＭＯＳ(metal-oxide semiconductor）トランジ
スタとバイポーラトランジスタを組合わせた複合回路ま
たはＭＯＳ駆動バイポーラ出力型論理回路に関するもの
である。
【０００２】
【従来の技術】従来、ＣＭＯＳトランジスタの低消費電
力とバイポーラトランジスタの高負荷駆動能力を利用し
た種々の複合回路が考案されている。
力とバイポーラトランジスタの高負荷駆動能力を利用し
た種々の複合回路が考案されている。
【０００３】そのうち１つは図９に示すように、アイ・
イー・イー・イー トランザクション オン エレクト
ロン デバイス １６巻，１１号 １９６９，第９５０
頁(IEEE−transaction on ELECTRON DEVICES，VOL．ED
−１６,Ｎo.１１ NOV.1969，ｐ９５０）のFig.８に示
されている回路である。図１において、１はＰＭＯＳト
ランジスタであり、ソースが電源＋Ｖに、ゲートが入力
端子ＩＮに、ドレインがＮＰＮトランジスタ３のベース
に接続される。２はＮＭＯＳトランジスタであり、ドレ
インが出力端子ＯＵＴに、ゲートが入力端子ＩＮに、ソ
ースがＮＰＮトランジスタ４のベースに接続される。Ｎ
ＰＮトランジスタ３のコレクタは電源＋Ｖに接続され、
エミッタは出力端子ＯＵＴに接続される。ＮＰＮトラン
ジスタ４のコレクタは出力端子ＯＵＴに接続され、エミ
ッタは共通電位点または接地電位点（ＧＮＤ）に接続さ
れる。
イー・イー・イー トランザクション オン エレクト
ロン デバイス １６巻，１１号 １９６９，第９５０
頁(IEEE−transaction on ELECTRON DEVICES，VOL．ED
−１６,Ｎo.１１ NOV.1969，ｐ９５０）のFig.８に示
されている回路である。図１において、１はＰＭＯＳト
ランジスタであり、ソースが電源＋Ｖに、ゲートが入力
端子ＩＮに、ドレインがＮＰＮトランジスタ３のベース
に接続される。２はＮＭＯＳトランジスタであり、ドレ
インが出力端子ＯＵＴに、ゲートが入力端子ＩＮに、ソ
ースがＮＰＮトランジスタ４のベースに接続される。Ｎ
ＰＮトランジスタ３のコレクタは電源＋Ｖに接続され、
エミッタは出力端子ＯＵＴに接続される。ＮＰＮトラン
ジスタ４のコレクタは出力端子ＯＵＴに接続され、エミ
ッタは共通電位点または接地電位点（ＧＮＤ）に接続さ
れる。
【０００４】この回路の動作は次の通りである。いま、
入力端子ＩＮが“Ｌ”レベルのとき、ＮＭＯＳトランジ
スタ２はオフになり、ＮＰＮトランジスタ４もオフにな
る。一方、ＰＭＯＳトランジスタ１がオンとなり、ＰＭ
ＯＳトランジスタ１を通してＮＰＮトランジスタ３にベ
ース電流が供給され、ＮＰＮトランジスタ３がオンとな
る。その結果、ＮＰＮトランジスタ３から負荷（図示せ
ず）への充電電流が流れ、出力端子ＯＵＴは“Ｈ”レベ
ルにスイッチする。次に入力端子ＩＮが“Ｈ”レベルの
ときには、ＰＭＯＳトランジスタ１がオフになり、ＮＰ
Ｎトランジスタ３もオフになる。一方、ＮＭＯＳトラン
ジスタ２がオンとなり、ＮＭＯＳトランジス２を通して
ＮＰＮトランジスタ４にベース電流が供給され、ＮＰＮ
トランジスタ４がオンとなる。その結果、負荷に充電さ
れている電荷はＮＰＮトランジスタ４を通して放電さ
れ、出力端子ＯＵＴは“Ｌ”レベルにスイッチする。こ
の回路の出力電圧レベルはＮＰＮトランジスタ３，４の
ベース・エミッタ電圧ＶBEQ1，ＶBEQ2だけシフトする。
すなわち、“Ｈ”レベルは（＋Ｖ−ＶBEQ1）になり、
“Ｌ”レベルＶBEQ になる。
入力端子ＩＮが“Ｌ”レベルのとき、ＮＭＯＳトランジ
スタ２はオフになり、ＮＰＮトランジスタ４もオフにな
る。一方、ＰＭＯＳトランジスタ１がオンとなり、ＰＭ
ＯＳトランジスタ１を通してＮＰＮトランジスタ３にベ
ース電流が供給され、ＮＰＮトランジスタ３がオンとな
る。その結果、ＮＰＮトランジスタ３から負荷（図示せ
ず）への充電電流が流れ、出力端子ＯＵＴは“Ｈ”レベ
ルにスイッチする。次に入力端子ＩＮが“Ｈ”レベルの
ときには、ＰＭＯＳトランジスタ１がオフになり、ＮＰ
Ｎトランジスタ３もオフになる。一方、ＮＭＯＳトラン
ジスタ２がオンとなり、ＮＭＯＳトランジス２を通して
ＮＰＮトランジスタ４にベース電流が供給され、ＮＰＮ
トランジスタ４がオンとなる。その結果、負荷に充電さ
れている電荷はＮＰＮトランジスタ４を通して放電さ
れ、出力端子ＯＵＴは“Ｌ”レベルにスイッチする。こ
の回路の出力電圧レベルはＮＰＮトランジスタ３，４の
ベース・エミッタ電圧ＶBEQ1，ＶBEQ2だけシフトする。
すなわち、“Ｈ”レベルは（＋Ｖ−ＶBEQ1）になり、
“Ｌ”レベルＶBEQ になる。
【０００５】一方、図２に示すように、特開昭54ー1484
69号公報で提案されている回路がある。図２において、
５はＰＭＯＳトランジスタであり、ソースが電源＋Ｖ
に、ゲートが入力端子ＩＮに、ドレインがＮＰＮトラン
ジスタ７とＰＮＰトランジスタ８のベースの接続点Ｂに
接続される。６はＮＭＯＳトランジスタであり、ドレイ
ンが前記接続点Ｂに、ゲートが入力端子ＩＮにそれぞれ
接続され、ソースが電源−Ｖに接続される。ＮＰＮトラ
ンジスタ７のコレクタは電源＋Ｖに接続され、エミッタ
は出力端子ＯＵＴに接続される。また、ＰＮＰトランジ
スタ８のエミッタは出力端子ＯＵＴに接続され、コレク
タは電源−Ｖに接続される。
69号公報で提案されている回路がある。図２において、
５はＰＭＯＳトランジスタであり、ソースが電源＋Ｖ
に、ゲートが入力端子ＩＮに、ドレインがＮＰＮトラン
ジスタ７とＰＮＰトランジスタ８のベースの接続点Ｂに
接続される。６はＮＭＯＳトランジスタであり、ドレイ
ンが前記接続点Ｂに、ゲートが入力端子ＩＮにそれぞれ
接続され、ソースが電源−Ｖに接続される。ＮＰＮトラ
ンジスタ７のコレクタは電源＋Ｖに接続され、エミッタ
は出力端子ＯＵＴに接続される。また、ＰＮＰトランジ
スタ８のエミッタは出力端子ＯＵＴに接続され、コレク
タは電源−Ｖに接続される。
【０００６】この回路においても出力電圧レベルはＮＰ
Ｎトランジスタ７，ＰＮＰトランジスタ８のベース・エ
ミッタ電圧ＶBEQ1,ＶBEQ2だけシフトする。すなわち、
“Ｈ"レベルは（＋Ｖ−ＶBEQ1）になり、“Ｌ”レベル
（−Ｖ＋ＶBEQ2）になる。
Ｎトランジスタ７，ＰＮＰトランジスタ８のベース・エ
ミッタ電圧ＶBEQ1,ＶBEQ2だけシフトする。すなわち、
“Ｈ"レベルは（＋Ｖ−ＶBEQ1）になり、“Ｌ”レベル
（−Ｖ＋ＶBEQ2）になる。
【０００７】また、図３に示すように、特開昭52ー2618
1 号公報で提案されている回路がある。
1 号公報で提案されている回路がある。
【０００８】図３において、９はＰＭＯＳトランジスタ
であり、ソースが電源＋Ｖに、ゲートが入力端子ＩＮ
に、ドレインがＮＰＮトランジスタ１１のベースに接続
される。１０はＮＭＯＳトランジスタであり、ドレイン
が出力端子ＯＵＴに、ゲートが入力端子ＩＮに接続さ
れ、ソースが電源−Ｖに接続される。ＮＰＮトランジス
タ１１のコレクタは電源＋Ｖに接続され、エミッタは出
力端子ＯＵＴに接続される。
であり、ソースが電源＋Ｖに、ゲートが入力端子ＩＮ
に、ドレインがＮＰＮトランジスタ１１のベースに接続
される。１０はＮＭＯＳトランジスタであり、ドレイン
が出力端子ＯＵＴに、ゲートが入力端子ＩＮに接続さ
れ、ソースが電源−Ｖに接続される。ＮＰＮトランジス
タ１１のコレクタは電源＋Ｖに接続され、エミッタは出
力端子ＯＵＴに接続される。
【０００９】この回路においても出力電圧の“Ｈ”レベ
ルがＮＰＮトランジスタ１１のベース・エミッタ間電圧
ＶBEQ1だけシフトする。すなわち、“Ｈ”レベルは（＋
Ｖ−ＶBEQ1）になり、“Ｌ”レベルは−Ｖになる。
ルがＮＰＮトランジスタ１１のベース・エミッタ間電圧
ＶBEQ1だけシフトする。すなわち、“Ｈ”レベルは（＋
Ｖ−ＶBEQ1）になり、“Ｌ”レベルは−Ｖになる。
【００１０】図４において、参照符号には図１〜図３に
示した出力レベルにオフセットを持つＭＯＳ駆動バイポ
ーラ出力型論理回路のシンボルを表わす。
示した出力レベルにオフセットを持つＭＯＳ駆動バイポ
ーラ出力型論理回路のシンボルを表わす。
【００１１】図５は従来のＭＯＳ駆動バイポーラ出力型
トライステート回路１３である。図において、１４，１
５は直列接続されたＰＭＯＳトランジスタであり、ＰＭ
ＯＳ１４のソースは電源＋Ｖに、ゲートは入力Ｅに接続
され、ＰＭＯＳトランジスタ１５のゲートは入力ＩＮ、
ドレインはＮＰＮトランジスタ１８のベースに接続され
る。
トライステート回路１３である。図において、１４，１
５は直列接続されたＰＭＯＳトランジスタであり、ＰＭ
ＯＳ１４のソースは電源＋Ｖに、ゲートは入力Ｅに接続
され、ＰＭＯＳトランジスタ１５のゲートは入力ＩＮ、
ドレインはＮＰＮトランジスタ１８のベースに接続され
る。
【００１２】１６，１７は直列接続されたＮＭＯＳトラ
ンジスタであり、ＮＭＯＳトランジスタ１６のドレイン
は出力端子ＯＵＴに、ゲートは入力端子ＩＮに接続さ
れ、ＮＭＯＳトランジスタ１７のゲートは入力Ｅに、ソ
ースはＮＰＮトランジスタ１９のベースに接続される。
ＮＰＮトランジスタ１８のコレクタは電源＋Ｖに、エミ
ッタは出力端子ＯＵＴに接続され、ＮＰＮトランジスタ
１９のコレクタは出力端子ＯＵＴに、エミッタはＧＮＤ
に接続される。出力端子ＯＵＴには負荷容量ＣL が接続
されている。
ンジスタであり、ＮＭＯＳトランジスタ１６のドレイン
は出力端子ＯＵＴに、ゲートは入力端子ＩＮに接続さ
れ、ＮＭＯＳトランジスタ１７のゲートは入力Ｅに、ソ
ースはＮＰＮトランジスタ１９のベースに接続される。
ＮＰＮトランジスタ１８のコレクタは電源＋Ｖに、エミ
ッタは出力端子ＯＵＴに接続され、ＮＰＮトランジスタ
１９のコレクタは出力端子ＯＵＴに、エミッタはＧＮＤ
に接続される。出力端子ＯＵＴには負荷容量ＣL が接続
されている。
【００１３】この回路はトライステート論理回路であ
り、やはり出力にレベルシフトがその動作は次のとおり
である。
り、やはり出力にレベルシフトがその動作は次のとおり
である。
【００１４】入力Ｅが“Ｌ”レベル，入力Ｅが“Ｈ”レ
ベルのとき、ＰＭＯＳトランジスタ１４とＮＭＯＳトラ
ンジスタ１７がオフであり、ＮＰＮトランジスタ１８，
NPNトランジスタ１９もオフになる。その結果、出力Ｏ
ＵＴは入力ＩＮのレベルに関係なく高インピーダンスの
状態になる。
ベルのとき、ＰＭＯＳトランジスタ１４とＮＭＯＳトラ
ンジスタ１７がオフであり、ＮＰＮトランジスタ１８，
NPNトランジスタ１９もオフになる。その結果、出力Ｏ
ＵＴは入力ＩＮのレベルに関係なく高インピーダンスの
状態になる。
【００１５】次に、入力Ｅが“Ｈ”レベル，入力Ｅが
“Ｌ”レベルのとき、ＮＭＯＳトランジスタ１７，ＰＭ
ＯＳトランジスタ１４が共もオンになり、入力ＩＮが
“Ｌ”レベルならＰＭＯＳトランジスタ１５，ＮＰＮト
ランジスタ１８がオンになり出力ＯＵＴは(＋Ｖ−Ｖ
BEQ1)まで充電され、入力ＩＮが“Ｈ”レベルならＮＭ
ＯＳトランジスタ１６，ＮＰＮトランジスタ１９がオン
になり、出力ＯＵＴは＋ＶBEQ1まで放電される。すなわ
ち、この回路は出力ＯＵＴの“Ｈ”レベルがＶBEQ1だけ
シフトダウンし、出力の“Ｌ”レベルがＶBEQ2だけシフ
トアップしたインバータとして動作する。
“Ｌ”レベルのとき、ＮＭＯＳトランジスタ１７，ＰＭ
ＯＳトランジスタ１４が共もオンになり、入力ＩＮが
“Ｌ”レベルならＰＭＯＳトランジスタ１５，ＮＰＮト
ランジスタ１８がオンになり出力ＯＵＴは(＋Ｖ−Ｖ
BEQ1)まで充電され、入力ＩＮが“Ｈ”レベルならＮＭ
ＯＳトランジスタ１６，ＮＰＮトランジスタ１９がオン
になり、出力ＯＵＴは＋ＶBEQ1まで放電される。すなわ
ち、この回路は出力ＯＵＴの“Ｈ”レベルがＶBEQ1だけ
シフトダウンし、出力の“Ｌ”レベルがＶBEQ2だけシフ
トアップしたインバータとして動作する。
【００１６】図６において、参照符号２０は図５の回路
のシンボルを示す。
のシンボルを示す。
【００１７】以上の説明で述べた従来のＭＯＳバイポー
ラ複合回路は大きな容量性負荷を高速でスイッチングで
きる点および出力電圧レベルがバイポーラトランジスタ
のベース・エミッタ電圧ＶBEだけシフトされる点がＣＭ
ＯＳトランジスタによるバッファ回路と異なる特徴とな
っている。
ラ複合回路は大きな容量性負荷を高速でスイッチングで
きる点および出力電圧レベルがバイポーラトランジスタ
のベース・エミッタ電圧ＶBEだけシフトされる点がＣＭ
ＯＳトランジスタによるバッファ回路と異なる特徴とな
っている。
【００１８】
【発明が解決しようとする課題】ところが、このように
出力電圧レベルがシフトした信号をＭＯＳスイッチのゲ
ート駆動信号として使用すると、ある種の回路ではＭＯ
Ｓスイッチを完全にオフできないことによる問題点が発
生する。このような問題が発生する典型的なMOSスイッ
チ回路として図７に示す周知のクロックドインバータ回
路がある。
出力電圧レベルがシフトした信号をＭＯＳスイッチのゲ
ート駆動信号として使用すると、ある種の回路ではＭＯ
Ｓスイッチを完全にオフできないことによる問題点が発
生する。このような問題が発生する典型的なMOSスイッ
チ回路として図７に示す周知のクロックドインバータ回
路がある。
【００１９】図８において、参照符号２１は図７の回路
のシンボルを表わす。
のシンボルを表わす。
【００２０】図７において、２２はＰＭＯＳトランジス
タであり、ソースが電源＋Ｖにゲートが入力端子ＩＮ
に、ドレインがＰＭＯＳトランジスタ２３のソースにそ
れぞれ接続される。ＰＭＯＳトランジスタ２３のゲート
はクロックφに、ドレインは出力端子ＯＵＴに接続され
る。２４はＮＭＯＳトランジスタであり、ドレインは出
力端子ＯＵＴに、ゲートはクロックφに、ソースはＮＭ
ＯＳトランジスタ２５のドレインにそれぞれ接続され
る。ＮＭＯＳトランジスタ２５のゲートは入力端子ＩＮ
に、ソースは共通電位点ＧＮＤに接続される。なお、Ｇ
S は出力端子ＯＵＴに存在する寄生容量である。
タであり、ソースが電源＋Ｖにゲートが入力端子ＩＮ
に、ドレインがＰＭＯＳトランジスタ２３のソースにそ
れぞれ接続される。ＰＭＯＳトランジスタ２３のゲート
はクロックφに、ドレインは出力端子ＯＵＴに接続され
る。２４はＮＭＯＳトランジスタであり、ドレインは出
力端子ＯＵＴに、ゲートはクロックφに、ソースはＮＭ
ＯＳトランジスタ２５のドレインにそれぞれ接続され
る。ＮＭＯＳトランジスタ２５のゲートは入力端子ＩＮ
に、ソースは共通電位点ＧＮＤに接続される。なお、Ｇ
S は出力端子ＯＵＴに存在する寄生容量である。
【００２１】この回路の動作は次のとおりである。ま
ず、φが“Ｈ”レベルであり、またφが“Ｌ”レベルの
とき、ＰＭＯＳトランジスタ２３，ＮＭＯＳトランジス
タ２４が共にオンである。このとき、入力端子ＩＮが
“Ｌ”レベルならＮＭＯＳトランジスタ２５がオフ、Ｐ
ＭＯＳトランジスタ２２がオンになり、ＰＭＯＳトラン
ジスタ２２，２３を通して寄生容量ＧS が充電され、出
力端子ＯＵＴは“Ｈ”レベルになる。逆に、入力端子Ｉ
Ｎが“Ｈ”レベルならＰＭＯＳトランジスタ２２がオ
フ，ＮＭＯＳトランジスタ２５がオンになり、寄生容量
ＧS に充電されている電荷はＮＭＯＳトランジスタ２
４，２５を通して放電されるため、出力端子OUTは、
“Ｌ”レベルになる。
ず、φが“Ｈ”レベルであり、またφが“Ｌ”レベルの
とき、ＰＭＯＳトランジスタ２３，ＮＭＯＳトランジス
タ２４が共にオンである。このとき、入力端子ＩＮが
“Ｌ”レベルならＮＭＯＳトランジスタ２５がオフ、Ｐ
ＭＯＳトランジスタ２２がオンになり、ＰＭＯＳトラン
ジスタ２２，２３を通して寄生容量ＧS が充電され、出
力端子ＯＵＴは“Ｈ”レベルになる。逆に、入力端子Ｉ
Ｎが“Ｈ”レベルならＰＭＯＳトランジスタ２２がオ
フ，ＮＭＯＳトランジスタ２５がオンになり、寄生容量
ＧS に充電されている電荷はＮＭＯＳトランジスタ２
４，２５を通して放電されるため、出力端子OUTは、
“Ｌ”レベルになる。
【００２２】次に、φが“Ｌ”レベル，φが“Ｈ”レベ
ルのとき、ＰＭＯＳトランジスタ２３，ＮＭＯＳトラン
ジスタ２４が共にオフになるため、入力端子ＩＮのレベ
ルに無関係に出力端子ＯＵＴのレベルはホールドされ
る。すなわち、この回路はダイナミックラッチの機能を
有している。
ルのとき、ＰＭＯＳトランジスタ２３，ＮＭＯＳトラン
ジスタ２４が共にオフになるため、入力端子ＩＮのレベ
ルに無関係に出力端子ＯＵＴのレベルはホールドされ
る。すなわち、この回路はダイナミックラッチの機能を
有している。
【００２３】ところで、この回路において、クロック
φ，φが図１〜図３，図５または図９で示した従来の複
合回路から供給される場合のホールド状態の動作は次の
通りとなる。いま、電源＋Ｖを５Ｖとし、φ，φの
“Ｈ”レベルを４.３Ｖ ，“Ｌ”レベルを０.７Ｖ ，入
力端子ＩＮの“Ｈ”レベルを６Ｖ，“Ｌ”レベルを０Ｖ
とする。
φ，φが図１〜図３，図５または図９で示した従来の複
合回路から供給される場合のホールド状態の動作は次の
通りとなる。いま、電源＋Ｖを５Ｖとし、φ，φの
“Ｈ”レベルを４.３Ｖ ，“Ｌ”レベルを０.７Ｖ ，入
力端子ＩＮの“Ｈ”レベルを６Ｖ，“Ｌ”レベルを０Ｖ
とする。
【００２４】まず、φ＝０.７Ｖ，φ＝４.３Ｖ，出力端
子ＯＵＴが“Ｈ”レベルのホールド状態を考える。この
状態ではＰＭＯＳトランジスタ２３，ＮＭＯＳトランジ
スタ２４はその各ゲートーソース間電圧が完全には零で
ないことによりわずかに導通しているが、入力端子ＩＮ
が“Ｌ”レベルならＮＭＯＳトランジスタ１０４がオ
フ，ＰＭＯＳトランジスタ２２がオンになっているた
め、出力端子ＯＵＴは“Ｈ”レベルを維持することがで
きる。次に入力端子ＩＮが“Ｈ”レベルでは、ＮＭＯＳ
トランジスタ２５がオンになるため、弱導通のＮＭＯＳ
トランジスタ２４とオンしているＮＭＯＳトランジスタ
２５を通して寄生容量ＣS の蓄積電荷が放電され、出力
端子ＯＵＴは高レベルから低レベルに反転してしまう。
同様に、出力端子ＯＵＴが“Ｌ”レベルのホールド状態
で、入力ＩＮが“Ｌ”レベルになると、ＮＭＯＳトラン
ジスタ２５がオフ，ＰＭＯＳトランジスタ２２がオンに
なり、オンしているＰＭＯＳトランジスタ２２と弱導通
のＰＭＯＳトランジスタ２３を通して寄生容量ＣS が充
電され、出力は“Ｌ”レベルから“Ｈ”レベルに反転し
ている。
子ＯＵＴが“Ｈ”レベルのホールド状態を考える。この
状態ではＰＭＯＳトランジスタ２３，ＮＭＯＳトランジ
スタ２４はその各ゲートーソース間電圧が完全には零で
ないことによりわずかに導通しているが、入力端子ＩＮ
が“Ｌ”レベルならＮＭＯＳトランジスタ１０４がオ
フ，ＰＭＯＳトランジスタ２２がオンになっているた
め、出力端子ＯＵＴは“Ｈ”レベルを維持することがで
きる。次に入力端子ＩＮが“Ｈ”レベルでは、ＮＭＯＳ
トランジスタ２５がオンになるため、弱導通のＮＭＯＳ
トランジスタ２４とオンしているＮＭＯＳトランジスタ
２５を通して寄生容量ＣS の蓄積電荷が放電され、出力
端子ＯＵＴは高レベルから低レベルに反転してしまう。
同様に、出力端子ＯＵＴが“Ｌ”レベルのホールド状態
で、入力ＩＮが“Ｌ”レベルになると、ＮＭＯＳトラン
ジスタ２５がオフ，ＰＭＯＳトランジスタ２２がオンに
なり、オンしているＰＭＯＳトランジスタ２２と弱導通
のＰＭＯＳトランジスタ２３を通して寄生容量ＣS が充
電され、出力は“Ｌ”レベルから“Ｈ”レベルに反転し
ている。
【００２５】このように、従来の複合回路では、その出
力信号が“Ｌ”レベルであるときも完全にlow level で
はなく、即ち、共通電位または供給電源の例えば低電位
側電位に完全には達せず、又“Ｈ”レベルであるときも
完全にhigh levelではなく、即ち、供給電源の例えば高
電位側には達していないために、次段の回路に悪影響を
与えるという問題があった。
力信号が“Ｌ”レベルであるときも完全にlow level で
はなく、即ち、共通電位または供給電源の例えば低電位
側電位に完全には達せず、又“Ｈ”レベルであるときも
完全にhigh levelではなく、即ち、供給電源の例えば高
電位側には達していないために、次段の回路に悪影響を
与えるという問題があった。
【００２６】これに対し、特開昭59−205828号公報で例
えば示されているように、ＭＯＳトランジスタとバイポ
ーラトランジスタとからなる複合回路で構成された論理
回路と、この論理回路と同一の機能を持ちかつＭＯＳト
ランジスタで構成した別の論理回路とを並列接続するこ
とにより、出力信号が完全にlow level またはhighleve
l になるように構成したものがある。ところがこの回路
によれば、その入力容量が複合回路のみで構成した論理
回路のそれより増加するからこの入力容量の増加により
この回路を駆動するための前段の回路の速度が落ち、結
局全体としての速度が落ちるという問題があった。更に
多入力のバップア回路を構成する場合、並設するＭＯＳ
論理回路を構成する素子の数が入力数に比例して増加す
るという問題もあった。
えば示されているように、ＭＯＳトランジスタとバイポ
ーラトランジスタとからなる複合回路で構成された論理
回路と、この論理回路と同一の機能を持ちかつＭＯＳト
ランジスタで構成した別の論理回路とを並列接続するこ
とにより、出力信号が完全にlow level またはhighleve
l になるように構成したものがある。ところがこの回路
によれば、その入力容量が複合回路のみで構成した論理
回路のそれより増加するからこの入力容量の増加により
この回路を駆動するための前段の回路の速度が落ち、結
局全体としての速度が落ちるという問題があった。更に
多入力のバップア回路を構成する場合、並設するＭＯＳ
論理回路を構成する素子の数が入力数に比例して増加す
るという問題もあった。
【００２７】本発明の目的は出力信号のレベルシフトが
ない、即ち、出力信号が“Ｌ”レベルのときは完全にlo
w level 即ち共通電位または電源電圧の一方の電位に、
又、出力信号が“Ｈ”レベルのときは完全にhigh level
または電源電圧の他方側の電位に等しくすることが可能
で、かつ、大きな容量性負荷の高速スイッチングが可能
な、ＭＯＳトランジスタとバイポーラトランジスタから
なる複合回路で構成された論理回路または半導体装置を
提供することにある。
ない、即ち、出力信号が“Ｌ”レベルのときは完全にlo
w level 即ち共通電位または電源電圧の一方の電位に、
又、出力信号が“Ｈ”レベルのときは完全にhigh level
または電源電圧の他方側の電位に等しくすることが可能
で、かつ、大きな容量性負荷の高速スイッチングが可能
な、ＭＯＳトランジスタとバイポーラトランジスタから
なる複合回路で構成された論理回路または半導体装置を
提供することにある。
【００２８】
【課題を解決するための手段】本発明の一側面によれ
ば、ＭＯＳトランジスタとこのＭＯＳトランジスタで駆
動されるバイポーラトランジスタとからなる複合回路の
出力端子に接続されて出力信号のレベルを反転する論理
反転手段と、ソースとドレインとが複合回路の出力段を
構成する上記各バイポーラトランジスタのコレクタとエ
ミッタの間に並列接続され、前記論理反転手段の出力信
号によりオン・オフ制御されるＭＯＳトランジスタとを
設けるようにしたものである。
ば、ＭＯＳトランジスタとこのＭＯＳトランジスタで駆
動されるバイポーラトランジスタとからなる複合回路の
出力端子に接続されて出力信号のレベルを反転する論理
反転手段と、ソースとドレインとが複合回路の出力段を
構成する上記各バイポーラトランジスタのコレクタとエ
ミッタの間に並列接続され、前記論理反転手段の出力信
号によりオン・オフ制御されるＭＯＳトランジスタとを
設けるようにしたものである。
【００２９】バイポーラトランジスタがそのベース・エ
ミッタ電圧に相当する電圧降下を持って導通していると
きこれをＭＯＳトランジスタで完全な導通状態にするよ
うにして、これによりレベルシフトのない出力信号が得
られる。
ミッタ電圧に相当する電圧降下を持って導通していると
きこれをＭＯＳトランジスタで完全な導通状態にするよ
うにして、これによりレベルシフトのない出力信号が得
られる。
【００３０】なおこの発明において完全な“Ｌ”レベル
とは共通電位または接地電位または電源の一方側の電位
完全な“Ｈ”レベルとは電源電位の他方側電位のことを
指す。
とは共通電位または接地電位または電源の一方側の電位
完全な“Ｈ”レベルとは電源電位の他方側電位のことを
指す。
【００３１】
【発明の実施の形態】以下、図面に従って本発明の実施
例を説明する。
例を説明する。
【００３２】なお、クレームを含む本願明細書において
言及される“入力端子”，“出力端子”及び“端子”等
は集積回路上のパターンの結合の結合点（node）を含む
電気的接続用端子と定義する。
言及される“入力端子”，“出力端子”及び“端子”等
は集積回路上のパターンの結合の結合点（node）を含む
電気的接続用端子と定義する。
【００３３】図１は本発明の第１の実施例を示す回路図
である。図において、２６はエンハンスメント型ＰＭＯ
Ｓトランジスタであり、ソースが端子３０を介し電源＋
Ｖに、ゲートが入力端子ＩＮに接続され、ドレインはＮ
ＰＮトランジスタ２７のベースに接続される。２７はス
イッチを形成するＮＰＮトランジスタであり、コレクタ
は電源供給用端子３０を介して電源＋Ｖに、エミッタは
出力端子ＯＵＴに接続される。２８は論理反転回路又は
インバータであり、その入力は出力端子ＯＵＴに接続さ
れ、出力はスイッチを形成するエンハンスメント型ＰＭ
ＯＳトランジスタ２９のゲートに接続される。ＰＭＯＳ
トランジスタ２９のソースは電源＋Ｖに接続され、ドレ
インは出力端子ＯＵＴに接続される。
である。図において、２６はエンハンスメント型ＰＭＯ
Ｓトランジスタであり、ソースが端子３０を介し電源＋
Ｖに、ゲートが入力端子ＩＮに接続され、ドレインはＮ
ＰＮトランジスタ２７のベースに接続される。２７はス
イッチを形成するＮＰＮトランジスタであり、コレクタ
は電源供給用端子３０を介して電源＋Ｖに、エミッタは
出力端子ＯＵＴに接続される。２８は論理反転回路又は
インバータであり、その入力は出力端子ＯＵＴに接続さ
れ、出力はスイッチを形成するエンハンスメント型ＰＭ
ＯＳトランジスタ２９のゲートに接続される。ＰＭＯＳ
トランジスタ２９のソースは電源＋Ｖに接続され、ドレ
インは出力端子ＯＵＴに接続される。
【００３４】この回路の動作は次の通りである。入力端
子ＩＮが“Ｌ”レベルのとき、PMOSトランジスタ２６が
オンになり、ＮＰＮトランジスタ２７もオンになる。こ
の結果、ＮＰＮトランジスタ２７を通して出力端子ＯＵ
Ｔに接続された容量負荷（図示せず）が充電され、出力
端子ＯＵＴのレベルは（＋Ｖ−ＶBE）まで上昇する。一
方、出力端子ＯＵＴのレベルが上昇し、インバータ２８
の論理閾値（以下、ＶＬＴと略す）以上になると、その
出力が“Ｌ”レベルに反転し、ＰＭＯＳトランジスタ２
９がオンになる。ＭＯＳトランジスタは出力電圧にオフ
セットがないので導通状態においては実質的に電圧降下
のない電株的接続がそのドレインとソース間に形成され
る。従って、（＋Ｖ−ＶBE）まで上昇していた出力レベ
ルはＰＭＯＳトランジスタ２９により＋Ｖまで充電され
る。入力端子ＩＮが、“Ｈ”レベルのとき、ＰＭＯＳト
ランジスタ２６はオフになり、ＮＰＮトランジスタ２７
もオフになる。従って、このとき出力ＯＵＴのレベルは
変化しない。
子ＩＮが“Ｌ”レベルのとき、PMOSトランジスタ２６が
オンになり、ＮＰＮトランジスタ２７もオンになる。こ
の結果、ＮＰＮトランジスタ２７を通して出力端子ＯＵ
Ｔに接続された容量負荷（図示せず）が充電され、出力
端子ＯＵＴのレベルは（＋Ｖ−ＶBE）まで上昇する。一
方、出力端子ＯＵＴのレベルが上昇し、インバータ２８
の論理閾値（以下、ＶＬＴと略す）以上になると、その
出力が“Ｌ”レベルに反転し、ＰＭＯＳトランジスタ２
９がオンになる。ＭＯＳトランジスタは出力電圧にオフ
セットがないので導通状態においては実質的に電圧降下
のない電株的接続がそのドレインとソース間に形成され
る。従って、（＋Ｖ−ＶBE）まで上昇していた出力レベ
ルはＰＭＯＳトランジスタ２９により＋Ｖまで充電され
る。入力端子ＩＮが、“Ｈ”レベルのとき、ＰＭＯＳト
ランジスタ２６はオフになり、ＮＰＮトランジスタ２７
もオフになる。従って、このとき出力ＯＵＴのレベルは
変化しない。
【００３５】図１０は本発明の第２の実施例を示す回路
図である。図において、３２はエンハンスメント型ＮＭ
ＯＳトランジスタであり、ドレインは出力端子ＯＵＴ
に、ゲートは入力端子ＩＮに接続され、ソースはスイッ
チを形成するＮＰＮトランジスタ３３のゲースに接続さ
れる。ＮＰＮトランジスタ３３のコレクタは出力端子Ｏ
ＵＴに接続され、エミッタは端子３１を介して電源−Ｖ
に接続される。３４は論理反転回路またはインバータで
あり、その入力は出力端子ＯＵＴに、出力はスイッチを
形成するＮＭＯＳトランジスタ３５のゲートに接続され
る。ＮＭＯＳトランジスタ３５のドレインは出力端子Ｏ
ＵＴに接続され、ソースは電源−Ｖに接続される。
図である。図において、３２はエンハンスメント型ＮＭ
ＯＳトランジスタであり、ドレインは出力端子ＯＵＴ
に、ゲートは入力端子ＩＮに接続され、ソースはスイッ
チを形成するＮＰＮトランジスタ３３のゲースに接続さ
れる。ＮＰＮトランジスタ３３のコレクタは出力端子Ｏ
ＵＴに接続され、エミッタは端子３１を介して電源−Ｖ
に接続される。３４は論理反転回路またはインバータで
あり、その入力は出力端子ＯＵＴに、出力はスイッチを
形成するＮＭＯＳトランジスタ３５のゲートに接続され
る。ＮＭＯＳトランジスタ３５のドレインは出力端子Ｏ
ＵＴに接続され、ソースは電源−Ｖに接続される。
【００３６】この回路の動作は次の通りである。入力端
子ＩＮが“Ｈ”レベルのとき、NMOSトランジスタ３２は
オンになり、ＮＰＮトランジスタ３３もオンになる。こ
の結果、ＮＰＮトランジスタ３３を通して容量負荷の電
荷が放電され、出力端子OUTのレベルは（−Ｖ＋ＶBE）
まで下降する。一方、出力端子ＯＵＴのレベルが下降
し、インバータ２４のＶＬＴ以下になるとその出力が
“Ｈ”レベルに反転し、実質的に電圧降下のないＮＭＯ
Ｓトランジスタ３５がオンになる。従って、（−Ｖ＋Ｖ
BE）まで降下していた出力レベルは、ＮＭＯＳトランジ
スタ３５により−Ｖの電位まで放電される。入力端子Ｉ
Ｎが“Ｌ”レベルのとき、ＮＭＯＳトランジスタ３２は
オフになり、ＮＰＮトランジスタ３３もオフになる。従
って、このとき出力端子ＯＵＴのレベルは変化しない。
子ＩＮが“Ｈ”レベルのとき、NMOSトランジスタ３２は
オンになり、ＮＰＮトランジスタ３３もオンになる。こ
の結果、ＮＰＮトランジスタ３３を通して容量負荷の電
荷が放電され、出力端子OUTのレベルは（−Ｖ＋ＶBE）
まで下降する。一方、出力端子ＯＵＴのレベルが下降
し、インバータ２４のＶＬＴ以下になるとその出力が
“Ｈ”レベルに反転し、実質的に電圧降下のないＮＭＯ
Ｓトランジスタ３５がオンになる。従って、（−Ｖ＋Ｖ
BE）まで降下していた出力レベルは、ＮＭＯＳトランジ
スタ３５により−Ｖの電位まで放電される。入力端子Ｉ
Ｎが“Ｌ”レベルのとき、ＮＭＯＳトランジスタ３２は
オフになり、ＮＰＮトランジスタ３３もオフになる。従
って、このとき出力端子ＯＵＴのレベルは変化しない。
【００３７】図１１は本発明の第３の実施例を示す回路
図である。図において、３７はエンハンスメント型ＮＭ
ＯＳトランジスタであり、ドレインはスイッチを形成す
るＰＮＰトランジスタ３８のベースに、ゲートは入力端
子ＩＮに接続され、ソースは端子３６を介して電源−Ｖ
に接続される。ＰＮＰトランジスタ３８のエミッタは出
力端子ＯＵＴに接続され、コレクタは端子３６を介して
電源−Ｖに接続される。３９は論理反転回路またはイン
バータであり、その入力は出力端子ＯＵＴに接続され、
出力はスイッチを形成するＮＭＯＳトランジスタ４０の
ゲートに接続される。ＮＭＯＳトランジスタ４０のドレ
インは出力端子ＯＵＴに接続され、ソースは電源−Ｖに
接続される。
図である。図において、３７はエンハンスメント型ＮＭ
ＯＳトランジスタであり、ドレインはスイッチを形成す
るＰＮＰトランジスタ３８のベースに、ゲートは入力端
子ＩＮに接続され、ソースは端子３６を介して電源−Ｖ
に接続される。ＰＮＰトランジスタ３８のエミッタは出
力端子ＯＵＴに接続され、コレクタは端子３６を介して
電源−Ｖに接続される。３９は論理反転回路またはイン
バータであり、その入力は出力端子ＯＵＴに接続され、
出力はスイッチを形成するＮＭＯＳトランジスタ４０の
ゲートに接続される。ＮＭＯＳトランジスタ４０のドレ
インは出力端子ＯＵＴに接続され、ソースは電源−Ｖに
接続される。
【００３８】この回路の動作は次のとおりである。入力
端子ＩＮが“Ｎ”レベルのとき、ＮＭＯＳトランジスタ
３７がオンになり、ＰＮＰトランジスタ３８もオンにな
る。この結果、ＰＮＰトランジスタ３８を通して容量負
荷の電源が放電され、出力端子ＯＵＴのレベルは（−Ｖ
＋ＶBE）まで下降する。一方、出力端子ＯＵＴのレベル
が下がり、インバータ３９のＶＬＴ以下になると、その
出力が“Ｈ”レベルに反転し、ＮＭＯＳトランジスタ４
０がオンになり実質的に電圧降下のない電気的接続がそ
のドレインとソース用に形成される。従って、（−Ｖ＋
ＶBE）まで下がっていた出力レベルはＮＭＯＳトランジ
スタ４０により−Ｖの電位まで放電される。入力端子Ｉ
Ｎが“Ｌ”レベルのとき、ＮＭＯＳトランジスタ３７が
オフになり、ＰＮＰトランジスタ３８もオフになる。従
って、このとき出力端子ＯＵＴのレベルは変化しない。
端子ＩＮが“Ｎ”レベルのとき、ＮＭＯＳトランジスタ
３７がオンになり、ＰＮＰトランジスタ３８もオンにな
る。この結果、ＰＮＰトランジスタ３８を通して容量負
荷の電源が放電され、出力端子ＯＵＴのレベルは（−Ｖ
＋ＶBE）まで下降する。一方、出力端子ＯＵＴのレベル
が下がり、インバータ３９のＶＬＴ以下になると、その
出力が“Ｈ”レベルに反転し、ＮＭＯＳトランジスタ４
０がオンになり実質的に電圧降下のない電気的接続がそ
のドレインとソース用に形成される。従って、（−Ｖ＋
ＶBE）まで下がっていた出力レベルはＮＭＯＳトランジ
スタ４０により−Ｖの電位まで放電される。入力端子Ｉ
Ｎが“Ｌ”レベルのとき、ＮＭＯＳトランジスタ３７が
オフになり、ＰＮＰトランジスタ３８もオフになる。従
って、このとき出力端子ＯＵＴのレベルは変化しない。
【００３９】図１２は本発明の図４の実施例を示す回路
図である。図において、４１はエンハンスメント型ＰＭ
ＯＳトランジスタであり、ソース端子４９を介しては電
源＋Ｖに、ゲートは入力端子ＩＮに接続され、ドレイン
はＮＰＮトランジスタ４３（Ｑ1 ）のベースに接続され
る。４２はエンハンスメント型ＮＭＯＳトランジスタで
あり、ドレインは出力端子ＯＵＴに、ゲートは入力端子
ＩＮに接続され、ソースはＮＰＮトランジスタ４４（Ｑ
2 ）のベースに接続される。ＰＭＯＳトランジスタ４１
およびＮＭＯＳトランジスタ４２は論理制御回路１００
を形成するＮＰＮトランジスタ４３のコレクタは端子４
９を介して電源＋Ｖに、エミッタは出力端子ＯＵＴに接
続される。ＮＰＮトランジスタ４４のコレクタは出力端
子ＯＵＴに接続され、エミッタは共通電位点ＧＮＤに接
続される。トランジスタ４３，４４はスイッチ回路１０
１を構成する。４５はエンハンスメント型PMOSトランジ
スタであり、ソースは電源＋Ｖに、ゲートは出力端子Ｏ
ＵＴに接続され、ドレインはエンハンスメント型ＮＭＯ
Ｓトランジスタ４６のドレインに接続される。ＮＭＯＳ
トランジスタ４６のゲートは出力端子ＯＵＴに接続さ
れ、ソースはＧＮＤに接続される。ＭＯＳトランジスタ
４５，４６は論理反転回路１０２を形成する。４７はエ
ンハンスメント型ＰＭＯＳトランジスタであり、ソース
は電源＋Ｖに、ゲートはＰＭＯＳトランジスタ４５とＮ
ＭＯＳトランジスタ４６の共通ドレインＢに接続され、
ドレインは出力端子ＯＵＴに接続される。４８はエンハ
ンスメント型ＮＭＯＳトランジスタであり、ドレインは
出力端子ＯＵＴに、ゲートはＰＭＯＳトランジスタ４５
とＮＭＯＳトランジスタ４６の共通ドレインＢに接続さ
れ、ソースはＧＮＤに接続される。ＭＯＳトランジスタ
４７，４８はスイッチ回路１０３を形成する。
図である。図において、４１はエンハンスメント型ＰＭ
ＯＳトランジスタであり、ソース端子４９を介しては電
源＋Ｖに、ゲートは入力端子ＩＮに接続され、ドレイン
はＮＰＮトランジスタ４３（Ｑ1 ）のベースに接続され
る。４２はエンハンスメント型ＮＭＯＳトランジスタで
あり、ドレインは出力端子ＯＵＴに、ゲートは入力端子
ＩＮに接続され、ソースはＮＰＮトランジスタ４４（Ｑ
2 ）のベースに接続される。ＰＭＯＳトランジスタ４１
およびＮＭＯＳトランジスタ４２は論理制御回路１００
を形成するＮＰＮトランジスタ４３のコレクタは端子４
９を介して電源＋Ｖに、エミッタは出力端子ＯＵＴに接
続される。ＮＰＮトランジスタ４４のコレクタは出力端
子ＯＵＴに接続され、エミッタは共通電位点ＧＮＤに接
続される。トランジスタ４３，４４はスイッチ回路１０
１を構成する。４５はエンハンスメント型PMOSトランジ
スタであり、ソースは電源＋Ｖに、ゲートは出力端子Ｏ
ＵＴに接続され、ドレインはエンハンスメント型ＮＭＯ
Ｓトランジスタ４６のドレインに接続される。ＮＭＯＳ
トランジスタ４６のゲートは出力端子ＯＵＴに接続さ
れ、ソースはＧＮＤに接続される。ＭＯＳトランジスタ
４５，４６は論理反転回路１０２を形成する。４７はエ
ンハンスメント型ＰＭＯＳトランジスタであり、ソース
は電源＋Ｖに、ゲートはＰＭＯＳトランジスタ４５とＮ
ＭＯＳトランジスタ４６の共通ドレインＢに接続され、
ドレインは出力端子ＯＵＴに接続される。４８はエンハ
ンスメント型ＮＭＯＳトランジスタであり、ドレインは
出力端子ＯＵＴに、ゲートはＰＭＯＳトランジスタ４５
とＮＭＯＳトランジスタ４６の共通ドレインＢに接続さ
れ、ソースはＧＮＤに接続される。ＭＯＳトランジスタ
４７，４８はスイッチ回路１０３を形成する。
【００４０】この回路の動作のようである。入力端子Ｉ
Ｎが“Ｌ”レベルのとき、ＮＭＯＳトランジスタ４２は
オフ、従ってＮＰＮトランジスタ４４もオフである。一
方ＰＭＯＳトランジスタ４１はオンになり、ＮＰＮトラ
ンジスタ４３にベース電流を供給し、ＮＰＮトランジス
タ４３もオンになる。この結果、ＮＰＮトランジスタ４
３を通して容量負荷ＣL に充電電流が流れ、出力端子Ｏ
ＵＴのレベルが上昇する。ＮＰＮトランジスタ４３によ
る充電電流は出力端子ＯＵＴのレベルが（＋Ｖ−
ＶBEQ1）に達するまで流れるが、それ以後ＮＰＮトラン
ジスタ４３はカットオフになる。一方、出力レベルが十
分高くなると、ＰＭＯＳトランジスタ４５がオフ，ＮＭ
ＯＳトランジスタ４６がオンになるためノードＢは
“Ｌ”レベルになる。その結果、ＰＭＯＳトランジスタ
４７はオンになり実質的に電圧降下のない電気的接続が
そのソース・ドレイン間に形成され、他方ＮＭＯＳトラ
ンジスタ４８はオフになる。従って、ＰＭＯＳトランジ
スタ４７を通して負荷ＣL に充電電流が流れ、出力端子
ＯＵＴは電源電圧＋Ｖと同じレベルで充電される。
Ｎが“Ｌ”レベルのとき、ＮＭＯＳトランジスタ４２は
オフ、従ってＮＰＮトランジスタ４４もオフである。一
方ＰＭＯＳトランジスタ４１はオンになり、ＮＰＮトラ
ンジスタ４３にベース電流を供給し、ＮＰＮトランジス
タ４３もオンになる。この結果、ＮＰＮトランジスタ４
３を通して容量負荷ＣL に充電電流が流れ、出力端子Ｏ
ＵＴのレベルが上昇する。ＮＰＮトランジスタ４３によ
る充電電流は出力端子ＯＵＴのレベルが（＋Ｖ−
ＶBEQ1）に達するまで流れるが、それ以後ＮＰＮトラン
ジスタ４３はカットオフになる。一方、出力レベルが十
分高くなると、ＰＭＯＳトランジスタ４５がオフ，ＮＭ
ＯＳトランジスタ４６がオンになるためノードＢは
“Ｌ”レベルになる。その結果、ＰＭＯＳトランジスタ
４７はオンになり実質的に電圧降下のない電気的接続が
そのソース・ドレイン間に形成され、他方ＮＭＯＳトラ
ンジスタ４８はオフになる。従って、ＰＭＯＳトランジ
スタ４７を通して負荷ＣL に充電電流が流れ、出力端子
ＯＵＴは電源電圧＋Ｖと同じレベルで充電される。
【００４１】次に入力端子ＩＮが“Ｈ”レベルのとき、
ＰＭＯＳトランジスタ４１はオフ、従ってＮＰＮトラン
ジスタ４３もオフである。一方、ＮＭＯＳトランジスタ
４２はオンになり、NMOS42を通してＮＰＮトランジスタ
４４にベース電流が供給され、ＮＰＮトランジスタ４４
もオンになる。この結果、ＮＰＮトランジスタ４４を通
して負荷ＣL の電荷が放電され、出力ＯＵＴのレベルが
下降する。ＮＰＮトランジスタ４４による放電電流は出
力レベルがＶBEQ2の達するまで流れるが、それ以後ＮＰ
Ｎトランジスタ４４はカットオフになる。一方、出力Ｏ
ＵＴのレベルが十分低くなると、ＰＭＯＳトランジスタ
４５がオン、ＮＭＯＳトランジスタ４６がオフになり、
ノードＢは“Ｈ”レベルになる。その結果、ＰＭＯＳト
ランジスタ４７はオフ、ＮＭＯＳトランジスタ４８はオ
ンになり実質的に電圧降下のない電気的接続がそのドレ
インとソース間に形成される。従って、負荷ＣL の電荷
はＮＭＯＳトランジスタ４８を通して放電され、出力端
子ＯＵＴは接地電位又は共通電位まで下降する。
ＰＭＯＳトランジスタ４１はオフ、従ってＮＰＮトラン
ジスタ４３もオフである。一方、ＮＭＯＳトランジスタ
４２はオンになり、NMOS42を通してＮＰＮトランジスタ
４４にベース電流が供給され、ＮＰＮトランジスタ４４
もオンになる。この結果、ＮＰＮトランジスタ４４を通
して負荷ＣL の電荷が放電され、出力ＯＵＴのレベルが
下降する。ＮＰＮトランジスタ４４による放電電流は出
力レベルがＶBEQ2の達するまで流れるが、それ以後ＮＰ
Ｎトランジスタ４４はカットオフになる。一方、出力Ｏ
ＵＴのレベルが十分低くなると、ＰＭＯＳトランジスタ
４５がオン、ＮＭＯＳトランジスタ４６がオフになり、
ノードＢは“Ｈ”レベルになる。その結果、ＰＭＯＳト
ランジスタ４７はオフ、ＮＭＯＳトランジスタ４８はオ
ンになり実質的に電圧降下のない電気的接続がそのドレ
インとソース間に形成される。従って、負荷ＣL の電荷
はＮＭＯＳトランジスタ４８を通して放電され、出力端
子ＯＵＴは接地電位又は共通電位まで下降する。
【００４２】なお、図１６ １２に従来回路の論理シン
ボル（図４）と区別した本回路の論理シンボルを示す。
ボル（図４）と区別した本回路の論理シンボルを示す。
【００４３】なお、ＮＰＮトランジスタ４３，４４がオ
フする時のスイッチング速度を進めるため、それぞれの
ベースにベース電荷を放電するパスが必要である。この
放電パスとしては受動素子や能動素子あるいは両者を含
む種々の回路が公知であるが、本発明の本質に関わるも
のでないので図面上では省略している。
フする時のスイッチング速度を進めるため、それぞれの
ベースにベース電荷を放電するパスが必要である。この
放電パスとしては受動素子や能動素子あるいは両者を含
む種々の回路が公知であるが、本発明の本質に関わるも
のでないので図面上では省略している。
【００４４】図１３は、図１の従来の複合回路と図１２
の本発明による複合回路の入出力特性を示すものであ
る。図中、破線は従来回路の入出力特性を示し、実線は
本発明による回路の入出力特性を示すものである。この
図１３から本発明の複合回路では出力の高レベルは電源
電圧まで、また低レベルはＧＮＤ電圧までスイッチング
できることが明らかである。
の本発明による複合回路の入出力特性を示すものであ
る。図中、破線は従来回路の入出力特性を示し、実線は
本発明による回路の入出力特性を示すものである。この
図１３から本発明の複合回路では出力の高レベルは電源
電圧まで、また低レベルはＧＮＤ電圧までスイッチング
できることが明らかである。
【００４５】図１４は本発明の第５の実施例を示す回路
図であり、図１２と同一部分は同一番号で示している。
図において、５１はエンハンスメント型ＰＭＯＳトラン
ジスタであり、ソースが端子４９を介して電源＋Ｖに、
ゲートが入力端子ＩＮに接続され、ドレインがＮＭＯＳ
トランジスタ５２のドレイン、ＮＰＮトランジスタ５３
のベースおよびＰＮＰトランジスタ５４のベースに接続
される。５２はエンハンスメント型ＮＭＯＳトランジス
タであり、ゲートが入力端子ＩＮにソースが共通電位点
ＧＮＤに接続される。Ｐ，ＮＭＯＳトランジスタ５１，
５２は論理制御回路を形成する。ＮＰＮトランジスタ５
３のコレクタは電源＋Ｖに、エミッタは出力端子ＯＵＴ
に接続される。また、ＰＮＰトランジスタ５４のエミッ
タは出力端子ＯＵＴに、コレクタはＧＮＤに接続される
トランジスタ５３，５４はスイッチ回路を形成する。
図であり、図１２と同一部分は同一番号で示している。
図において、５１はエンハンスメント型ＰＭＯＳトラン
ジスタであり、ソースが端子４９を介して電源＋Ｖに、
ゲートが入力端子ＩＮに接続され、ドレインがＮＭＯＳ
トランジスタ５２のドレイン、ＮＰＮトランジスタ５３
のベースおよびＰＮＰトランジスタ５４のベースに接続
される。５２はエンハンスメント型ＮＭＯＳトランジス
タであり、ゲートが入力端子ＩＮにソースが共通電位点
ＧＮＤに接続される。Ｐ，ＮＭＯＳトランジスタ５１，
５２は論理制御回路を形成する。ＮＰＮトランジスタ５
３のコレクタは電源＋Ｖに、エミッタは出力端子ＯＵＴ
に接続される。また、ＰＮＰトランジスタ５４のエミッ
タは出力端子ＯＵＴに、コレクタはＧＮＤに接続される
トランジスタ５３，５４はスイッチ回路を形成する。
【００４６】この回路は全体としてインバータを構成し
その動作は次のようである。
その動作は次のようである。
【００４７】入力端子ＩＮが“Ｌ”レベルのときＰＭＯ
Ｓトランジスタ５１，ＮＭＯＳトランジスタ５２から成
るインバータの出力が“Ｈ”レベルになり、ＰＮＰトラ
ンジスタ５４がオフし、ＮＰＮトランジスタ５３がオン
する。この結果、ＮＰＮトランジスタ５３を通して容量
負荷ＣL が充電され出力端子ＯＵＴのレベルが上昇す
る。ＮＰＮトランジスタ５３は出力端子ＯＵＴのレベル
が（＋Ｖ−ＶBEQ1）まで上昇するとカットオフになる。
一方、出力レベルが十分高くなるとＰＭＯＳトランジス
タ４５がオフ、ＮＭＯＳトランジスタ４６がオンになる
ためにノードＢの電位は“Ｌ”レベルになる。その結
果、ＰＭＯＳトランジスタ４７はオンしそのドレイン・
ソース間に実質的に電圧降下のない電気的接続が形成さ
れ、他方NMOSトランジスタ４８はオフになる。従って、
ＰＭＯＳトランジスタ４７により負荷ＣL が充電され、
出力端子ＯＵＴは電源電圧＋Ｖまで上昇する。
Ｓトランジスタ５１，ＮＭＯＳトランジスタ５２から成
るインバータの出力が“Ｈ”レベルになり、ＰＮＰトラ
ンジスタ５４がオフし、ＮＰＮトランジスタ５３がオン
する。この結果、ＮＰＮトランジスタ５３を通して容量
負荷ＣL が充電され出力端子ＯＵＴのレベルが上昇す
る。ＮＰＮトランジスタ５３は出力端子ＯＵＴのレベル
が（＋Ｖ−ＶBEQ1）まで上昇するとカットオフになる。
一方、出力レベルが十分高くなるとＰＭＯＳトランジス
タ４５がオフ、ＮＭＯＳトランジスタ４６がオンになる
ためにノードＢの電位は“Ｌ”レベルになる。その結
果、ＰＭＯＳトランジスタ４７はオンしそのドレイン・
ソース間に実質的に電圧降下のない電気的接続が形成さ
れ、他方NMOSトランジスタ４８はオフになる。従って、
ＰＭＯＳトランジスタ４７により負荷ＣL が充電され、
出力端子ＯＵＴは電源電圧＋Ｖまで上昇する。
【００４８】次に入力端子ＩＮが“Ｈ”レベルのとき、
ＰＭＯＳトランジスタ５１，NMOSトランジスタ５２から
成るインバータの出力が“Ｌ”レベルになり、ＮＰＮト
ランジスタ５３がオフし、ＰＮＰトランジスタ５４がオ
ンする。この結果、負荷ＣLの電荷はＰＮＰトランジス
タ５４を通して放電され、出力端子ＯＵＴのレベルは下
降する。ＰＮＰトランジスタ５４による放電は出力レベ
ルがＶBFQ2に達するまで行われ、以後ＰＮＰトランジス
タ５４はカットオフになる。一方、出力レベルが十分に
低くなると、ＰＭＯＳトランジスタ４５がオン、ＮＭＯ
Ｓトランジスタ４６がオフになる。その結果、ＰＭＯＳ
トランジスタ４７がオフになり、NMOSトランジスタ４８
がオンになりそのドレイン・ソース間に実質的に電圧降
下のない電気的接続が形成される。従って、負荷ＣL の
残留電荷はＮＭＯＳトランジスタ４８を通して放電さ
れ、出力レベルはＧＮＤまで下降する。
ＰＭＯＳトランジスタ５１，NMOSトランジスタ５２から
成るインバータの出力が“Ｌ”レベルになり、ＮＰＮト
ランジスタ５３がオフし、ＰＮＰトランジスタ５４がオ
ンする。この結果、負荷ＣLの電荷はＰＮＰトランジス
タ５４を通して放電され、出力端子ＯＵＴのレベルは下
降する。ＰＮＰトランジスタ５４による放電は出力レベ
ルがＶBFQ2に達するまで行われ、以後ＰＮＰトランジス
タ５４はカットオフになる。一方、出力レベルが十分に
低くなると、ＰＭＯＳトランジスタ４５がオン、ＮＭＯ
Ｓトランジスタ４６がオフになる。その結果、ＰＭＯＳ
トランジスタ４７がオフになり、NMOSトランジスタ４８
がオンになりそのドレイン・ソース間に実質的に電圧降
下のない電気的接続が形成される。従って、負荷ＣL の
残留電荷はＮＭＯＳトランジスタ４８を通して放電さ
れ、出力レベルはＧＮＤまで下降する。
【００４９】本回路の論理シンボルは図１６で示され
る。
る。
【００５０】図１５は本発明の第６の実施例を示す回路
図であり、図１２と同一部分は同一番号で示している。
図において、６１はエンハンスメント型ＰＭＯＳトラン
ジスタであり、ソースが端子４９を介して電源＋Ｖに、
ゲートが入力端子ＩＮに接続され、ドレインがＮＰＮト
ランジスタ６３のベースに接続される。６２はエンハン
スメント型ＮＭＯＳトランジスタであり、ドレインが出
力端子ＯＵＴにゲートが入力端子ＩＮに接続されソース
が共通電位点ＧＮＤに接続される。ＰＭＯＳトランジス
タ６１およびＮＭＯＳトランジスタ６２は論理制御回路
を形成する。バイポーラトランジスタ６３はスイッチを
形成する。ＰＭＯＳトランジスタ４７は別のスイッチを
形成する。なお、ＮＭＯＳトランジスタ６２は論理回路
および別のスイッチの共通構成要素となっている。ＮＰ
Ｎトランジスタ６３のコレクタは電源＋Ｖに、エミッタ
は出力端子ＯＵＴに接続される。
図であり、図１２と同一部分は同一番号で示している。
図において、６１はエンハンスメント型ＰＭＯＳトラン
ジスタであり、ソースが端子４９を介して電源＋Ｖに、
ゲートが入力端子ＩＮに接続され、ドレインがＮＰＮト
ランジスタ６３のベースに接続される。６２はエンハン
スメント型ＮＭＯＳトランジスタであり、ドレインが出
力端子ＯＵＴにゲートが入力端子ＩＮに接続されソース
が共通電位点ＧＮＤに接続される。ＰＭＯＳトランジス
タ６１およびＮＭＯＳトランジスタ６２は論理制御回路
を形成する。バイポーラトランジスタ６３はスイッチを
形成する。ＰＭＯＳトランジスタ４７は別のスイッチを
形成する。なお、ＮＭＯＳトランジスタ６２は論理回路
および別のスイッチの共通構成要素となっている。ＮＰ
Ｎトランジスタ６３のコレクタは電源＋Ｖに、エミッタ
は出力端子ＯＵＴに接続される。
【００５１】この回路も全体としてインバータとして構
成され、その動作は次の通りである。入力端子ＩＮが
“Ｌ”レベルのとき、ＮＭＯＳトランジスタ６２はオ
フ、PMOSトランジスタ６１はオンになり、ＮＰＮトラン
ジスタ６３もオンになる。この結果、ＮＰＮトランジス
タ６３を通して容量負荷ＣL が充電され、出力端子ＯＵ
Ｔのレベルが上昇する。ＮＰＮトランジスタ６３は出力
レベルが（＋Ｖ−ＶBEQ1）まで上昇するとカットオフに
なる。一方、出力レベルが十分高くなるとＰＭＯＳトラ
ンジスタ４５がオフ、ＮＭＯＳトランジスタ４６がオン
になるためにノードＢは“Ｌ”レベルになる。その結
果、ＰＭＯＳトランジスタ４７はオンになりそのドレイ
ン・ソース間に実質的に電圧降下のない電気的接続が形
成される。従って、ＰＭＯＳトランジスタ４７により負
荷ＣL が充電され、出力端子ＯＵＴは電源電圧＋Ｖまで
上昇する。
成され、その動作は次の通りである。入力端子ＩＮが
“Ｌ”レベルのとき、ＮＭＯＳトランジスタ６２はオ
フ、PMOSトランジスタ６１はオンになり、ＮＰＮトラン
ジスタ６３もオンになる。この結果、ＮＰＮトランジス
タ６３を通して容量負荷ＣL が充電され、出力端子ＯＵ
Ｔのレベルが上昇する。ＮＰＮトランジスタ６３は出力
レベルが（＋Ｖ−ＶBEQ1）まで上昇するとカットオフに
なる。一方、出力レベルが十分高くなるとＰＭＯＳトラ
ンジスタ４５がオフ、ＮＭＯＳトランジスタ４６がオン
になるためにノードＢは“Ｌ”レベルになる。その結
果、ＰＭＯＳトランジスタ４７はオンになりそのドレイ
ン・ソース間に実質的に電圧降下のない電気的接続が形
成される。従って、ＰＭＯＳトランジスタ４７により負
荷ＣL が充電され、出力端子ＯＵＴは電源電圧＋Ｖまで
上昇する。
【００５２】次に入力端子ＩＮが“Ｈ”レベルのとき、
ＰＭＯＳトランジスタ６１，ＮＰＮトランジスタ６３が
オフになり、ＮＭＯＳトランジスタ６２がオンになりそ
のドレイン・ソース間に実質的に電圧降下のない電気的
接続が形成される。従って、負荷ＣL の電荷はＮＭＯＳ
トランジスタ６２を通して放電され、出力レベルはＧＮ
Ｄまで低下する。このとき、ＰＭＯＳトランジスタ４５
はオン、ＮＭＯＳトランジスタ４６はオフのため、ノー
ドＢは“Ｈ”レベルになる。従って、このとき、ＰＭＯ
Ｓトランジスタ４７もオフである。
ＰＭＯＳトランジスタ６１，ＮＰＮトランジスタ６３が
オフになり、ＮＭＯＳトランジスタ６２がオンになりそ
のドレイン・ソース間に実質的に電圧降下のない電気的
接続が形成される。従って、負荷ＣL の電荷はＮＭＯＳ
トランジスタ６２を通して放電され、出力レベルはＧＮ
Ｄまで低下する。このとき、ＰＭＯＳトランジスタ４５
はオン、ＮＭＯＳトランジスタ４６はオフのため、ノー
ドＢは“Ｈ”レベルになる。従って、このとき、ＰＭＯ
Ｓトランジスタ４７もオフである。
【００５３】本回路の論理シンボルは図１６で表わされ
る。
る。
【００５４】上記実施例ではすべて１入力の場合を示し
たが多入力のＮＡＮＤ，ＮＯＲあるいはそれらの組合わ
せも自在である。
たが多入力のＮＡＮＤ，ＮＯＲあるいはそれらの組合わ
せも自在である。
【００５５】図１７は本発明の第７の実施例を示す回路
図であり、図１２と同一部分は同一番号で示している。
図において、１２１，１２２はＰＭＯＳトランジスタで
あり、ソースが端子４９を介して電源＋Ｖに、ゲートが
入力端子ＩＮ１，ＩＮ２に、ドレインがＮＰＮトランジ
スタ４３のベースに接続される。１２３，１２４は直列
接続されたＮＭＯＳトランジスタであり、ＮＭＯＳトラ
ンジスタ１２３のドレインは出力ノードＯＵＴに、ゲー
トが入力端子ＩＮ１に接続され、NMOS124 のゲートはＩ
Ｎ２に、ソースはＮＰＮトランジスタ４４のベースに接
続される。PMOSトランジスタ１２１，１２２，ＮＭＯＳ
トランジスタ１２３，１２４は論理制御回路を構成す
る。ＮＰＮトランジスタのコレクタは電源＋Ｖに、エミ
ッタは出力端子ＯＵＴに接続され、ＮＰＮトランジスタ
のコレクタは出力端子ＯＵＴに、エミッタはＧＮＤに接
続される。
図であり、図１２と同一部分は同一番号で示している。
図において、１２１，１２２はＰＭＯＳトランジスタで
あり、ソースが端子４９を介して電源＋Ｖに、ゲートが
入力端子ＩＮ１，ＩＮ２に、ドレインがＮＰＮトランジ
スタ４３のベースに接続される。１２３，１２４は直列
接続されたＮＭＯＳトランジスタであり、ＮＭＯＳトラ
ンジスタ１２３のドレインは出力ノードＯＵＴに、ゲー
トが入力端子ＩＮ１に接続され、NMOS124 のゲートはＩ
Ｎ２に、ソースはＮＰＮトランジスタ４４のベースに接
続される。PMOSトランジスタ１２１，１２２，ＮＭＯＳ
トランジスタ１２３，１２４は論理制御回路を構成す
る。ＮＰＮトランジスタのコレクタは電源＋Ｖに、エミ
ッタは出力端子ＯＵＴに接続され、ＮＰＮトランジスタ
のコレクタは出力端子ＯＵＴに、エミッタはＧＮＤに接
続される。
【００５６】この回路は全体として２入力ＮＡＮＤ回路
を構成し、動作は次のとおりである。入力端子ＩＮ１，
ＩＮ２の少なくとも一つが“Ｌ”レベルのとき、ＮＭＯ
Ｓトランジスタ１２３，１２４の少なくとも一つがオフ
になり、ＮＰＮトランジスタ４４もオフになる。
を構成し、動作は次のとおりである。入力端子ＩＮ１，
ＩＮ２の少なくとも一つが“Ｌ”レベルのとき、ＮＭＯ
Ｓトランジスタ１２３，１２４の少なくとも一つがオフ
になり、ＮＰＮトランジスタ４４もオフになる。
【００５７】一方、ＰＭＯＳトランジスタ１２１，１２
２の少なくとも一つがオンになり、ＮＰＮトランジスタ
４３もオンになる。この結果、ＮＰＮトランジスタ４３
を通して容量負荷ＣL が充電され、出力端子ＯＵＴは高
レベルになる。次に、入力端子ＩＮ１，ＩＮ２の両方が
“Ｈ”レベルのとき、ＰＭＯＳトランジスタ１２１，１
２２は共にオフになりＮＰＮトランジスタ４３もオフに
なる。
２の少なくとも一つがオンになり、ＮＰＮトランジスタ
４３もオンになる。この結果、ＮＰＮトランジスタ４３
を通して容量負荷ＣL が充電され、出力端子ＯＵＴは高
レベルになる。次に、入力端子ＩＮ１，ＩＮ２の両方が
“Ｈ”レベルのとき、ＰＭＯＳトランジスタ１２１，１
２２は共にオフになりＮＰＮトランジスタ４３もオフに
なる。
【００５８】一方、ＮＭＯＳトランジスタ１２３，１２
４は共にオンになり、ＮＰＮトランジスタ４４もオンに
なる。この結果、負荷ＣL の電源はＮＰＮトランジスタ
４４を通して放電され、出力端子ＯＵＴは低レベルにな
る。
４は共にオンになり、ＮＰＮトランジスタ４４もオンに
なる。この結果、負荷ＣL の電源はＮＰＮトランジスタ
４４を通して放電され、出力端子ＯＵＴは低レベルにな
る。
【００５９】なお、ＰＭＯＳトランジスタ４５，４７と
ＮＭＯＳトランジスタ４６，４８の作用によって出力端
子ＯＵＴが電源＋ＶあるいはＧＮＤのレベルになる動作
の説明は図１２と同じなので説明を省略する。
ＮＭＯＳトランジスタ４６，４８の作用によって出力端
子ＯＵＴが電源＋ＶあるいはＧＮＤのレベルになる動作
の説明は図１２と同じなので説明を省略する。
【００６０】図１８にこの回路の論理シンボルを示す。
【００６１】図１９は本発明の第８の実施例を示す回路
であり、図１２と同一部分は同一番号で示している。図
において、１３１，１３２は直列接続されたＰＭＯＳト
ランジスタであり、ＰＭＯＳトランジスタ１３１のソー
スは端子４９を介して電源＋Ｖに、ゲート入力ＩＮ１に
接続され、ＰＭＯＳトランジスタ１３２のゲートは入力
ＩＮ２に、ドレインはＮＰＮトランジスタ４３のベース
に接続される。
であり、図１２と同一部分は同一番号で示している。図
において、１３１，１３２は直列接続されたＰＭＯＳト
ランジスタであり、ＰＭＯＳトランジスタ１３１のソー
スは端子４９を介して電源＋Ｖに、ゲート入力ＩＮ１に
接続され、ＰＭＯＳトランジスタ１３２のゲートは入力
ＩＮ２に、ドレインはＮＰＮトランジスタ４３のベース
に接続される。
【００６２】１３３，１３４はＮＭＯＳトランジスタで
あり、夫々のドレインが出力端子に接続され、ソースが
ＮＰＮトランジスタ４４のベースに接続され、ＮＭＯＳ
トランジスタ１３３のゲートは入力ＩＮ１に、ＮＭＯＳ
トランジスタ１３４のゲートは入力ＩＮ２に接続され
る。ＰＭＯＳトランジスタ１３１，１３２，ＮＭＯＳト
ランジスタ１３３，１３４は論理制御回路を構成する。
ＮＰＮトランジスタ４７のコレクタは電源＋Ｖに、エミ
ッタは出力ＯＵＴに接続され、ＮＰＮトランジスタ４４
のコレクタは出力ＯＵＴに、エミッタはＧＮＤに接続さ
れる。
あり、夫々のドレインが出力端子に接続され、ソースが
ＮＰＮトランジスタ４４のベースに接続され、ＮＭＯＳ
トランジスタ１３３のゲートは入力ＩＮ１に、ＮＭＯＳ
トランジスタ１３４のゲートは入力ＩＮ２に接続され
る。ＰＭＯＳトランジスタ１３１，１３２，ＮＭＯＳト
ランジスタ１３３，１３４は論理制御回路を構成する。
ＮＰＮトランジスタ４７のコレクタは電源＋Ｖに、エミ
ッタは出力ＯＵＴに接続され、ＮＰＮトランジスタ４４
のコレクタは出力ＯＵＴに、エミッタはＧＮＤに接続さ
れる。
【００６３】この回路は全体として２入力ＮＯＲ回路を
構成し、動作は次のとおりである。入力ＩＮ１，ＩＮ２
の両方が“Ｌ”レベルのとき、ＮＭＯＳトランジスタ13
3,１３４が共にオフになり、ＮＰＮトランジスタ４４も
オフになる。一方、PMOSトランジスタ１３１，１３２が
共にオンになり、ＮＰＮトランジスタ４３もオンにな
る。その結果、ＮＰＮトランジスタ４３を通して容量負
荷ＣL が充電され、出力ＯＵＴは“Ｈ”レベルになる。
構成し、動作は次のとおりである。入力ＩＮ１，ＩＮ２
の両方が“Ｌ”レベルのとき、ＮＭＯＳトランジスタ13
3,１３４が共にオフになり、ＮＰＮトランジスタ４４も
オフになる。一方、PMOSトランジスタ１３１，１３２が
共にオンになり、ＮＰＮトランジスタ４３もオンにな
る。その結果、ＮＰＮトランジスタ４３を通して容量負
荷ＣL が充電され、出力ＯＵＴは“Ｈ”レベルになる。
【００６４】次に入力ＩＮ１，ＩＮ２の少なくとも一つ
が“Ｈ”レベルのとき、ＰＭＯＳトランジスタ１３１，
１３２の少なくとも一つがオフになり、ＮＰＮトランジ
スタ４３もオフになる。
が“Ｈ”レベルのとき、ＰＭＯＳトランジスタ１３１，
１３２の少なくとも一つがオフになり、ＮＰＮトランジ
スタ４３もオフになる。
【００６５】一方、ＮＭＯＳトランジスタ１３３，１３
４の少なくとも一つでオンになり、ＮＰＮトランジスタ
４４もオンになる。その結果、ＮＰＮトランジスタ４４
を通して容量負荷ＣL の電荷が放電され、出力ＯＵＴは
“Ｌ”レベルになる。
４の少なくとも一つでオンになり、ＮＰＮトランジスタ
４４もオンになる。その結果、ＮＰＮトランジスタ４４
を通して容量負荷ＣL の電荷が放電され、出力ＯＵＴは
“Ｌ”レベルになる。
【００６６】なお、ＰＭＯＳ４５，４７，ＮＭＯＳ４
６，４８の作用によって出力ＯＵＴが電源＋ＶとＧＮＤ
のレベルになる動作の説明は図１２の説明と同じなので
省略する。
６，４８の作用によって出力ＯＵＴが電源＋ＶとＧＮＤ
のレベルになる動作の説明は図１２の説明と同じなので
省略する。
【００６７】図２０にこの回路の論理シンボルを示す。
【００６８】図２１は本発明の第９の実施例を示す回路
であり、図１２，図５と同一部分に同一番号で示す。
であり、図１２，図５と同一部分に同一番号で示す。
【００６９】この回路のバイポーラＮＰＮトランジスタ
４３，４４，ＰＭＯＳトランジスタ４５，４７，ＮＭＯ
Ｓトランジスタ４６，４８の部分は図１２の回路と同一
であり、その他の部分も図５と同一である。
４３，４４，ＰＭＯＳトランジスタ４５，４７，ＮＭＯ
Ｓトランジスタ４６，４８の部分は図１２の回路と同一
であり、その他の部分も図５と同一である。
【００７０】又、ＰＭＯＳトランジスタ１４，１５，Ｎ
ＭＯＳトランジスタ１６，１７は論理制御回路を構成す
る。
ＭＯＳトランジスタ１６，１７は論理制御回路を構成す
る。
【００７１】この回路の論理機能も図５と同じトライス
テート論理回路であるが、ＰＭＯＳトランジスタ４５，
４７，ＮＭＯＳトランジスタ４６，４８の作用により出
力ＯＵＴにレベルシフトがない点が図１４の従来回路と
異なっている。
テート論理回路であるが、ＰＭＯＳトランジスタ４５，
４７，ＮＭＯＳトランジスタ４６，４８の作用により出
力ＯＵＴにレベルシフトがない点が図１４の従来回路と
異なっている。
【００７２】図２２にこの回路の論理シンボルを示す。
【００７３】なお、本発明のＭＯＳ駆動バイポーラ出力
型レベルシフトした論理回路の構成上の特徴は図１２，
図１４，図１７，図１９，図２１の実施例で明らかよう
にバイポーラトランジスタを駆動するＭＯＳ論理制御回
路の論理が変わってもPMOS45，47，NMOS46，48からなる
出力のレベルシフトを補償する部分の構成は変わらない
ことである。以上の説明から明らかなように本発明によ
れば出力信号から電源電位から接地電位または共通電位
まで実質的に完全にスイッチングさせることができる。
しかも、そのスイッチングは高速で行うことができる。
型レベルシフトした論理回路の構成上の特徴は図１２，
図１４，図１７，図１９，図２１の実施例で明らかよう
にバイポーラトランジスタを駆動するＭＯＳ論理制御回
路の論理が変わってもPMOS45，47，NMOS46，48からなる
出力のレベルシフトを補償する部分の構成は変わらない
ことである。以上の説明から明らかなように本発明によ
れば出力信号から電源電位から接地電位または共通電位
まで実質的に完全にスイッチングさせることができる。
しかも、そのスイッチングは高速で行うことができる。
【００７４】図２３は本発明の第１０の実施例を示す。
図において、１６０は信号パスである。１６４，１６５
は信号パス１６０から信号を受ける論理ゲート回路であ
る。１６１は図２１に示したレベルシフトしストライス
テート論理回路であり、制御信号Ｅ１，Ｅ１により入力
Ｉ1 を信号パス１６０に出力する。１６２，１６３は図
５に示したような出力にレベルシフトのあるトライステ
ート論理回路である。この実施例によれば、レベルシフ
トレストライステート論理回路１ケと複数のレベルシフ
トのあるトライステート回路で信号パス１６０を駆動す
ることにより、信号パス１６０にはレベルシフトのない
信号が得られる。
図において、１６０は信号パスである。１６４，１６５
は信号パス１６０から信号を受ける論理ゲート回路であ
る。１６１は図２１に示したレベルシフトしストライス
テート論理回路であり、制御信号Ｅ１，Ｅ１により入力
Ｉ1 を信号パス１６０に出力する。１６２，１６３は図
５に示したような出力にレベルシフトのあるトライステ
ート論理回路である。この実施例によれば、レベルシフ
トレストライステート論理回路１ケと複数のレベルシフ
トのあるトライステート回路で信号パス１６０を駆動す
ることにより、信号パス１６０にはレベルシフトのない
信号が得られる。
【００７５】例えばレベルシフトのあるトライステート
論理回路１６２または１６３が信号パス１６０を駆動す
るとき、レベルシフトレストライステート論理回路１６
１のレベルシフト補償部（図１５のPMOS45，47，NMOS4
6，48）が作用して信号パス１６０にはレベルシフトの
ない信号が得られる。
論理回路１６２または１６３が信号パス１６０を駆動す
るとき、レベルシフトレストライステート論理回路１６
１のレベルシフト補償部（図１５のPMOS45，47，NMOS4
6，48）が作用して信号パス１６０にはレベルシフトの
ない信号が得られる。
【００７６】したがって、本実施例によればトライステ
ート論理回路１６２，１６３はトライステート論理回路
１６１より素子数の少ない回路で構成することができる
ため、より少ない素子面積でレベルシフトのないパス信
号が得られるという効果が有る。レベルシフトのないパ
ス信号はパスの信号を受けとる論理回路のゲート駆動信
号を減衰させないためにまた、消費電力を増大させない
ためにも重要である。図２４は本発明の第１１の実施例
である。図において、１７１，１７２はレベルシフトの
ないＭＯＳ駆動バイポーラ出力論理回路であり、１７
３，１７４，１７５はトライステート出力バッファ回
路、１７６，１７７，１７８は集積回路チップから外部
端子に出力を導出するためのパッドである。トライステ
ート出力バッファ１７３，１７４，１７５は論理回路１
７１，１７２の出力信号により入力信号ＩＮ１，ＩＮ
２，ＩＮn をパッド１７６，１７７，１７８に出力する
か否かが制御される。
ート論理回路１６２，１６３はトライステート論理回路
１６１より素子数の少ない回路で構成することができる
ため、より少ない素子面積でレベルシフトのないパス信
号が得られるという効果が有る。レベルシフトのないパ
ス信号はパスの信号を受けとる論理回路のゲート駆動信
号を減衰させないためにまた、消費電力を増大させない
ためにも重要である。図２４は本発明の第１１の実施例
である。図において、１７１，１７２はレベルシフトの
ないＭＯＳ駆動バイポーラ出力論理回路であり、１７
３，１７４，１７５はトライステート出力バッファ回
路、１７６，１７７，１７８は集積回路チップから外部
端子に出力を導出するためのパッドである。トライステ
ート出力バッファ１７３，１７４，１７５は論理回路１
７１，１７２の出力信号により入力信号ＩＮ１，ＩＮ
２，ＩＮn をパッド１７６，１７７，１７８に出力する
か否かが制御される。
【００７７】トライステート出力バッファの性能指標の
一つは駆動信号ＥＮ，ＥＮが入力されてからＯＵＴ１，
ＯＵＴ２，……ＯＵＴn に信号が伝達されるまでの遅延
時間であり、駆動回路１７１，１７２での遅延時間を短
くすることが重要である。トライステート出力バッファ
の典型的な適用例はマイクロプロセッサのデータパス出
力であり、８ビット，１６ビットまたは３２ビットが同
時にためされる。このため、駆動回路１７１，１７２は
同時に多数のトライステートバッファを駆動する必要が
あり、トライステートバッファの入力容量や長い配線の
ため大きい負荷を駆動することになる。したがってこの
ような大きな負荷を高速で駆動するためにバイポーラ出
力型の論理回路１７１，１７２は極めて有効である。
一つは駆動信号ＥＮ，ＥＮが入力されてからＯＵＴ１，
ＯＵＴ２，……ＯＵＴn に信号が伝達されるまでの遅延
時間であり、駆動回路１７１，１７２での遅延時間を短
くすることが重要である。トライステート出力バッファ
の典型的な適用例はマイクロプロセッサのデータパス出
力であり、８ビット，１６ビットまたは３２ビットが同
時にためされる。このため、駆動回路１７１，１７２は
同時に多数のトライステートバッファを駆動する必要が
あり、トライステートバッファの入力容量や長い配線の
ため大きい負荷を駆動することになる。したがってこの
ような大きな負荷を高速で駆動するためにバイポーラ出
力型の論理回路１７１，１７２は極めて有効である。
【００７８】トライステート出力バッファの性能指標の
他の一つは出力が高インピーダンス状態のとき電源から
出力端子へのあるいは出力端子からＧＮＤへのリーク電
流が小さいことである。リーク電流を小さくするには高
インピーダンスを指示する駆動信号ＥＮ，ＥＮが付勢さ
れたとき、トライステート出力バッファ回路の電流から
出力端子へのパスと出力端子からＧＮＤへのパスを完全
に遮断しなければならない。このためには駆動回路１７
１，１７２はレベルシャフトのない論理回路であること
が不可欠である。
他の一つは出力が高インピーダンス状態のとき電源から
出力端子へのあるいは出力端子からＧＮＤへのリーク電
流が小さいことである。リーク電流を小さくするには高
インピーダンスを指示する駆動信号ＥＮ，ＥＮが付勢さ
れたとき、トライステート出力バッファ回路の電流から
出力端子へのパスと出力端子からＧＮＤへのパスを完全
に遮断しなければならない。このためには駆動回路１７
１，１７２はレベルシャフトのない論理回路であること
が不可欠である。
【００７９】図２５は本発明の第１２の実施例を示す。
図において、１８０はＭＯＳ駆動バイポーラ出力型のレ
ベルシフトレス論理回路であり、その出力はNMOS181，1
82，183 のゲートに共通に接続され、これらをオン・オ
フ制御する。NMOS181，182，183 の夫々のドレインとソ
ースは種々の回路を構成するために必要な所定のノード
に接続される。本実施例では駆動回路１８０は多数のゲ
ートを高速に駆動するためにＭＯＳ駆動バイポーラ出力
型論理回路が好適であり、さらに、ＮＭＯＳトランジス
タ１８１，１８２，１８３を完全にオフさせるために少
なくともその低レベル出力にレベルシフトのない事が重
要である。
図において、１８０はＭＯＳ駆動バイポーラ出力型のレ
ベルシフトレス論理回路であり、その出力はNMOS181，1
82，183 のゲートに共通に接続され、これらをオン・オ
フ制御する。NMOS181，182，183 の夫々のドレインとソ
ースは種々の回路を構成するために必要な所定のノード
に接続される。本実施例では駆動回路１８０は多数のゲ
ートを高速に駆動するためにＭＯＳ駆動バイポーラ出力
型論理回路が好適であり、さらに、ＮＭＯＳトランジス
タ１８１，１８２，１８３を完全にオフさせるために少
なくともその低レベル出力にレベルシフトのない事が重
要である。
【００８０】図２６は本発明の第１３の実施例を示す。
図において、１９０はＭＯＳ駆動バイポーラ出力型のレ
ベルシフトレス論理回路であり、その出力はＰＭＯＳト
ランジスタ１９１，１９２，１９３のゲートに共通接続
され、これらをオン・オフ制御する。ＰＭＯＳトランジ
スタ１９１，１９２，１９３の夫々のソースとドレイン
は種々の回路を構成するために必要な所定のノードに接
続される。本実施例では駆動回路１９０に多数のゲート
を高速に駆動するためにＭＯＳ駆動バイポーラ出力型論
理回路が好適であり、さらに、ＰＭＯＳトランジスタ１
９１，１９２，１９３を完全にオフさせるために少なく
ともその高レベル出力にレベルシフトのない事が重要で
ある。
図において、１９０はＭＯＳ駆動バイポーラ出力型のレ
ベルシフトレス論理回路であり、その出力はＰＭＯＳト
ランジスタ１９１，１９２，１９３のゲートに共通接続
され、これらをオン・オフ制御する。ＰＭＯＳトランジ
スタ１９１，１９２，１９３の夫々のソースとドレイン
は種々の回路を構成するために必要な所定のノードに接
続される。本実施例では駆動回路１９０に多数のゲート
を高速に駆動するためにＭＯＳ駆動バイポーラ出力型論
理回路が好適であり、さらに、ＰＭＯＳトランジスタ１
９１，１９２，１９３を完全にオフさせるために少なく
ともその高レベル出力にレベルシフトのない事が重要で
ある。
【００８１】図２７は本発明の第１４の実施例を示す。
図において、２００はＭＯＳ駆動バイポーラ出力型のレ
ベルシフトレス論理回路であり、その出力にＰＭＯＳト
ランジスタ２０１，２０２，２０３，ＮＭＯＳトランジ
スタ２０４，２０５，２０６のゲートに共通に接続さ
れ、これらをオン，オフ制御する。ＰＭＯＳトランジス
タ２０１，２０２，２０３，ＮＭＯＳ２０４，２０５，
２０６のソースとドレインは種々の回路を構成するため
に必要な所定のノードに接続される。本実施例では駆動
回路２００は多数のゲートを高速に駆動するためにＭＯ
Ｓ駆動，バイポーラ出力型論理回路が好適であり、さら
にＰＭＯＳトランジスタ２０１，２０２，２０３を完全
にオフさせるためにその高レベル出力にレベルシフトの
ない事が重要であり、同様にＮＭＯＳトランジスタ２０
４，２０５，２０６を完全にオフさせるためにその低レ
ベル出力にレベルシフトのない事が重要である。
図において、２００はＭＯＳ駆動バイポーラ出力型のレ
ベルシフトレス論理回路であり、その出力にＰＭＯＳト
ランジスタ２０１，２０２，２０３，ＮＭＯＳトランジ
スタ２０４，２０５，２０６のゲートに共通に接続さ
れ、これらをオン，オフ制御する。ＰＭＯＳトランジス
タ２０１，２０２，２０３，ＮＭＯＳ２０４，２０５，
２０６のソースとドレインは種々の回路を構成するため
に必要な所定のノードに接続される。本実施例では駆動
回路２００は多数のゲートを高速に駆動するためにＭＯ
Ｓ駆動，バイポーラ出力型論理回路が好適であり、さら
にＰＭＯＳトランジスタ２０１，２０２，２０３を完全
にオフさせるためにその高レベル出力にレベルシフトの
ない事が重要であり、同様にＮＭＯＳトランジスタ２０
４，２０５，２０６を完全にオフさせるためにその低レ
ベル出力にレベルシフトのない事が重要である。
【００８２】図２８は本発明の第１５の実施例である。
図において、２１０，２１１にMOS駆動バイポーラ出力
型のレベルシフトレス論理回路であり、その出力は２１
２，２１３で代表される１ビットのダイナミックラッチ
回路を複数個駆動する。ダイナミックラッチ２１２は１
ケのクロックドインバータ２１４と１ケのインバータ２
１６で構成されており、このラッチをｎビット、２段分
設ける事により、本実施例ではｎビット２段のダイナミ
ックシフトレジスタが構成されている。
図において、２１０，２１１にMOS駆動バイポーラ出力
型のレベルシフトレス論理回路であり、その出力は２１
２，２１３で代表される１ビットのダイナミックラッチ
回路を複数個駆動する。ダイナミックラッチ２１２は１
ケのクロックドインバータ２１４と１ケのインバータ２
１６で構成されており、このラッチをｎビット、２段分
設ける事により、本実施例ではｎビット２段のダイナミ
ックシフトレジスタが構成されている。
【００８３】本実施例では駆動回路２１０，２１１は多
数のダイナミックラッチを高速に駆動するためにＭＯＳ
駆動バイポーラ出力型論理回路が好適であり、さらに、
図７のダイナミックラッチ回路の例で説明したようにそ
の高レベル出力，低レベル出力の両方にレベルシフトの
ない事が重要である。
数のダイナミックラッチを高速に駆動するためにＭＯＳ
駆動バイポーラ出力型論理回路が好適であり、さらに、
図７のダイナミックラッチ回路の例で説明したようにそ
の高レベル出力，低レベル出力の両方にレベルシフトの
ない事が重要である。
【００８４】図２９は本発明の第１６の実施例である。
この実施例も図２１の実施例と同じくｎビット，２段の
ダイナミックシフトレジスタを構成しており、図２１の
クロックドインバータ２１４，２１５が図２２ではＮＭ
ＯＳトランジスタ２２６，ＰＭＯＳトランジスタ２２８
からなる相補スイッチとＮＭＯＳトランジスタ２２７，
ＰＭＯＳトランジスタ２２９からなる相補スイッチの置
き変わっている点が異なっている。
この実施例も図２１の実施例と同じくｎビット，２段の
ダイナミックシフトレジスタを構成しており、図２１の
クロックドインバータ２１４，２１５が図２２ではＮＭ
ＯＳトランジスタ２２６，ＰＭＯＳトランジスタ２２８
からなる相補スイッチとＮＭＯＳトランジスタ２２７，
ＰＭＯＳトランジスタ２２９からなる相補スイッチの置
き変わっている点が異なっている。
【００８５】本実施例でも駆動回路２２０，２２１は多
数のダイナミックラッチを高速に駆動するにＭＯＳ駆動
バイポーラ出力主論理回路が好適であり、さらに、その
高レベル出力，低レベル出力の両方にレベルシフトのな
い事が重要である。
数のダイナミックラッチを高速に駆動するにＭＯＳ駆動
バイポーラ出力主論理回路が好適であり、さらに、その
高レベル出力，低レベル出力の両方にレベルシフトのな
い事が重要である。
【００８６】図３０は本発明の第１７の実施例であるレ
ジスタファイルの構成図である。図において、２３０，
２３１はＭＯＳ駆動バイポーラ出力型のレベルシフトレ
ス論理回路、２３２，２３３はインバータ、２３６はイ
ンピーダンス素子によるフィードバック手段であり、２
３２，２３５，２３６で１ビットのメモリを構成する。
２３４は書込み制御用のエンハンスメント型ＮＭＯＳト
ランジスタであり、書込み信号ＷＲが“Ｈ”レベルのと
きデータ線Ｂ０ のデータをメモリに書込み、“Ｌ”レ
ベルのときはオフである。２３５は読出し制御用のエン
ハンスメント型ＮＭＯＳトランジスタであり、読出し信
号ＲＤが高レベルのときメモリの内容をデータ線Ｂ0 に
読出し、“Ｌ”レベルのときはオフである。
ジスタファイルの構成図である。図において、２３０，
２３１はＭＯＳ駆動バイポーラ出力型のレベルシフトレ
ス論理回路、２３２，２３３はインバータ、２３６はイ
ンピーダンス素子によるフィードバック手段であり、２
３２，２３５，２３６で１ビットのメモリを構成する。
２３４は書込み制御用のエンハンスメント型ＮＭＯＳト
ランジスタであり、書込み信号ＷＲが“Ｈ”レベルのと
きデータ線Ｂ０ のデータをメモリに書込み、“Ｌ”レ
ベルのときはオフである。２３５は読出し制御用のエン
ハンスメント型ＮＭＯＳトランジスタであり、読出し信
号ＲＤが高レベルのときメモリの内容をデータ線Ｂ0 に
読出し、“Ｌ”レベルのときはオフである。
【００８７】本実施例では駆動回路２３０，２３１は２
３４，２３５で代表される多数のＭＯＳゲートを高速に
駆動するためにＭＯＳ駆動バイポーラ出力型論理回路が
好適である。さらに、少なくともその低レベル出力に、
レベルシフトのないことが重要である。もし、レベルシ
フトがあるとＮＭＯＳトランジスタ２３４，２３５で代
表されている本来オフであるべき多数の書込み制御用と
読出し制御用のNMOSが弱オンの状態にとどまるためデー
タ線Ｂ0，Ｂ1，……Ｂn の電位を変化させデータ線セン
ス回路（図示されていない）を誤動作させる危険性が増
大する。
３４，２３５で代表される多数のＭＯＳゲートを高速に
駆動するためにＭＯＳ駆動バイポーラ出力型論理回路が
好適である。さらに、少なくともその低レベル出力に、
レベルシフトのないことが重要である。もし、レベルシ
フトがあるとＮＭＯＳトランジスタ２３４，２３５で代
表されている本来オフであるべき多数の書込み制御用と
読出し制御用のNMOSが弱オンの状態にとどまるためデー
タ線Ｂ0，Ｂ1，……Ｂn の電位を変化させデータ線セン
ス回路（図示されていない）を誤動作させる危険性が増
大する。
【００８８】図３１は本発明の第１８の実施例であるス
タティックＲＡＭの構成図である。図において、２４０
はＭＯＳ駆動バイポーラ出力型レベルシフトレス論理回
路でありリード線Ｗ0 を駆動する。２４１は正帰還型イ
ンバータからなるメモリとワード線Ｗ0 によりオン・オ
フ制御される書込み，読出し制御用のエンハンスメント
型ＮＭＯＳトランジスタ２４７，２４８からなる１ビッ
トのメモリセルである。
タティックＲＡＭの構成図である。図において、２４０
はＭＯＳ駆動バイポーラ出力型レベルシフトレス論理回
路でありリード線Ｗ0 を駆動する。２４１は正帰還型イ
ンバータからなるメモリとワード線Ｗ0 によりオン・オ
フ制御される書込み，読出し制御用のエンハンスメント
型ＮＭＯＳトランジスタ２４７，２４８からなる１ビッ
トのメモリセルである。
【００８９】また、２４２，２４３はデータ線ＢＵ，Ｂ
ＵをプリチャージするＭＯＳトランジスタ、２４４，２
４５は列選択用のＭＯＳトランジスタ、２４６はセンス
回路である。
ＵをプリチャージするＭＯＳトランジスタ、２４４，２
４５は列選択用のＭＯＳトランジスタ、２４６はセンス
回路である。
【００９０】本実施例ではワード線駆動回路２４０は２
４７，２４８で代表される多数のＭＯＳゲートを高速に
駆動するためにＭＯＳ駆動バイポーラ出力型論理回路が
好適であり、さらに、ＮＭＯＳ２４７，２４６で代表さ
れる書込み，読出し制御用のＮＭＯＳを完全にオフする
ために少なくともその低レベル出力にレベルシフトのな
いことが重要である。
４７，２４８で代表される多数のＭＯＳゲートを高速に
駆動するためにＭＯＳ駆動バイポーラ出力型論理回路が
好適であり、さらに、ＮＭＯＳ２４７，２４６で代表さ
れる書込み，読出し制御用のＮＭＯＳを完全にオフする
ために少なくともその低レベル出力にレベルシフトのな
いことが重要である。
【００９１】もし、レベルシフトがあると本来オフであ
るべき多数のＮＭＯＳが弱オンの状態にとどまり、ビッ
ト線Ｂ０，Ｂ０の電位を変化させセンス回路２４６を誤
動作させる危険性が増大する。
るべき多数のＮＭＯＳが弱オンの状態にとどまり、ビッ
ト線Ｂ０，Ｂ０の電位を変化させセンス回路２４６を誤
動作させる危険性が増大する。
【００９２】図３２は本発明の第１９の実施例であるダ
イナミックＲＡＭの構成図である。図において、２５０
はＭＯＳ駆動バイポーラ出力型のレベルシフトレス論理
回路であり、ワード線Ｗ0 を駆動する。２５１はワード
線Ｗ0 の信号によってオン・オフ制御されるエンハンス
メント型ＭＯＳスイッチ、２５２は１ビットの情報を記
憶するキャパシタであり、２５１と２５２で１ビットの
ダイナミックメモリが構成される。２５４はセンス回路
であり、ダミーセル２５５の出力Ｒ0 とビット線Ｂ0 の
信号を差動的に検出する。
イナミックＲＡＭの構成図である。図において、２５０
はＭＯＳ駆動バイポーラ出力型のレベルシフトレス論理
回路であり、ワード線Ｗ0 を駆動する。２５１はワード
線Ｗ0 の信号によってオン・オフ制御されるエンハンス
メント型ＭＯＳスイッチ、２５２は１ビットの情報を記
憶するキャパシタであり、２５１と２５２で１ビットの
ダイナミックメモリが構成される。２５４はセンス回路
であり、ダミーセル２５５の出力Ｒ0 とビット線Ｂ0 の
信号を差動的に検出する。
【００９３】本実施例ではワード線駆動回路２５０は２
５１で代表される多数のＮＭＯＳゲートを高速に駆動す
るためにＭＯＳ駆動バイポーラ出力型の論理回路が好適
であり、さらに、上記多数のＮＭＯＳを完全にオフにす
るために少なくともその低レベル出力にレベルシフトの
ないことが重要である。
５１で代表される多数のＮＭＯＳゲートを高速に駆動す
るためにＭＯＳ駆動バイポーラ出力型の論理回路が好適
であり、さらに、上記多数のＮＭＯＳを完全にオフにす
るために少なくともその低レベル出力にレベルシフトの
ないことが重要である。
【００９４】もしレベルシフトがあると本来オフである
べき多数のＮＭＯＳが弱オンの状態にとどまり、ビット
線Ｂ0，Ｂ1，……Ｂn の電位を変化させセンス回路２５
４を誤動作させる危険性が増大する。
べき多数のＮＭＯＳが弱オンの状態にとどまり、ビット
線Ｂ0，Ｂ1，……Ｂn の電位を変化させセンス回路２５
４を誤動作させる危険性が増大する。
【００９５】図３３は本発明の第２０の実施例であるＲ
ＯＭの構成図である。図において２６０はＭＯＳ駆動バ
イポーラ出力型のレベルシフト論理回路であり、ワード
線Ｗ0 を駆動する。２６１はワード線Ｗ0 によってオン
・オフ制御されるエンハンスメント型ＮＭＯＳであり、
ゲートに高レベル信号が与えられたときこのＭＯＳがビ
ット線Ｂ０に能動的に結合されるか否かで情報の
“１”，“０”を記憶する。２６２はビット線プリチャ
ージ用のＭＯＳ、２６３は列選択用のＭＯＳ、264はセ
ンス回路である。
ＯＭの構成図である。図において２６０はＭＯＳ駆動バ
イポーラ出力型のレベルシフト論理回路であり、ワード
線Ｗ0 を駆動する。２６１はワード線Ｗ0 によってオン
・オフ制御されるエンハンスメント型ＮＭＯＳであり、
ゲートに高レベル信号が与えられたときこのＭＯＳがビ
ット線Ｂ０に能動的に結合されるか否かで情報の
“１”，“０”を記憶する。２６２はビット線プリチャ
ージ用のＭＯＳ、２６３は列選択用のＭＯＳ、264はセ
ンス回路である。
【００９６】本実施例ではワード線駆動回路２６０は２
６１で代表される多数のＮＭＯＳゲートを高速に駆動す
るためにＭＯＳ駆動バイポーラ出力型の論理回路が好適
であり、さらに多数のＮＭＯＳを完全にオフにするため
に少なくともその低レベル出力にレベルシフトのない事
が重要である。
６１で代表される多数のＮＭＯＳゲートを高速に駆動す
るためにＭＯＳ駆動バイポーラ出力型の論理回路が好適
であり、さらに多数のＮＭＯＳを完全にオフにするため
に少なくともその低レベル出力にレベルシフトのない事
が重要である。
【００９７】もし、レベルシフトがあると本来オフであ
るべき多数のＮＭＯＳが弱オンの状態にとどまり、ビッ
ト線Ｂ0，Ｂ1，……Ｂn の電位を変化させセンス回路２
６４を誤動作させる危険性が増大する。
るべき多数のＮＭＯＳが弱オンの状態にとどまり、ビッ
ト線Ｂ0，Ｂ1，……Ｂn の電位を変化させセンス回路２
６４を誤動作させる危険性が増大する。
【００９８】なお、以上の実施例で述べたＭＯＳ駆動バ
イポーラ出力型論理回路は高負荷を高速で駆動するとい
う目的から２μｍ以下の微細化ＭＯＳとそれに見合った
微細化高性能バイポーラトランジスタの組合せが必要で
あり、従来のＣＭＯＳプロセスによるラテラルＮＰＮト
ランジスタやＷＥＬＬ構造をそのまま利用したバーケカ
ルＮＰＮトランジスタなどの低性能バイポーラトランジ
スタではその目的が達成できない事に留意しなければな
らない。
イポーラ出力型論理回路は高負荷を高速で駆動するとい
う目的から２μｍ以下の微細化ＭＯＳとそれに見合った
微細化高性能バイポーラトランジスタの組合せが必要で
あり、従来のＣＭＯＳプロセスによるラテラルＮＰＮト
ランジスタやＷＥＬＬ構造をそのまま利用したバーケカ
ルＮＰＮトランジスタなどの低性能バイポーラトランジ
スタではその目的が達成できない事に留意しなければな
らない。
【００９９】すなわち、ＭＯＳ駆動バイポーラ出力型論
理回路はＭＯＳの駆動電流をバイポーラのカレントゲイ
ンにより増幅して、高負荷を大電流で充放電するもので
あるが、図３４に示すように、低性能のバイポーラトラ
ンジスタ＃１は周波数ｆ1 でカレントゲインが１にな
り、もはやバイポーラトランジスタとしての増幅作用を
しなくなりバイポーラトランジスタによる負荷の高速充
放電は期待できなくなる。
理回路はＭＯＳの駆動電流をバイポーラのカレントゲイ
ンにより増幅して、高負荷を大電流で充放電するもので
あるが、図３４に示すように、低性能のバイポーラトラ
ンジスタ＃１は周波数ｆ1 でカレントゲインが１にな
り、もはやバイポーラトランジスタとしての増幅作用を
しなくなりバイポーラトランジスタによる負荷の高速充
放電は期待できなくなる。
【０１００】図３５は本発明のＭＯＳ駆動バイポーラ出
力型論理回路に適用されるデバイス断面構造を示す。
力型論理回路に適用されるデバイス断面構造を示す。
【０１０１】図において２８０はＰ基板であり、その上
にＮ+ 埋込み層２８１、Ｐ+ 埋込み層２８２が型成さ
れ、その上にＮエピ（エピタキシャル）層２８３とＰエ
ピ層２８４が形成される。
にＮ+ 埋込み層２８１、Ｐ+ 埋込み層２８２が型成さ
れ、その上にＮエピ（エピタキシャル）層２８３とＰエ
ピ層２８４が形成される。
【０１０２】ＰＮＰトランジスタはＰ基板２８０をコレ
クタ，Ｎエピ層２８３をベース、Ｐ+ 拡散層２８８をエ
ミッタとして形成される。
クタ，Ｎエピ層２８３をベース、Ｐ+ 拡散層２８８をエ
ミッタとして形成される。
【０１０３】ＮＭＯＳトランジスタはＰエピ層２８４を
基板としてＮ+ 拡散層２８６によりドレイン，ソースが
形成され、ポリシリコン２８９でゲートが形成される。
PMOSトランジスタはＮエピ層２８３を基板としてＰ+ 拡
散層２８８によりドレイン，ソースが形成され、ポリシ
リコン２８９でゲートが形成される。
基板としてＮ+ 拡散層２８６によりドレイン，ソースが
形成され、ポリシリコン２８９でゲートが形成される。
PMOSトランジスタはＮエピ層２８３を基板としてＰ+ 拡
散層２８８によりドレイン，ソースが形成され、ポリシ
リコン２８９でゲートが形成される。
【０１０４】ＮＰＮトランジスタはＮエピ層２８３をコ
レクタ、Ｐベース拡散層２８５をベース、Ｎエミッタ拡
散層２８７をエミッタとしたコレクタ分離型（inolate
）のたて型ＮＰＮである。このデバイス構造によりエ
ミッタ幅２μｍ以下の細加工でｆT が数ＧＨＥ以上の高
性能バイポーラトランジスタが得られる。
レクタ、Ｐベース拡散層２８５をベース、Ｎエミッタ拡
散層２８７をエミッタとしたコレクタ分離型（inolate
）のたて型ＮＰＮである。このデバイス構造によりエ
ミッタ幅２μｍ以下の細加工でｆT が数ＧＨＥ以上の高
性能バイポーラトランジスタが得られる。
【０１０５】
【発明の効果】本発明によれば、出力信号のレベルシフ
トがなく、かつ、大きな容量性負荷の高速スイッチング
が可能な、ＭＯＳトランジスタバイポーラトランジスタ
からなる複合回路からなる半導体装置を得ることができ
る。
トがなく、かつ、大きな容量性負荷の高速スイッチング
が可能な、ＭＯＳトランジスタバイポーラトランジスタ
からなる複合回路からなる半導体装置を得ることができ
る。
【図１】本発明の第１の実施例を示す回路図。
【図２】それぞれ従来の複合回路の一例を示す回路図。
【図３】それぞれ従来の複合回路の一例を示す回路図。
【図４】図２，図３，図９の回路のシンボルを示す図。
【図５】従来の複合回路の他の例を示す回路図。
【図６】図５の回路のシンボルを示す図。
【図７】クロックドインバータ回路の一例を示す回路
図。
図。
【図８】図７の回路のシンボルを示す図。
【図９】従来の複合回路の一例を示す回路図。
【図１０】本発明の第２の実施例を示す回路図。
【図１１】本発明の第３の実施例を示す回路図。
【図１２】本発明の第４の実施例を示す回路図。
【図１３】図１２の回路の入出力特性図。
【図１４】本発明の第５の実施例を示す回路図。
【図１５】本発明の第６の実施例を示す回路図。
【図１６】図１２，図１４及び図１５の回路のシンボル
を示す図。
を示す図。
【図１７】本発明の第７の実施例を示す回路図。
【図１８】図１７の回路のシンボルを示す図。
【図１９】本発明の第８の実施例を示す回路図。
【図２０】図１９の回路のシンボルを示す図。
【図２１】本発明の第９の実施例を示す図。
【図２２】図２１の回路のシンボルを示す図。
【図２３】第１０の実施例の回路を示す図。
【図２４】第１１の実施例の回路を示す図。
【図２５】第１２の実施例の回路を示す図。
【図２６】第１３の実施例の回路を示す図。
【図２７】第１４の実施例の回路を示す図。
【図２８】第１５の実施例の回路を示す図。
【図２９】第１６の実施例の回路を示す図。
【図３０】第１７の実施例の回路を示す図。
【図３１】第１８の実施例の回路を示す図。
【図３２】第１９の実施例の回路を示す図。
【図３３】第２０の実施例の回路を示す図。
【図３４】本発明を説明するに有用な図。
【図３５】本発明による複合回路のデバイス構造断面図
である。
である。
２６，２９…ＰＭＯＳトランジスタ、２７，３３…ＮＰ
Ｎトランジスタ、２８，３４，３９…インバータ、３
２，３５，３７，４０…ＮＭＯＳトランジスタ、３８…
ＰＮＰトランジスタ。
Ｎトランジスタ、２８，３４，３９…インバータ、３
２，３５，３７，４０…ＮＭＯＳトランジスタ、３８…
ＰＮＰトランジスタ。
Claims (3)
- 【請求項１】第１の電位を有する第１の電源端子部と、 第２の電位を有する第２の電源端子部と、 入力信号を入力する入力端子部と、 トライステート信号を入力するトライステート入力端子
部と、 出力信号を出力する出力端子部と、 前記入力信号を前記トライステート信号に基づいて論理
処理を行うトライステート回路部と、 前記トライステート回路部からの信号を反転する論理反
転部と、 前記論理反転部からの信号に基づいて、前記第１の電源
端子部と前記出力端子部との間の実質的に電圧降下のな
い第１の電流路、または前記出力端子部と上記第２の電
源端子部との間の実質的に電圧降下のない第２の電流路
を形成する電流路形成回路部とを有することを特徴とす
る半導体装置。 - 【請求項２】信号を伝送するバスと、 第１の電位を有する第１の電源端子部と、第２の電位を
有する第２の電源端子部と、入力信号を入力する入力端
子部と、トライステート信号を入力するトライステート
入力端子部と、出力信号を前記バスに出力する出力端子
部と、前記入力信号を前記トライステート信号に基づい
て論理処理を行うトライステート回路部と、前記トライ
ステート回路部からの信号を反転する論理反転部と、前
記論理反転部からの信号に基づいて、前記第１の電源端
子部と前記出力端子部との間の実質的に電圧降下のない
第１の電流路、または前記出力端子部と上記第２の電源
端子部との間の実質的に電圧降下のない第２の電流路を
形成する電流路形成回路部とを含んで構成される少なく
とも１つの第１のトライステート回路部と、 入力信号を入力する入力端子部と、トライステート信号
を入力するトライステート入力端子部と、出力信号を前
記バスに出力する出力端子部と、前記入力信号を前記ト
ライステート信号に基づいて論理処理を行うトライステ
ート回路部とを含んで構成される少なくとも１つの第２
のトライステート回路部とを有することを特徴とする半
導体装置。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 前記第１の電流路及び第２の電流路は、それぞれＭＯＳ
トランジスタを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342067A JPH08265134A (ja) | 1995-12-28 | 1995-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342067A JPH08265134A (ja) | 1995-12-28 | 1995-12-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61011926A Division JP2544343B2 (ja) | 1985-02-07 | 1986-01-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265134A true JPH08265134A (ja) | 1996-10-11 |
Family
ID=18350907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342067A Pending JPH08265134A (ja) | 1995-12-28 | 1995-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265134A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS59108426A (ja) * | 1982-11-24 | 1984-06-22 | ゼネラル・エレクトリック・カンパニイ | 結合用中間回路 |
| JPS6054519A (ja) * | 1983-09-05 | 1985-03-29 | Matsushita Electric Ind Co Ltd | 入出力回路 |
-
1995
- 1995-12-28 JP JP7342067A patent/JPH08265134A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS59108426A (ja) * | 1982-11-24 | 1984-06-22 | ゼネラル・エレクトリック・カンパニイ | 結合用中間回路 |
| JPS6054519A (ja) * | 1983-09-05 | 1985-03-29 | Matsushita Electric Ind Co Ltd | 入出力回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2544343B2 (ja) | 半導体集積回路装置 | |
| US5422591A (en) | Output driver circuit with body bias control for multiple power supply operation | |
| JP2564787B2 (ja) | ゲートアレー大規模集積回路装置及びその製造方法 | |
| JPS626369B2 (ja) | ||
| US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
| EP0260389B1 (en) | Off-chip driver circuits | |
| US20030042932A1 (en) | Combined dynamic logic gate and level shifter and method employing same | |
| JPS62132424A (ja) | 論理ゲ−ト回路 | |
| JP3258229B2 (ja) | レベル変換回路及び半導体集積回路 | |
| JP2806335B2 (ja) | 論理回路及びこれを用いた半導体集積回路 | |
| US5831458A (en) | Output circuit having BiNMOS inverters | |
| JPH06216759A (ja) | 半導体集積回路装置 | |
| JPH08265127A (ja) | ゲート回路，及びディジタル集積回路 | |
| JP3055223B2 (ja) | バッファ回路 | |
| JPH08265134A (ja) | 半導体装置 | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| JP3402947B2 (ja) | アドレスデコーダ | |
| JPS60136095A (ja) | 半導体メモリ | |
| JP2590681B2 (ja) | 半導体論理回路装置 | |
| JPS626370B2 (ja) | ||
| JP2836557B2 (ja) | 駆動能力コントロール機能を備えた出力バッファ | |
| JP3086977B2 (ja) | 半導体集積回路装置 | |
| JP3470785B2 (ja) | データ入出力回路 | |
| JPH04196920A (ja) | 半導体回路 | |
| JP2565297B2 (ja) | ３ステート・スルーレート出力回路 |