JP2806335B2 - 論理回路及びこれを用いた半導体集積回路 - Google Patents
論理回路及びこれを用いた半導体集積回路Info
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Description
【０００１】
【発明の属する技術分野】本発明は、論理回路及びこれ
を用いた半導体集積回路に関し、特に、例えば半導体メ
モリ装置におけるデコーダ回路のような、多入力でアレ
イ状に配置される回路に用いて好適な論理回路及びこれ
を用いた半導体集積回路に関する。
を用いた半導体集積回路に関し、特に、例えば半導体メ
モリ装置におけるデコーダ回路のような、多入力でアレ
イ状に配置される回路に用いて好適な論理回路及びこれ
を用いた半導体集積回路に関する。
【０００２】
【従来の技術】従来の多入力論理回路について、バイポ
ーラトランジスタとＭＯＳトランジスタとを組み合わせ
て構成した（以下、ＢｉＣＭＯＳと記す）２入力ＮＡＮ
Ｄ回路を例にして、説明する。このＮＡＮＤ回路の回路
図を、図１３に示す。図１３を参照して、このＮＡＮＤ
回路は、ＣＭＯＳトランジスタ構成の論理部１と、バイ
ポーラ・ＭＯＳトランジスタ構成の出力段２とからなっ
ている。論理部１は、二つのｐＭＯＳトランジスタ
Ｍ23，Ｍ24の並列接続回路と、二つのｎＭＯＳトランジ
スタＭ21，Ｍ22の直列接続回路とを、高位電源線（電圧
＝ＶCC）３と接地線４との間に、この順に直列接続した
構成である。論理演算の対象となる二つの入力信号Ａ，
Ｂのうち、信号Ａは、ｐＭＯＳトランジスタＭ23及びｎ
ＭＯＳトランジスタＭ21それぞれのゲート電極に入力さ
れている。一方、信号Ｂは、ｐＭＯＳトランジスタＭ24
及びｎＭＯＳトランジスタＭ22それぞれのゲート電極に
入力されている。そして、演算結果の信号が、二つのｐ
ＭＯＳトランジスタ及びｎＭＯＳトランジスタＭ21の共
通接続されたドレイン電極から出力され、出力段２に入
力される。
ーラトランジスタとＭＯＳトランジスタとを組み合わせ
て構成した（以下、ＢｉＣＭＯＳと記す）２入力ＮＡＮ
Ｄ回路を例にして、説明する。このＮＡＮＤ回路の回路
図を、図１３に示す。図１３を参照して、このＮＡＮＤ
回路は、ＣＭＯＳトランジスタ構成の論理部１と、バイ
ポーラ・ＭＯＳトランジスタ構成の出力段２とからなっ
ている。論理部１は、二つのｐＭＯＳトランジスタ
Ｍ23，Ｍ24の並列接続回路と、二つのｎＭＯＳトランジ
スタＭ21，Ｍ22の直列接続回路とを、高位電源線（電圧
＝ＶCC）３と接地線４との間に、この順に直列接続した
構成である。論理演算の対象となる二つの入力信号Ａ，
Ｂのうち、信号Ａは、ｐＭＯＳトランジスタＭ23及びｎ
ＭＯＳトランジスタＭ21それぞれのゲート電極に入力さ
れている。一方、信号Ｂは、ｐＭＯＳトランジスタＭ24
及びｎＭＯＳトランジスタＭ22それぞれのゲート電極に
入力されている。そして、演算結果の信号が、二つのｐ
ＭＯＳトランジスタ及びｎＭＯＳトランジスタＭ21の共
通接続されたドレイン電極から出力され、出力段２に入
力される。
【０００３】出力段２は、コレクタ電極が電源線３に接
続するバイポーラトランジスタ（以下、ＢｉＰトランジ
スタと記す）Ｑ2 と二つのｎＭＯＳトランジスタＭ25，
Ｍ26とを、電源線３と接地線４との間にこの順に直列接
続した構成であって、論理部１からの論理信号はトラン
ジスタＱ2 のベース電極に入力される。又、入力信号
Ａ，Ｂが、直列接続されたｎＭＯＳトランジスタＭ25，
Ｍ26それぞれのゲート電極に一つずつ割り振って入力さ
れている。このＢｉＣＭＯＳの二入力ＮＡＮＤ回路は、
出力段２のｎＭＯＳトランジスタＭ25のドレイン電極と
ＢｉＰトランジスタＱ2 のエミッタ電極との接続節点を
出力端子５として、ここから出力信号Ｘ0を出力する。
続するバイポーラトランジスタ（以下、ＢｉＰトランジ
スタと記す）Ｑ2 と二つのｎＭＯＳトランジスタＭ25，
Ｍ26とを、電源線３と接地線４との間にこの順に直列接
続した構成であって、論理部１からの論理信号はトラン
ジスタＱ2 のベース電極に入力される。又、入力信号
Ａ，Ｂが、直列接続されたｎＭＯＳトランジスタＭ25，
Ｍ26それぞれのゲート電極に一つずつ割り振って入力さ
れている。このＢｉＣＭＯＳの二入力ＮＡＮＤ回路は、
出力段２のｎＭＯＳトランジスタＭ25のドレイン電極と
ＢｉＰトランジスタＱ2 のエミッタ電極との接続節点を
出力端子５として、ここから出力信号Ｘ0を出力する。
【０００４】図１３に示す回路では、信号Ａと信号Ｂが
両方ともハイの場合、直列接続のｎＭＯＳトランジスタ
Ｍ21，Ｍ22は共にオン状態となる。一方、並列接続のｐ
ＭＯＳトランジスタＭ23，Ｍ24が共にオフ状態となる。
その結果、ＢｉＰトランジスタＱ2 はベース電極が接地
電位に下がり、オフ状態となる。一方、同じく直列接続
のｎＭＯＳトランジスタＭ25，Ｍ26が共にオン状態とな
るので、負荷（図示せず）の電荷はこれらのトランジス
タＭ25，Ｍ26を通って放電し、出力信号Ｘ0 はロウに下
がる。
両方ともハイの場合、直列接続のｎＭＯＳトランジスタ
Ｍ21，Ｍ22は共にオン状態となる。一方、並列接続のｐ
ＭＯＳトランジスタＭ23，Ｍ24が共にオフ状態となる。
その結果、ＢｉＰトランジスタＱ2 はベース電極が接地
電位に下がり、オフ状態となる。一方、同じく直列接続
のｎＭＯＳトランジスタＭ25，Ｍ26が共にオン状態とな
るので、負荷（図示せず）の電荷はこれらのトランジス
タＭ25，Ｍ26を通って放電し、出力信号Ｘ0 はロウに下
がる。
【０００５】これに対し信号Ａ又は信号Ｂがロウの場
合、ｎＭＯＳトランジスタＭ21，Ｍ22のうちのどちらか
一方がオフ状態になるので、これらのｎＭＯＳトランジ
スタはＢｉＰトランジスタＱ2 のベース電位引下げには
働かない。一方、ｐＭＯＳトランジスタＭ23，Ｍ24のう
ちのどちらかがオン状態となるので、これらのｐＭＯＳ
トランジスタはＢｉＰトランジスタＱ2 のベース電位を
引き上げる。その結果、ＢｉＰトランジスタＱ2 は、ベ
ース電圧をＶCCに引き上げられて、オン状態となる。一
方、直列接続のｎＭＯＳトランジスタＭ25，Ｍ26は、ど
ちらかがオフ状態となるので、出力端子５からの電荷引
抜き能力は無い。その結果、ＢｉＰトランジスタＱ2 に
よる充電により、出力信号Ｘ0 はハイに上がる。
合、ｎＭＯＳトランジスタＭ21，Ｍ22のうちのどちらか
一方がオフ状態になるので、これらのｎＭＯＳトランジ
スタはＢｉＰトランジスタＱ2 のベース電位引下げには
働かない。一方、ｐＭＯＳトランジスタＭ23，Ｍ24のう
ちのどちらかがオン状態となるので、これらのｐＭＯＳ
トランジスタはＢｉＰトランジスタＱ2 のベース電位を
引き上げる。その結果、ＢｉＰトランジスタＱ2 は、ベ
ース電圧をＶCCに引き上げられて、オン状態となる。一
方、直列接続のｎＭＯＳトランジスタＭ25，Ｍ26は、ど
ちらかがオフ状態となるので、出力端子５からの電荷引
抜き能力は無い。その結果、ＢｉＰトランジスタＱ2 に
よる充電により、出力信号Ｘ0 はハイに上がる。
【０００６】つまり、図１３に示す回路の出力Ｘ0 は、
複数本の入力の全てがハイのときのみ出力がロウになり
それ以外はハイ出力となる、ＮＡＮＤ論理となってい
る。半導体メモリ装置等に組み込まれるデコーダ回路に
は、上記のような論理回路が頻繁に使われている。その
場合の回路動作上の特徴は、多数個アレイ状に並べられ
たＮＡＮＤゲートの内で一つだけが選択出力であるロウ
出力であり、それ以外の全ては非選択出力であるハイ出
力となることである。デコーダ回路では、このようなゲ
ートを複数段つなぐことにより、最終的には入力された
番地のメモリセルを選択することが可能となる。
複数本の入力の全てがハイのときのみ出力がロウになり
それ以外はハイ出力となる、ＮＡＮＤ論理となってい
る。半導体メモリ装置等に組み込まれるデコーダ回路に
は、上記のような論理回路が頻繁に使われている。その
場合の回路動作上の特徴は、多数個アレイ状に並べられ
たＮＡＮＤゲートの内で一つだけが選択出力であるロウ
出力であり、それ以外の全ては非選択出力であるハイ出
力となることである。デコーダ回路では、このようなゲ
ートを複数段つなぐことにより、最終的には入力された
番地のメモリセルを選択することが可能となる。
【０００７】
【発明が解決しようとする課題】上述した従来のＮＡＮ
Ｄ回路では、出力信号Ｘ0 のハイへの引上げは、ｐＭＯ
ＳトランジスタＭ23，Ｍ24（いずれか一方、又は、両
方）によりベース電流を供給されたＢｉＰトランジスタ
Ｑ2 により行われる。そのため、電流能力が高く高速に
動作する。しかし、引下げは直列接続のｎＭＯＳトラン
ジスタＭ21，Ｍ22によるＢｉＰトランジスタＱ2 のベー
ス電位引下げと、同じく直列接続のｎＭＯＳトランジス
タＭ25，Ｍ26による出力負荷からの電荷の引抜きとによ
っている。このことは、ｎＭＯＳトランジスタのゲート
長が等価的に２倍になり、ドレイン電流の電流能力が半
分になっていることを意味する。そこでこのｎＭＯＳト
ランジスタの電流能力の半減を補うために、通常、ｎＭ
ＯＳトランジスタＭ21，Ｍ22，Ｍ25，Ｍ26のゲート幅を
大きく設計し電流能力を高めて、引下げ速度の遅れをで
きるだけ起こさないようにしている。しかしながら、ゲ
ート幅の拡大は入力信号からみえる入力容量の増大とな
ってしまうので、前段の論理回路（図示せず）を遅らせ
ることになる。つまり、論理ゲートが複数段存在するよ
うな場合、回路の高速化のためにはファンアウト特性
（出力負荷容量対入力容量の比と遅延時間との関係）の
改善が必要となるが、そのためには直列接続されたｎＭ
ＯＳトランジスタＭ21，Ｍ22，Ｍ25，Ｍ26の能力低下が
大きな障害になっているのである。
Ｄ回路では、出力信号Ｘ0 のハイへの引上げは、ｐＭＯ
ＳトランジスタＭ23，Ｍ24（いずれか一方、又は、両
方）によりベース電流を供給されたＢｉＰトランジスタ
Ｑ2 により行われる。そのため、電流能力が高く高速に
動作する。しかし、引下げは直列接続のｎＭＯＳトラン
ジスタＭ21，Ｍ22によるＢｉＰトランジスタＱ2 のベー
ス電位引下げと、同じく直列接続のｎＭＯＳトランジス
タＭ25，Ｍ26による出力負荷からの電荷の引抜きとによ
っている。このことは、ｎＭＯＳトランジスタのゲート
長が等価的に２倍になり、ドレイン電流の電流能力が半
分になっていることを意味する。そこでこのｎＭＯＳト
ランジスタの電流能力の半減を補うために、通常、ｎＭ
ＯＳトランジスタＭ21，Ｍ22，Ｍ25，Ｍ26のゲート幅を
大きく設計し電流能力を高めて、引下げ速度の遅れをで
きるだけ起こさないようにしている。しかしながら、ゲ
ート幅の拡大は入力信号からみえる入力容量の増大とな
ってしまうので、前段の論理回路（図示せず）を遅らせ
ることになる。つまり、論理ゲートが複数段存在するよ
うな場合、回路の高速化のためにはファンアウト特性
（出力負荷容量対入力容量の比と遅延時間との関係）の
改善が必要となるが、そのためには直列接続されたｎＭ
ＯＳトランジスタＭ21，Ｍ22，Ｍ25，Ｍ26の能力低下が
大きな障害になっているのである。
【０００８】デコーダ回路について考えると、回路の目
的である選択の動作速度は選択信号出力の遅延時間によ
るところが大きいわけであるが、その選択は、直列接続
のｎＭＯＳトランジスタＭ21，Ｍ22及びＭ25，Ｍ26によ
る出力の引下げ（ＮＯＲ回路では、直列接続のｐＭＯＳ
トランジスタによる出力の引上げ）によって実行される
ので、ＭＯＳトランジスタの直列接続による電流能力の
低下は、動作速度に大きく関わってくることとなる。
的である選択の動作速度は選択信号出力の遅延時間によ
るところが大きいわけであるが、その選択は、直列接続
のｎＭＯＳトランジスタＭ21，Ｍ22及びＭ25，Ｍ26によ
る出力の引下げ（ＮＯＲ回路では、直列接続のｐＭＯＳ
トランジスタによる出力の引上げ）によって実行される
ので、ＭＯＳトランジスタの直列接続による電流能力の
低下は、動作速度に大きく関わってくることとなる。
【０００９】従って、本発明は、負荷への電荷供給ある
いは負荷からの電荷引抜きの経路を構成する直列接続の
ＭＯＳトランジスタ数を減じて、高速動作可能で、しか
もレイアウト面積の小さい論理回路を提供することを目
的とするものである。
いは負荷からの電荷引抜きの経路を構成する直列接続の
ＭＯＳトランジスタ数を減じて、高速動作可能で、しか
もレイアウト面積の小さい論理回路を提供することを目
的とするものである。
【００１０】本発明の他の目的は、例えば半導体メモリ
装置などにおけるデコーダ回路のような、論理回路を多
数アレイ状に配置する回路に適用して、選択の速度を高
速化できる論理回路を提供することである。
装置などにおけるデコーダ回路のような、論理回路を多
数アレイ状に配置する回路に適用して、選択の速度を高
速化できる論理回路を提供することである。
【００１１】
【課題を解決するための手段】本発明による論理回路
は、出力端子を介して外部の負荷に電荷を供給する少く
とも一つ以上の第１のトランジスタと、前記出力端子を
介して前記負荷から電荷を引き抜く少くとも一つ以上の
第２のトランジスタとを備え、外部から入力される複数
の二値論理信号の状態の組合せに応じて前記負荷への電
荷の供給又はこれからの電荷の引抜きを行うことにより
所定の論理演算を行う構成の論理回路において、前記第
１のトランジスタ及び前記第２のトランジスタの一方
を、ドレイン電極が前記出力端子に接続されたＭＯＳ型
電界効果トランジスタで構成し、そのＭＯＳ型電界効果
トランジスタのソース電極には、ゲート電極への入力信
号と組み合されて論理演算の対象となるべき信号の、逆
相信号を入力する構成であることを特徴とする。
は、出力端子を介して外部の負荷に電荷を供給する少く
とも一つ以上の第１のトランジスタと、前記出力端子を
介して前記負荷から電荷を引き抜く少くとも一つ以上の
第２のトランジスタとを備え、外部から入力される複数
の二値論理信号の状態の組合せに応じて前記負荷への電
荷の供給又はこれからの電荷の引抜きを行うことにより
所定の論理演算を行う構成の論理回路において、前記第
１のトランジスタ及び前記第２のトランジスタの一方
を、ドレイン電極が前記出力端子に接続されたＭＯＳ型
電界効果トランジスタで構成し、そのＭＯＳ型電界効果
トランジスタのソース電極には、ゲート電極への入力信
号と組み合されて論理演算の対象となるべき信号の、逆
相信号を入力する構成であることを特徴とする。
【００１２】又、本発明の論理回路は、上記の論理回路
において、前記ＭＯＳ型電界効果トランジスタのソース
電極に入力される前記逆相信号を生成する回路を備え、
前記逆相信号生成回路は、電源線と基準電位点との間に
直列に接続された二つのｎチャネル型ＭＯＳ型電界効果
トランジスタのそれぞれのゲート電極に、前記逆相信号
と同相及び逆相の相補の信号を入力することにより、ｎ
チャネル型ＭＯＳ型電界効果トランジスタにおけるしき
い値落ち現象に基づいて、論理振幅が圧縮された前記逆
相信号を生成する構成であることを特徴とする。
において、前記ＭＯＳ型電界効果トランジスタのソース
電極に入力される前記逆相信号を生成する回路を備え、
前記逆相信号生成回路は、電源線と基準電位点との間に
直列に接続された二つのｎチャネル型ＭＯＳ型電界効果
トランジスタのそれぞれのゲート電極に、前記逆相信号
と同相及び逆相の相補の信号を入力することにより、ｎ
チャネル型ＭＯＳ型電界効果トランジスタにおけるしき
い値落ち現象に基づいて、論理振幅が圧縮された前記逆
相信号を生成する構成であることを特徴とする。
【００１３】更に、本発明の半導体集積回路は、同一チ
ップ上にデコーダ回路を備える半導体集積回路におい
て、前記デコーダ回路を、上記の論理回路をアレイ状に
多数並べて配置することにより構成すると共に、それぞ
れの論理回路内の、前記ソース電極に論理演算の対象と
なる信号の逆相信号を入力されるＭＯＳ型電界効果トラ
ンジスタは、隣り合う論理回路どうしでソース拡散層を
共有するように配置したことを特徴とする。
ップ上にデコーダ回路を備える半導体集積回路におい
て、前記デコーダ回路を、上記の論理回路をアレイ状に
多数並べて配置することにより構成すると共に、それぞ
れの論理回路内の、前記ソース電極に論理演算の対象と
なる信号の逆相信号を入力されるＭＯＳ型電界効果トラ
ンジスタは、隣り合う論理回路どうしでソース拡散層を
共有するように配置したことを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の幾つかの実施の形
態について、図面を参照して説明する。図１（ａ）は、
本発明の第１の実施の形態の、ＢｉＣＭＯＳによる２入
力ＮＡＮＤ論理回路の回路図を示す。図１（ａ）と図１
３とを比較すると、本実施の形態は、出力段のＢｉＰト
ランジスタのベース電位引下げ用電流経路および、出力
負荷からの電荷引抜き用電流経路が、従来、ｎＭＯＳト
ランジスタＭ21，Ｍ22の直列接続回路および、ｎＭＯＳ
トランジスタＭ25，Ｍ26の直列接続回路で構成されてい
たのに対し、それぞれ単独のｎＭＯＳトランジスタ
Ｍ11，Ｍ14で構成されている点が従来のＮＡＮＤ回路と
大きく異っている。
態について、図面を参照して説明する。図１（ａ）は、
本発明の第１の実施の形態の、ＢｉＣＭＯＳによる２入
力ＮＡＮＤ論理回路の回路図を示す。図１（ａ）と図１
３とを比較すると、本実施の形態は、出力段のＢｉＰト
ランジスタのベース電位引下げ用電流経路および、出力
負荷からの電荷引抜き用電流経路が、従来、ｎＭＯＳト
ランジスタＭ21，Ｍ22の直列接続回路および、ｎＭＯＳ
トランジスタＭ25，Ｍ26の直列接続回路で構成されてい
たのに対し、それぞれ単独のｎＭＯＳトランジスタ
Ｍ11，Ｍ14で構成されている点が従来のＮＡＮＤ回路と
大きく異っている。
【００１５】本実施の形態において、入力信号ＡはｐＭ
ＯＳトランジスタＭ12とｎＭＯＳトランジスタＭ11のゲ
ート電極に入力される。ｐＭＯＳトランジスタＭ12のソ
ース電極は高位電源線（電圧＝ＶCC）３に接続され、こ
のトランジスタに並列接続されたｐＭＯＳトランジスタ
Ｍ13には別の入力信号Ｂがゲート入力されている。これ
ら二つのｐＭＯＳトランジスタの共通ドレイン電極は、
コレクタ電極が電源線３に接続されたＢｉＰトランジス
タＱ1 のベース電極に接続されている。ＢｉＰトランジ
スタＱ1 のエミッタ電極には、信号Ａをゲート入力とす
るｎＭＯＳトランジスタＭ14のドレイン電極が接続さ
れ、その接続節点が出力端子５に接続されている。そし
て、前述のｎＭＯＳトランジスタＭ11、Ｍ14のソース電
極には、入力信号Ｂの逆相信号▽Ｂ（▽は、反転を意味
する上バーの代用。以下、同じ）が入力されている。
ＯＳトランジスタＭ12とｎＭＯＳトランジスタＭ11のゲ
ート電極に入力される。ｐＭＯＳトランジスタＭ12のソ
ース電極は高位電源線（電圧＝ＶCC）３に接続され、こ
のトランジスタに並列接続されたｐＭＯＳトランジスタ
Ｍ13には別の入力信号Ｂがゲート入力されている。これ
ら二つのｐＭＯＳトランジスタの共通ドレイン電極は、
コレクタ電極が電源線３に接続されたＢｉＰトランジス
タＱ1 のベース電極に接続されている。ＢｉＰトランジ
スタＱ1 のエミッタ電極には、信号Ａをゲート入力とす
るｎＭＯＳトランジスタＭ14のドレイン電極が接続さ
れ、その接続節点が出力端子５に接続されている。そし
て、前述のｎＭＯＳトランジスタＭ11、Ｍ14のソース電
極には、入力信号Ｂの逆相信号▽Ｂ（▽は、反転を意味
する上バーの代用。以下、同じ）が入力されている。
【００１６】次に、本実施の形態の論理動作を、図１
（ｂ）に示す真理値表を参照して、説明する。入力信号
Ａがロウ（＝０）の場合、ｎＭＯＳトランジスタＭ11，
Ｍ14はオフ状態となる。一方、ｐＭＯＳトランジスタＭ
12はオンとなる。従って、ＢｉＰトランジスタＱ1 は、
信号Ｂの如何によらず、ベース電圧が電源電圧ＶCCに引
き上げられて、オン状態となる。これで、コレクタ電極
からエミッタ電極に大きな電流が供給され、出力端子５
に接続された負荷（図示せず）を充電して、出力Ｘ0 は
ハイ（＝１）となる。
（ｂ）に示す真理値表を参照して、説明する。入力信号
Ａがロウ（＝０）の場合、ｎＭＯＳトランジスタＭ11，
Ｍ14はオフ状態となる。一方、ｐＭＯＳトランジスタＭ
12はオンとなる。従って、ＢｉＰトランジスタＱ1 は、
信号Ｂの如何によらず、ベース電圧が電源電圧ＶCCに引
き上げられて、オン状態となる。これで、コレクタ電極
からエミッタ電極に大きな電流が供給され、出力端子５
に接続された負荷（図示せず）を充電して、出力Ｘ0 は
ハイ（＝１）となる。
【００１７】入力信号Ａがハイの場合、出力Ｘ0 は、入
力信号Ｂの状態によって異なる。信号Ｂがロウのとき逆
相信号▽Ｂはハイとなるので、ｎＭＯＳトランジスタＭ
11，Ｍ14はオフ状態となる。一方、ｐＭＯＳトランジス
タＭ12もオフ状態となるが、もう一つのｐＭＯＳトラン
ジスタＭ13はオン状態となる。従って、出力Ｘ0 は先程
と同様に、ハイ出力となる。次に、入力信号Ｂがハイの
ときは、ｎＭＯＳトランジスタＭ11，Ｍ14はゲート電極
がハイでソース電極がロウとなるので、共にオン状態と
なる。これに対し、ｐＭＯＳトランジスタＭ12，Ｍ13は
両方共オフ状態になる。従って、ＢｉＰトランＱ1 はベ
ース電極が接地電位に下がり、オフ状態となる。そし
て、ｎＭＯＳトランジスタＭ14のオン電流能力により出
力負荷が放電され、出力Ｘ0 がロウに引き下げられる。
力信号Ｂの状態によって異なる。信号Ｂがロウのとき逆
相信号▽Ｂはハイとなるので、ｎＭＯＳトランジスタＭ
11，Ｍ14はオフ状態となる。一方、ｐＭＯＳトランジス
タＭ12もオフ状態となるが、もう一つのｐＭＯＳトラン
ジスタＭ13はオン状態となる。従って、出力Ｘ0 は先程
と同様に、ハイ出力となる。次に、入力信号Ｂがハイの
ときは、ｎＭＯＳトランジスタＭ11，Ｍ14はゲート電極
がハイでソース電極がロウとなるので、共にオン状態と
なる。これに対し、ｐＭＯＳトランジスタＭ12，Ｍ13は
両方共オフ状態になる。従って、ＢｉＰトランＱ1 はベ
ース電極が接地電位に下がり、オフ状態となる。そし
て、ｎＭＯＳトランジスタＭ14のオン電流能力により出
力負荷が放電され、出力Ｘ0 がロウに引き下げられる。
【００１８】本実施の形態の過渡応答については、逆相
信号▽Ｂにおける、ｎＭＯＳトランジスタＭ11，Ｍ14の
ソース電極への入力動作が特徴となる。ここで、本実施
の形態に用いたｎＭＯＳトラジスタのソース電極容量に
ついて説明する。図１（ａ）に示す回路のｎＭＯＳトラ
ンジスタＭ14のレイアウトパターンを、図１（ｃ）に示
す。ここでは半導体メモリ装置のデコーダ回路を想定し
ており、４つのＮＡＮＤゲートがＮＡＮＤ（１）からＮ
ＡＮＤ（４）までアレイ状に配置されて場合について、
各ゲート内のｎＭＯＳトランジスタＭ14のレイアウトを
示している。この場合、逆相信号▽Ｂは４つのＮＡＮＤ
ゲートに共通であり、一方、入力信号Ａは信号Ａ1 〜信
号Ａ4 の４本あり、各ＮＡＮＤゲート内のｎＭＯＳトラ
ンジスタＭ14のゲート電極に入力されている。ここで重
要なのは、ｎＭＯＳトランジスタＭ14のソース拡散層を
二つのＮＡＮＤゲートで共通に使っていることである。
これにより、ｎＭＯＳトランジスタＭ14のソース拡散層
の容量は約半分になる。更に、フィールド側の側面容量
が大きいデバイスでは、半分以下に低減される。このよ
うな構造にすることによって、本実施の形態は、入力容
量が通常のゲート入力容量に比べ約半分程度まで下が
り、ファンアウト特性が向上する。又、ｎＭＯＳトラン
ジスタＭ14はトランスファゲートとして働くので、ゲー
ト入力によるオン動作よりも速く出力端子５から電流を
引き始める。従って、前段の論理回路から含めて非常に
高速な動作が可能となる。
信号▽Ｂにおける、ｎＭＯＳトランジスタＭ11，Ｍ14の
ソース電極への入力動作が特徴となる。ここで、本実施
の形態に用いたｎＭＯＳトラジスタのソース電極容量に
ついて説明する。図１（ａ）に示す回路のｎＭＯＳトラ
ンジスタＭ14のレイアウトパターンを、図１（ｃ）に示
す。ここでは半導体メモリ装置のデコーダ回路を想定し
ており、４つのＮＡＮＤゲートがＮＡＮＤ（１）からＮ
ＡＮＤ（４）までアレイ状に配置されて場合について、
各ゲート内のｎＭＯＳトランジスタＭ14のレイアウトを
示している。この場合、逆相信号▽Ｂは４つのＮＡＮＤ
ゲートに共通であり、一方、入力信号Ａは信号Ａ1 〜信
号Ａ4 の４本あり、各ＮＡＮＤゲート内のｎＭＯＳトラ
ンジスタＭ14のゲート電極に入力されている。ここで重
要なのは、ｎＭＯＳトランジスタＭ14のソース拡散層を
二つのＮＡＮＤゲートで共通に使っていることである。
これにより、ｎＭＯＳトランジスタＭ14のソース拡散層
の容量は約半分になる。更に、フィールド側の側面容量
が大きいデバイスでは、半分以下に低減される。このよ
うな構造にすることによって、本実施の形態は、入力容
量が通常のゲート入力容量に比べ約半分程度まで下が
り、ファンアウト特性が向上する。又、ｎＭＯＳトラン
ジスタＭ14はトランスファゲートとして働くので、ゲー
ト入力によるオン動作よりも速く出力端子５から電流を
引き始める。従って、前段の論理回路から含めて非常に
高速な動作が可能となる。
【００１９】但し、注意が必要なのは、出力端子５の負
荷容量を入力信号である▽Ｂの配線を通して放電してい
るので、高速動作のためには、下記の式で表される条
件を満たすことが必要である。
荷容量を入力信号である▽Ｂの配線を通して放電してい
るので、高速動作のためには、下記の式で表される条
件を満たすことが必要である。
【００２０】 出力端子５の負荷容量＜逆相信号▽Ｂの負荷容量 逆相信号▽Ｂの負荷容量が大きければ、出力端子５から
の放電電流による影響は、ほとんど見えてこない。尚、
以上は、ｎＭＯＳトランジスタＭ14のソース拡散層を隣
り合うＮＡＮＤゲートどうしで共有する例であるが、こ
のようなレイアウト構造にすることの利点は、ｎＭＯＳ
トランジスＭ11においても、同様に得られる。
の放電電流による影響は、ほとんど見えてこない。尚、
以上は、ｎＭＯＳトランジスタＭ14のソース拡散層を隣
り合うＮＡＮＤゲートどうしで共有する例であるが、こ
のようなレイアウト構造にすることの利点は、ｎＭＯＳ
トランジスＭ11においても、同様に得られる。
【００２１】次に、信号Ａの入力に対する応答について
みると、二つのｎＭＯＳトランジスタＭ11，Ｍ14は共に
ソース電極が接地線に接続された状態となる。すなわ
ち、一段のｎＭＯＳトランジスタのみで出力Ｘ0 を引き
下げることになるので、やはり高速動作が可能となる。
尚、ｎＭＯＳトランジスタのソース電極に逆相信号▽Ｂ
が接続されていることの影響は、先程の、出力端子５と
の容量比の条件式を満足していればソース電圧が大き
く浮くことはなく、ｎＭＯＳトランジスタの高い電流能
力を十分引き出だすことができる。
みると、二つのｎＭＯＳトランジスタＭ11，Ｍ14は共に
ソース電極が接地線に接続された状態となる。すなわ
ち、一段のｎＭＯＳトランジスタのみで出力Ｘ0 を引き
下げることになるので、やはり高速動作が可能となる。
尚、ｎＭＯＳトランジスタのソース電極に逆相信号▽Ｂ
が接続されていることの影響は、先程の、出力端子５と
の容量比の条件式を満足していればソース電圧が大き
く浮くことはなく、ｎＭＯＳトランジスタの高い電流能
力を十分引き出だすことができる。
【００２２】実際のデコーダ回路を考えた場合、信号Ｂ
とその逆相信号▽Ｂとは、同時に供給され或いは、容易
に得られるはずである。例えば、２本のアドレスを入力
とする４つのＮＡＮＤ回路の場合、入力信号は２本のア
ドレス信号それぞれの同相信号と逆相信号であり、デコ
ーダ回路を考えると、必然的に存在しているものであ
る。一方、初段のデコーダ回路以降のデコーダ回路にお
いては逆相信号は必ずしも存在するとは限らないが、こ
の場合でもインバータを一段介して複数個のＮＡＮＤゲ
ート用に逆相信号を発生することは容易である。そのと
きは、負荷の小さい信号Ｂの方を発生させることが望ま
しい。
とその逆相信号▽Ｂとは、同時に供給され或いは、容易
に得られるはずである。例えば、２本のアドレスを入力
とする４つのＮＡＮＤ回路の場合、入力信号は２本のア
ドレス信号それぞれの同相信号と逆相信号であり、デコ
ーダ回路を考えると、必然的に存在しているものであ
る。一方、初段のデコーダ回路以降のデコーダ回路にお
いては逆相信号は必ずしも存在するとは限らないが、こ
の場合でもインバータを一段介して複数個のＮＡＮＤゲ
ート用に逆相信号を発生することは容易である。そのと
きは、負荷の小さい信号Ｂの方を発生させることが望ま
しい。
【００２３】次に、本発明の第２の実施の形態につい
て、図２を用いて説明する。本実施の形態では、出力段
のＢｉＰトランジスタＱ3 のベース電位引上げ用ｐＭＯ
Ｓトランジスタを、ｐＭＯＳトランジスタＭ32の一個の
みとしている。そして、このトランジスタのゲート電極
を接地線４に接続して接地電位をゲート入力とすること
で、ｐＭＯＳトランジスタＭ32を常時オン状態で使って
いる。従って、入力信号は、信号Ａと逆相信号▽Ｂのみ
である。第１の実施の形態とは異って、信号Ｂを必要と
しない。又、素子数も、１個減っている。
て、図２を用いて説明する。本実施の形態では、出力段
のＢｉＰトランジスタＱ3 のベース電位引上げ用ｐＭＯ
Ｓトランジスタを、ｐＭＯＳトランジスタＭ32の一個の
みとしている。そして、このトランジスタのゲート電極
を接地線４に接続して接地電位をゲート入力とすること
で、ｐＭＯＳトランジスタＭ32を常時オン状態で使って
いる。従って、入力信号は、信号Ａと逆相信号▽Ｂのみ
である。第１の実施の形態とは異って、信号Ｂを必要と
しない。又、素子数も、１個減っている。
【００２４】本実施の形態では、信号Ａがハイで且つ逆
相信号▽Ｂがロウ以外では、ｎＭＯＳトランジスタ
Ｍ31，Ｍ33はオフであり、ｐＭＯＳトランジスタＭ32に
よりＢｉＰトランジスタＱ3 のベース電極が電源電圧Ｖ
CCに引き上げられる。その結果、ＢｉＰトランジスタＱ
3 がオン状態となり、出力Ｘ0 をハイにする。信号Ａが
ハイで且つ逆相信号▽Ｂがロウのときは、ｎＭＯＳトラ
ンジスタＭ31，Ｍ33が共にオン状態となる。そして、ｎ
ＭＯＳトランジスタＭ33の電流能力で出力Ｘ0 をロウに
引き下げる。
相信号▽Ｂがロウ以外では、ｎＭＯＳトランジスタ
Ｍ31，Ｍ33はオフであり、ｐＭＯＳトランジスタＭ32に
よりＢｉＰトランジスタＱ3 のベース電極が電源電圧Ｖ
CCに引き上げられる。その結果、ＢｉＰトランジスタＱ
3 がオン状態となり、出力Ｘ0 をハイにする。信号Ａが
ハイで且つ逆相信号▽Ｂがロウのときは、ｎＭＯＳトラ
ンジスタＭ31，Ｍ33が共にオン状態となる。そして、ｎ
ＭＯＳトランジスタＭ33の電流能力で出力Ｘ0 をロウに
引き下げる。
【００２５】ここで、ｐＭＯＳトランジスタＭ32が常時
オン状態にあるので、ＢｉＰトランジスＱ3 のベース電
位はｎＭＯＳトランジスタＭ31とｐＭＯＳトランジスタ
Ｍ32とのインピーダンス比により決まる。そこで、その
ベース電位がＢｉＰトランジスタＱ3 のベース・エミッ
タ間のｐｎ接合順方向電圧である約０．８Ｖ以下となる
ようにしておけば、ＢｉＰトランジスタＱ3 はオフとな
るので、ロウ出力に問題はない。ｐＭＯＳトランジスタ
Ｍ32のサイズはＢｉＰトランジスタＱ3 のオン能力以外
に、トランジスタＱ3 がオフ状態にあるときのベース電
位を決定しているので、あまり大きくはできない。従っ
て、ハイ出力つまりデコーダとして考えたときの非選択
出力が、第１の実施の形態ほどは速くない。しかし、入
力容量がｐＭＯＳトランジスタの分だけ減少しているの
で、ファンアウト特性ではほとんど差は生じない。
オン状態にあるので、ＢｉＰトランジスＱ3 のベース電
位はｎＭＯＳトランジスタＭ31とｐＭＯＳトランジスタ
Ｍ32とのインピーダンス比により決まる。そこで、その
ベース電位がＢｉＰトランジスタＱ3 のベース・エミッ
タ間のｐｎ接合順方向電圧である約０．８Ｖ以下となる
ようにしておけば、ＢｉＰトランジスタＱ3 はオフとな
るので、ロウ出力に問題はない。ｐＭＯＳトランジスタ
Ｍ32のサイズはＢｉＰトランジスタＱ3 のオン能力以外
に、トランジスタＱ3 がオフ状態にあるときのベース電
位を決定しているので、あまり大きくはできない。従っ
て、ハイ出力つまりデコーダとして考えたときの非選択
出力が、第１の実施の形態ほどは速くない。しかし、入
力容量がｐＭＯＳトランジスタの分だけ減少しているの
で、ファンアウト特性ではほとんど差は生じない。
【００２６】次に、本発明の第３の実施の形態を、図３
を用いて説明する。図３を参照すると、本実施の形態
は、出力引下げ用にただ一個のｎＭＯＳトランジスタＭ
41を用いている点はこれ迄の実施の形態と同じである。
しかし、出力Ｘ0 引上げ用トランジスタとしてＢｉＰト
ランジスタのみを用いている点に、特徴がある。ｎＭＯ
ＳトランジスタＭ41のソース電極に入力される逆相信号
▽ＢをＢｉＰトランジスタＱ41のベース電極にも入力
し、これに並列接続したＢｉＰトランジスタＱ42のベー
ス電極には信号Ａの逆相信号▽Ａが入力されている。
を用いて説明する。図３を参照すると、本実施の形態
は、出力引下げ用にただ一個のｎＭＯＳトランジスタＭ
41を用いている点はこれ迄の実施の形態と同じである。
しかし、出力Ｘ0 引上げ用トランジスタとしてＢｉＰト
ランジスタのみを用いている点に、特徴がある。ｎＭＯ
ＳトランジスタＭ41のソース電極に入力される逆相信号
▽ＢをＢｉＰトランジスタＱ41のベース電極にも入力
し、これに並列接続したＢｉＰトランジスタＱ42のベー
ス電極には信号Ａの逆相信号▽Ａが入力されている。
【００２７】本実施の形態では、信号Ａがハイで逆相信
号▽Ｂがロウ（つまり、Ａ＝１，Ｂ＝１）のとき、ｎＭ
ＯＳトランジスタＭ41がオン状態となる。このとき同時
に、逆相信号▽Ａ，逆相信号▽Ｂが共にロウになるの
で、二つのＢｉＰトランジスタＱ41，Ｑ42は、共にオフ
状態となる。その結果、出力Ｘ0 はロウとなる。それ以
外のときは、ｎＭＯＳトランジスタＭ41がオフ状態にな
る。一方、ＢｉＰトランジスタＱ41，Ｑ42のうち少なく
とも一つはオン状態にある。従って、出力Ｘ0 はハイに
引き上げられる。本実施の形態の場合、出力引上げ用Ｂ
ｉＰトランジスタＱ41，Ｑ42を逆相信号▽Ａ，▽Ｂで直
接駆動するので高速動作が期待できるが、入力信号から
はＢｉＰトランジスタのベース電極容量が見えるので、
ファンアウト特性としては今までの例ほど改善効果は大
きくない。しかし、素子数がわずか３素子であるので、
チップ上でのレイアウト面積等を考えた場合、大きなメ
リットを持っている。
号▽Ｂがロウ（つまり、Ａ＝１，Ｂ＝１）のとき、ｎＭ
ＯＳトランジスタＭ41がオン状態となる。このとき同時
に、逆相信号▽Ａ，逆相信号▽Ｂが共にロウになるの
で、二つのＢｉＰトランジスタＱ41，Ｑ42は、共にオフ
状態となる。その結果、出力Ｘ0 はロウとなる。それ以
外のときは、ｎＭＯＳトランジスタＭ41がオフ状態にな
る。一方、ＢｉＰトランジスタＱ41，Ｑ42のうち少なく
とも一つはオン状態にある。従って、出力Ｘ0 はハイに
引き上げられる。本実施の形態の場合、出力引上げ用Ｂ
ｉＰトランジスタＱ41，Ｑ42を逆相信号▽Ａ，▽Ｂで直
接駆動するので高速動作が期待できるが、入力信号から
はＢｉＰトランジスタのベース電極容量が見えるので、
ファンアウト特性としては今までの例ほど改善効果は大
きくない。しかし、素子数がわずか３素子であるので、
チップ上でのレイアウト面積等を考えた場合、大きなメ
リットを持っている。
【００２８】図４に、従来のＮＡＮＤ回路の性能と本発
明の第１及び第３の実施の形態の性能とを比較した結果
を示す。図４において、横軸は、ＮＡＮＤ回路の構成素
子数を示す。縦軸は、ＮＡＮＤ回路の後にインバータを
接続した形での合計の遅延時間を示す。ここで、遅延時
間は、ファンアウト特性を考慮して、出力負荷の容量Ｃ
out ／入力容量Ｃin＝２０と一定にしたときの値であ
る。又、二本の入力それぞれのハイ、ロウ入力での遅延
時間を平均した値を、比較している。第１の実施の形態
では素子の減少は２個であるが、遅延時間に関しては２
０％近い改善効果がある。一方、第３の実施の形態では
遅延時間の改善は１０％程度だが、素子数は半分以下に
削減される。このように速度改善を重視するか或いは、
素子数削減によるレイアウト面積削減を重視するかを、
設計する製品の目標性能に合わせて選択できる。
明の第１及び第３の実施の形態の性能とを比較した結果
を示す。図４において、横軸は、ＮＡＮＤ回路の構成素
子数を示す。縦軸は、ＮＡＮＤ回路の後にインバータを
接続した形での合計の遅延時間を示す。ここで、遅延時
間は、ファンアウト特性を考慮して、出力負荷の容量Ｃ
out ／入力容量Ｃin＝２０と一定にしたときの値であ
る。又、二本の入力それぞれのハイ、ロウ入力での遅延
時間を平均した値を、比較している。第１の実施の形態
では素子の減少は２個であるが、遅延時間に関しては２
０％近い改善効果がある。一方、第３の実施の形態では
遅延時間の改善は１０％程度だが、素子数は半分以下に
削減される。このように速度改善を重視するか或いは、
素子数削減によるレイアウト面積削減を重視するかを、
設計する製品の目標性能に合わせて選択できる。
【００２９】次に、本発明の第４の実施の形態につい
て、図５を用いて説明する。本実施の形態は、ＢｉＣＭ
ＯＳによる２入力ＮＯＲ回路である。図５を参照して、
入力信号Ａ，Ｂをゲート入力とする並列接続のｎＭＯＳ
トランジスタとして、ＢｉＰトランジスタＱ6 のベース
電位引下げ用に、トランジスタＭ62，Ｍ63がある。又、
出力Ｘ1 引下げ用に、トランジスタＭ64，Ｍ65がある。
一方、ＢｉＰトランジスタＱ6 のベース電位引上げ用に
は、信号Ａをゲート入力とし逆相信号▽Ｂをソース入力
とするｐＭＯＳトランジスタＭ61が、一個だけ接続され
ている。従来のＮＯＲ回路では、この部分が直列二段積
みの二つのｐＭＯＳトランジスタで構成される。従っ
て、ハイ出力のとき、ｐＭＯＳトランジスタのオン状態
での電流能力は低く、トランジスタＱ6 に十分なベース
電流を供給できない。すなわち、ＢｉＰトランジスタＱ
6 の能力が生かされず、高速化が容易ではなかった。本
実施の形態のＮＯＲ回路では、ＮＡＮＤ回路のときと同
様で、ｐＭＯＳトランジスタの電流能力を高くできるの
で、高速化が可能である。
て、図５を用いて説明する。本実施の形態は、ＢｉＣＭ
ＯＳによる２入力ＮＯＲ回路である。図５を参照して、
入力信号Ａ，Ｂをゲート入力とする並列接続のｎＭＯＳ
トランジスタとして、ＢｉＰトランジスタＱ6 のベース
電位引下げ用に、トランジスタＭ62，Ｍ63がある。又、
出力Ｘ1 引下げ用に、トランジスタＭ64，Ｍ65がある。
一方、ＢｉＰトランジスタＱ6 のベース電位引上げ用に
は、信号Ａをゲート入力とし逆相信号▽Ｂをソース入力
とするｐＭＯＳトランジスタＭ61が、一個だけ接続され
ている。従来のＮＯＲ回路では、この部分が直列二段積
みの二つのｐＭＯＳトランジスタで構成される。従っ
て、ハイ出力のとき、ｐＭＯＳトランジスタのオン状態
での電流能力は低く、トランジスタＱ6 に十分なベース
電流を供給できない。すなわち、ＢｉＰトランジスタＱ
6 の能力が生かされず、高速化が容易ではなかった。本
実施の形態のＮＯＲ回路では、ＮＡＮＤ回路のときと同
様で、ｐＭＯＳトランジスタの電流能力を高くできるの
で、高速化が可能である。
【００３０】次に、本発明の第５の実施の形態につい
て、図６を用いて説明する。本実施の形態では、先の第
４の実施の形態（図５参照）に対し、出力段ＢｉＰトラ
ンジスタＱ7 のベース電位引下げ用トランジスタを、ｎ
ＭＯＳトランジスタＭ72の一個だけで構成している。こ
のｎＭＯＳトランジスタＭ72は、ゲート電極が電源線３
に接続されゲート電圧として電源電圧ＶCCを与えられ
て、常時オン状態にある。このような回路構成の場合、
ｎＭＯＳトランジスタＭ72がオフ状態をとり得るトラン
ジスタであれば、ＢｉＰトランジスタＱ7 のベース電位
は電源電圧ＶCCまで上がりやすい。ところが本実施の形
態においては、トランジスタＭ72が常時オン状態にある
ので、トランジスタＱ7 のベース電位は、ｐＭＯＳトラ
ンジスタＭ71とｎＭＯＳトランジスタＭ72とのインピー
ダンス比による分だけ、電源電圧ＶCCより低下する。こ
の低下分は出力Ｘ1 の低下として表出してくるので、こ
れが次段の回路特性を悪化させない程度にする必要があ
る。
て、図６を用いて説明する。本実施の形態では、先の第
４の実施の形態（図５参照）に対し、出力段ＢｉＰトラ
ンジスタＱ7 のベース電位引下げ用トランジスタを、ｎ
ＭＯＳトランジスタＭ72の一個だけで構成している。こ
のｎＭＯＳトランジスタＭ72は、ゲート電極が電源線３
に接続されゲート電圧として電源電圧ＶCCを与えられ
て、常時オン状態にある。このような回路構成の場合、
ｎＭＯＳトランジスタＭ72がオフ状態をとり得るトラン
ジスタであれば、ＢｉＰトランジスタＱ7 のベース電位
は電源電圧ＶCCまで上がりやすい。ところが本実施の形
態においては、トランジスタＭ72が常時オン状態にある
ので、トランジスタＱ7 のベース電位は、ｐＭＯＳトラ
ンジスタＭ71とｎＭＯＳトランジスタＭ72とのインピー
ダンス比による分だけ、電源電圧ＶCCより低下する。こ
の低下分は出力Ｘ1 の低下として表出してくるので、こ
れが次段の回路特性を悪化させない程度にする必要があ
る。
【００３１】これまで述べた第４および第５の実施の形
態によるＮＯＲ回路では、ソース入力されるｐＭＯＳト
ランジスタＭ71の出力点はＢｉＰトランジスタＱ7 のベ
ース電極であるので、高速化のための条件である、出力
負荷容量と逆相信号▽Ｂの負荷容量との容量比に関する
条件式は、ＮＡＮＤ回路の場合に比べれば容易に達成
しやすい。それは、出力Ｘ1 をＢｉＰトランジスタＱ7
を介して動かしているためである。但し、その反面、速
度改善効果は、ＮＡＮＤ回路ほどには大きくない。又、
ソース入力できるトランジスタはｐＭＯＳトランジスタ
側の一つだけであるので、素子数削減効果もＮＡＮＤ回
路ほどには大きくない。
態によるＮＯＲ回路では、ソース入力されるｐＭＯＳト
ランジスタＭ71の出力点はＢｉＰトランジスタＱ7 のベ
ース電極であるので、高速化のための条件である、出力
負荷容量と逆相信号▽Ｂの負荷容量との容量比に関する
条件式は、ＮＡＮＤ回路の場合に比べれば容易に達成
しやすい。それは、出力Ｘ1 をＢｉＰトランジスタＱ7
を介して動かしているためである。但し、その反面、速
度改善効果は、ＮＡＮＤ回路ほどには大きくない。又、
ソース入力できるトランジスタはｐＭＯＳトランジスタ
側の一つだけであるので、素子数削減効果もＮＡＮＤ回
路ほどには大きくない。
【００３２】次に、本発明の第６の実施の形態につい
て、図７を用いて説明する。本実施の形態の論理回路
は、ＢｉＰトランジスタを用いないＣＭＯＳ構成の、Ｎ
ＡＮＤ回路＋インバータによるＡＮＤ回路である。図７
を参照して、ｐＭＯＳトランジスタＭ82，Ｍ83を並列接
続し、入力信号Ａ，Ｂをそれぞれのゲート電極に一つず
つ割り振って入力する。一方、ｎＭＯＳトランジスタＭ
81に対しては、ゲート電極に信号Ａを入力し、ソース電
極に逆相信号▽Ｂを入力する。そして、これらｐＭＯＳ
トランジスタ及びｎＭＯＳトランジスタの共通接続のド
レイン電極をＮＡＮＤ出力として、ｐＭＯＳトランジス
タＭ84とｎＭＯＳトランジスタＭ85との直列接続からか
らなるＣＭＯＳインバータに入力する。そのインバータ
の出力が、ＡＮＤ論理の出力Ｘ2 である。
て、図７を用いて説明する。本実施の形態の論理回路
は、ＢｉＰトランジスタを用いないＣＭＯＳ構成の、Ｎ
ＡＮＤ回路＋インバータによるＡＮＤ回路である。図７
を参照して、ｐＭＯＳトランジスタＭ82，Ｍ83を並列接
続し、入力信号Ａ，Ｂをそれぞれのゲート電極に一つず
つ割り振って入力する。一方、ｎＭＯＳトランジスタＭ
81に対しては、ゲート電極に信号Ａを入力し、ソース電
極に逆相信号▽Ｂを入力する。そして、これらｐＭＯＳ
トランジスタ及びｎＭＯＳトランジスタの共通接続のド
レイン電極をＮＡＮＤ出力として、ｐＭＯＳトランジス
タＭ84とｎＭＯＳトランジスタＭ85との直列接続からか
らなるＣＭＯＳインバータに入力する。そのインバータ
の出力が、ＡＮＤ論理の出力Ｘ2 である。
【００３３】ＮＡＮＤ論理部分の回路動作および特性は
先に示したＢｉＣＭＯＳによるＮＡＮＤ回路（第１の実
施の形態。図１参照）と同様であるが、本実施の形態で
はＮＡＮＤ回路の出力点にＣＭＯＳインバータを接続し
た、ＡＮＤ論理形式を基本単位と考えている。ＣＭＯＳ
回路はＢｉＣＭＯＳ回路に比べて負荷に対する駆動能力
が低いことから、大きな負荷を駆動するときは、複数の
回路つまり論理回路に駆動用のインバータを接続する構
成が、一般的である。このやり方は、逆相信号▽Ｂをソ
ース入力とするｎＭＯＳトランジスタによる動作とも相
性がよい。これまで説明したように、高速性を発揮させ
るためには逆相信号▽Ｂの負荷容量に比べＮＡＮＤ出力
の負荷容量を小さくする必要があるが、ＮＡＮＤ出力で
出力Ｘ2の大きな負荷を直接駆動する形では、この条件
は崩れ易くなる。いま、デコーダ回路を考えると、その
デコーダ出力は次段の多数の論理回路に入るのである
が、そのほとんどは非選択になり、選択側でのみ、ｎＭ
ＯＳトランジスタＭ81のソース電極を通してＮＡＮＤ出
力の負荷がみえてくる。その場合のＮＡＮＤ出力部分の
出力負荷容量は、駆動用ＣＭＯＳインバータの入力容量
のみである。その結果、デコーダ出力のほとんどの負荷
容量は、非選択側の入力容量および配線容量の合計とな
る。したがって、高速化の条件は容易に達成され、高速
性能が発揮されやすくなる。
先に示したＢｉＣＭＯＳによるＮＡＮＤ回路（第１の実
施の形態。図１参照）と同様であるが、本実施の形態で
はＮＡＮＤ回路の出力点にＣＭＯＳインバータを接続し
た、ＡＮＤ論理形式を基本単位と考えている。ＣＭＯＳ
回路はＢｉＣＭＯＳ回路に比べて負荷に対する駆動能力
が低いことから、大きな負荷を駆動するときは、複数の
回路つまり論理回路に駆動用のインバータを接続する構
成が、一般的である。このやり方は、逆相信号▽Ｂをソ
ース入力とするｎＭＯＳトランジスタによる動作とも相
性がよい。これまで説明したように、高速性を発揮させ
るためには逆相信号▽Ｂの負荷容量に比べＮＡＮＤ出力
の負荷容量を小さくする必要があるが、ＮＡＮＤ出力で
出力Ｘ2の大きな負荷を直接駆動する形では、この条件
は崩れ易くなる。いま、デコーダ回路を考えると、その
デコーダ出力は次段の多数の論理回路に入るのである
が、そのほとんどは非選択になり、選択側でのみ、ｎＭ
ＯＳトランジスタＭ81のソース電極を通してＮＡＮＤ出
力の負荷がみえてくる。その場合のＮＡＮＤ出力部分の
出力負荷容量は、駆動用ＣＭＯＳインバータの入力容量
のみである。その結果、デコーダ出力のほとんどの負荷
容量は、非選択側の入力容量および配線容量の合計とな
る。したがって、高速化の条件は容易に達成され、高速
性能が発揮されやすくなる。
【００３４】次に、本発明の第７の実施の形態につい
て、図８を用いて説明する。本実施の形態は、第６の実
施の形態によるＣＭＯＳでのＡＮＤ回路に対し、ＮＡＮ
Ｄ論理部分のｐＭＯＳトランジスタを、常時オン状態に
ある一個のｐＭＯＳトランジスタＭ92で構成したもので
あり、ＮＡＮＤ回路にＣＭＯＳインバータが接続された
ＡＮＤ出力の形を取っている。この構成では、ｎＭＯＳ
トランジスタＭ91がオン状態となったとき、ＮＡＮＤ出
力は接地電位までは下がらず、わずかに浮くことにな
る。しかし、その出力の浮きが次のインバータのｎＭＯ
ＳトランジスタＭ94のしきい値電圧より低ければ、大き
な貫通電流の心配はない。勿論、トランジスタＭ92を通
った貫通電流は流れるが、このトランジスタはサイズが
小さく電流能力が小さいし、又、デコーダ回路を考える
と選択時のみなので流れる回路数も非常に少なく、特に
大きな問題ではない。
て、図８を用いて説明する。本実施の形態は、第６の実
施の形態によるＣＭＯＳでのＡＮＤ回路に対し、ＮＡＮ
Ｄ論理部分のｐＭＯＳトランジスタを、常時オン状態に
ある一個のｐＭＯＳトランジスタＭ92で構成したもので
あり、ＮＡＮＤ回路にＣＭＯＳインバータが接続された
ＡＮＤ出力の形を取っている。この構成では、ｎＭＯＳ
トランジスタＭ91がオン状態となったとき、ＮＡＮＤ出
力は接地電位までは下がらず、わずかに浮くことにな
る。しかし、その出力の浮きが次のインバータのｎＭＯ
ＳトランジスタＭ94のしきい値電圧より低ければ、大き
な貫通電流の心配はない。勿論、トランジスタＭ92を通
った貫通電流は流れるが、このトランジスタはサイズが
小さく電流能力が小さいし、又、デコーダ回路を考える
と選択時のみなので流れる回路数も非常に少なく、特に
大きな問題ではない。
【００３５】次に、本発明の第８の実施の形態につい
て、図９を用いて説明する。本実施の形態は、先の第７
の実施の形態のＡＮＤ回路（図８参照）が逆相信号▽Ｂ
を論理回路外部から供給されていたのに対し、その逆相
信号▽Ｂを発生する回路を含んでいる点に特徴がある。
複数個並んだＡＮＤ回路（出力は、Ｘ21〜Ｘ2n）は、引
上げ用ｎＭＯＳトランジスタＭ103 と引下げ用ｎＭＯＳ
トランジスタＭ104 の直列接続からなる逆相信号生成回
路により、駆動される。上記の逆相信号生成回路は、二
つのｎＭＯＳトランジスタＭ103 ，Ｍ104 それぞれのゲ
ート電極に逆相信号▽Ｂと同相、逆相の信号▽Ｂ0 ，Ｂ
0 を入力されて、プッシュプル形式の回路として逆相信
号▽Ｂの信号線６を駆動する。
て、図９を用いて説明する。本実施の形態は、先の第７
の実施の形態のＡＮＤ回路（図８参照）が逆相信号▽Ｂ
を論理回路外部から供給されていたのに対し、その逆相
信号▽Ｂを発生する回路を含んでいる点に特徴がある。
複数個並んだＡＮＤ回路（出力は、Ｘ21〜Ｘ2n）は、引
上げ用ｎＭＯＳトランジスタＭ103 と引下げ用ｎＭＯＳ
トランジスタＭ104 の直列接続からなる逆相信号生成回
路により、駆動される。上記の逆相信号生成回路は、二
つのｎＭＯＳトランジスタＭ103 ，Ｍ104 それぞれのゲ
ート電極に逆相信号▽Ｂと同相、逆相の信号▽Ｂ0 ，Ｂ
0 を入力されて、プッシュプル形式の回路として逆相信
号▽Ｂの信号線６を駆動する。
【００３６】図９中のＡＮＤ回路を構成するＭＯＳトラ
ンジスタの内、逆相信号▽Ｂがソース電極に入力される
ｎＭＯＳトランジスタＭ102 がオフ状態となる条件は、
このトランジスタのソース電圧が、ゲート電圧よりしき
い値電圧ＶTHだけ低い電圧になることである。従って、
本実施の形態では、ｎＭＯＳトランジスタＭ102 のソー
ス電圧つまり、逆相信号▽ＢのハイレベルがＶCC−ＶTH
まで上がれば十分である。その逆相信号▽Ｂをハイに引
き上げるのは、逆相信号生成回路内のｎＭＯＳトランジ
スタＭ103 であって、この逆相信号発生回路への入力信
号▽Ｂ0 がハイのとき、出力の逆相信号▽Ｂがハイとな
る。その場合、入力信号▽Ｂ0 のハイレベルは電源電圧
ＶCCに一致するが、得られる出力信号▽Ｂのハイレベル
は、ｎＭＯＳトランジスタＭ103 における「しきい値落
ち現象」により、ＶCC−ＶTHとなる。この逆相信号▽Ｂ
のハイレベルは、ＡＮＤ論理部側のｎＭＯＳトランジス
タＭ102 のオフ条件に一致する。すなわち、本実施の形
態のように構成すると、逆相信号▽Ｂの振幅を小さくで
き、高速化と低電流化という効果を同時に得ることがで
きる。例えば、電源電圧ＶCC＝３．３Ｖとして見積もる
と、ＡＮＤ出力までの遅延時間が約２０％短縮され、消
費電流が約３０％減少する。更に、逆相信号生成回路に
電流能力が低いｐＭＯＳトランジスタに替えてｎＭＯＳ
トランジスタを用いることで、トランジスタサイズを小
さくすることができ、逆相信号線駆動バッファのレイア
ウト面積を約２５％縮小することができる。
ンジスタの内、逆相信号▽Ｂがソース電極に入力される
ｎＭＯＳトランジスタＭ102 がオフ状態となる条件は、
このトランジスタのソース電圧が、ゲート電圧よりしき
い値電圧ＶTHだけ低い電圧になることである。従って、
本実施の形態では、ｎＭＯＳトランジスタＭ102 のソー
ス電圧つまり、逆相信号▽ＢのハイレベルがＶCC−ＶTH
まで上がれば十分である。その逆相信号▽Ｂをハイに引
き上げるのは、逆相信号生成回路内のｎＭＯＳトランジ
スタＭ103 であって、この逆相信号発生回路への入力信
号▽Ｂ0 がハイのとき、出力の逆相信号▽Ｂがハイとな
る。その場合、入力信号▽Ｂ0 のハイレベルは電源電圧
ＶCCに一致するが、得られる出力信号▽Ｂのハイレベル
は、ｎＭＯＳトランジスタＭ103 における「しきい値落
ち現象」により、ＶCC−ＶTHとなる。この逆相信号▽Ｂ
のハイレベルは、ＡＮＤ論理部側のｎＭＯＳトランジス
タＭ102 のオフ条件に一致する。すなわち、本実施の形
態のように構成すると、逆相信号▽Ｂの振幅を小さくで
き、高速化と低電流化という効果を同時に得ることがで
きる。例えば、電源電圧ＶCC＝３．３Ｖとして見積もる
と、ＡＮＤ出力までの遅延時間が約２０％短縮され、消
費電流が約３０％減少する。更に、逆相信号生成回路に
電流能力が低いｐＭＯＳトランジスタに替えてｎＭＯＳ
トランジスタを用いることで、トランジスタサイズを小
さくすることができ、逆相信号線駆動バッファのレイア
ウト面積を約２５％縮小することができる。
【００３７】次に、本発明の第９の実施の形態につい
て、図１０を用いて説明する。本実施の形態は、第７の
実施の形態に対し、常時オン状態にあるｐＭＯＳトラン
ジスタＭ112 に並列に、ｐＭＯＳトランジスタＭ113 を
接続した点に特徴がある。このｐＭＯＳトランジスタＭ
113 のゲート電極には、ＡＮＤ出力Ｘ2 の反転信号が入
力されている。このフィードバックにより、ＮＡＮＤ出
力がロウからハイに上がるとき、ｐＭＯＳトランジスタ
Ｍ113 はオン状態にあってトランジスタＭ112 と協働し
て電荷を供給するので、ＮＡＮＤ出力が速く引き上が
る。一方、ＮＡＮＤ出力がハイからロウに下がるとき
は、ｐＭＯＳトランジスタＭ113 はオフ状態にあり、ｎ
ＭＯＳトランジスタＭ111 には電流を流さないので、Ｎ
ＡＮＤ出力の引下げ速度に影響しない。尚、ｐＭＯＳト
ランジスタＭ112 の電流能力に対してｐＭＯＳトランジ
スタＭ113 の電流能力を大きめの比率にすることで、こ
の高速化のフィードバック効果は高まるが、ＮＡＮＤ出
力のロウ電圧の浮きやハイ電圧の保持力が低下するので
注意が必要である。
て、図１０を用いて説明する。本実施の形態は、第７の
実施の形態に対し、常時オン状態にあるｐＭＯＳトラン
ジスタＭ112 に並列に、ｐＭＯＳトランジスタＭ113 を
接続した点に特徴がある。このｐＭＯＳトランジスタＭ
113 のゲート電極には、ＡＮＤ出力Ｘ2 の反転信号が入
力されている。このフィードバックにより、ＮＡＮＤ出
力がロウからハイに上がるとき、ｐＭＯＳトランジスタ
Ｍ113 はオン状態にあってトランジスタＭ112 と協働し
て電荷を供給するので、ＮＡＮＤ出力が速く引き上が
る。一方、ＮＡＮＤ出力がハイからロウに下がるとき
は、ｐＭＯＳトランジスタＭ113 はオフ状態にあり、ｎ
ＭＯＳトランジスタＭ111 には電流を流さないので、Ｎ
ＡＮＤ出力の引下げ速度に影響しない。尚、ｐＭＯＳト
ランジスタＭ112 の電流能力に対してｐＭＯＳトランジ
スタＭ113 の電流能力を大きめの比率にすることで、こ
の高速化のフィードバック効果は高まるが、ＮＡＮＤ出
力のロウ電圧の浮きやハイ電圧の保持力が低下するので
注意が必要である。
【００３８】次に、本発明の第１０の実施の形態につい
て、図１１を用いて説明する。本実施の形態は、ＮＯＲ
論理回路をｐＭＯＳトランジスタＭ121 とｎＭＯＳトラ
ンジスタＭ122 との直列接続回路で構成し、そのＮＯＲ
出力をインバータ７で反転させたＯＲ論理回路となって
いる。今までのＡＮＤ回路（第７の実施の形態。図８参
照）におけるｎＭＯＳトランジスタと同様に、ｐＭＯＳ
トランジスタＭ121 のゲート電極に信号Ａを入力し、ソ
ース電極に逆相信号▽Ｂを入力している。ｐＭＯＳトラ
ンジスタＭ121 は、信号Ａがロウで逆相信号▽Ｂがハイ
（つまり、Ａ＝０，Ｂ＝０）のときだけオン状態とな
る。従って、出力Ｘ3 はこのときだけ、ロウとなる。そ
れ以外のときはｐＭＯＳトランジスタＭ121 が常にオフ
状態にあるので、出力Ｘ3 は、ハイとなる。このように
本実施の形態も、これまでの実施の形態におけると同様
に、容易に高速動作を実現できる。
て、図１１を用いて説明する。本実施の形態は、ＮＯＲ
論理回路をｐＭＯＳトランジスタＭ121 とｎＭＯＳトラ
ンジスタＭ122 との直列接続回路で構成し、そのＮＯＲ
出力をインバータ７で反転させたＯＲ論理回路となって
いる。今までのＡＮＤ回路（第７の実施の形態。図８参
照）におけるｎＭＯＳトランジスタと同様に、ｐＭＯＳ
トランジスタＭ121 のゲート電極に信号Ａを入力し、ソ
ース電極に逆相信号▽Ｂを入力している。ｐＭＯＳトラ
ンジスタＭ121 は、信号Ａがロウで逆相信号▽Ｂがハイ
（つまり、Ａ＝０，Ｂ＝０）のときだけオン状態とな
る。従って、出力Ｘ3 はこのときだけ、ロウとなる。そ
れ以外のときはｐＭＯＳトランジスタＭ121 が常にオフ
状態にあるので、出力Ｘ3 は、ハイとなる。このように
本実施の形態も、これまでの実施の形態におけると同様
に、容易に高速動作を実現できる。
【００３９】図１２に、ＭＯＳトランジスタによるＡＮ
Ｄ回路のファンアウト特性を、従来の回路と本発明の実
施の形態とで比較して示す。図１２において、横軸は、
ＮＡＮＤ＋インバータの構成によるＡＮＤ回路でのＣ
out ／Ｃinを示す。縦軸は、遅延時間を示す。図に示す
遅延時間は、２本の入力それぞれのハイ、ロウ変化時の
遅延時間を平均したものであり、従来のＡＮＤ回路につ
いては一般的なＣＭＯＳ構成の回路における値を示し、
本発明については第７と第９の実施の形態のＡＮＤ回路
における値を示してある。図から、ファンアウト係数に
よらず、従来の回路に比べ本発明の実施の形態の方が高
速であり、フィードバックを加えた第９の実施の形態は
特に高速であることがわかる。つまり、同じＣout ／Ｃ
inならば遅延時間を約３０〜４０％も短縮することがで
きる。
Ｄ回路のファンアウト特性を、従来の回路と本発明の実
施の形態とで比較して示す。図１２において、横軸は、
ＮＡＮＤ＋インバータの構成によるＡＮＤ回路でのＣ
out ／Ｃinを示す。縦軸は、遅延時間を示す。図に示す
遅延時間は、２本の入力それぞれのハイ、ロウ変化時の
遅延時間を平均したものであり、従来のＡＮＤ回路につ
いては一般的なＣＭＯＳ構成の回路における値を示し、
本発明については第７と第９の実施の形態のＡＮＤ回路
における値を示してある。図から、ファンアウト係数に
よらず、従来の回路に比べ本発明の実施の形態の方が高
速であり、フィードバックを加えた第９の実施の形態は
特に高速であることがわかる。つまり、同じＣout ／Ｃ
inならば遅延時間を約３０〜４０％も短縮することがで
きる。
【００４０】
【発明の効果】以上説明したとおり、本発明は、ＮＡＮ
Ｄ論理回路の、従来複数個のｎＭＯＳトランジスタの直
列縦積み接続で構成していた電荷引抜き経路を、ただ一
個のｎＭＯＳトランジスタで構成し、そのｎＭＯＳトラ
ンジスタには、ゲート入力の他に、ソース電極にも逆相
信号を直接入力している。これにより本発明によれば、
ｎＭＯＳトランジスタによる出力の引下げ能力を高くで
きる。上記の構成をＢｉＣＭＯＳのＮＡＮＤ回路に適用
するときは、出力引下げ用および出力段バイポーラトラ
ンジスタのベース電位引下げ用の両方に適用することに
より、動作速度を高めるとともに、素子数を減じレイア
ウト面積を縮小することができる。又、ＣＭＯＳのＮＡ
ＮＤ回路に適用するときは、インバータを加えたＡＮＤ
回路を基本単位とすることで、ソース入力の逆相信号線
容量に対するＮＡＮＤ出力の負荷容量を小さくして、高
速性を引き出すことができる。
Ｄ論理回路の、従来複数個のｎＭＯＳトランジスタの直
列縦積み接続で構成していた電荷引抜き経路を、ただ一
個のｎＭＯＳトランジスタで構成し、そのｎＭＯＳトラ
ンジスタには、ゲート入力の他に、ソース電極にも逆相
信号を直接入力している。これにより本発明によれば、
ｎＭＯＳトランジスタによる出力の引下げ能力を高くで
きる。上記の構成をＢｉＣＭＯＳのＮＡＮＤ回路に適用
するときは、出力引下げ用および出力段バイポーラトラ
ンジスタのベース電位引下げ用の両方に適用することに
より、動作速度を高めるとともに、素子数を減じレイア
ウト面積を縮小することができる。又、ＣＭＯＳのＮＡ
ＮＤ回路に適用するときは、インバータを加えたＡＮＤ
回路を基本単位とすることで、ソース入力の逆相信号線
容量に対するＮＡＮＤ出力の負荷容量を小さくして、高
速性を引き出すことができる。
【００４１】更に、このソース入力の逆相信号を生成す
る回路を設け、逆相信号の振幅を圧縮することにより、
回路動作を高速化させ低電力化を計ることがでる。
る回路を設け、逆相信号の振幅を圧縮することにより、
回路動作を高速化させ低電力化を計ることがでる。
【００４２】本発明はこれを、ＮＡＮＤ，ＡＮＤ論理以
外の、ＮＯＲ論理やＯＲ論理などの論理回路にも同様に
適用できるので、特に半導体メモリ装置におけるデコー
ダ回路などを構成した場合、高速化、レイアウト面積低
減、低消費電力化などの大きな効果をもたらす。
外の、ＮＯＲ論理やＯＲ論理などの論理回路にも同様に
適用できるので、特に半導体メモリ装置におけるデコー
ダ回路などを構成した場合、高速化、レイアウト面積低
減、低消費電力化などの大きな効果をもたらす。
【図１】本発明の第１の実施の形態によるＮＡＮＤ回路
の回路図、真理値表及びレイアウトパターンを示す図で
ある。
の回路図、真理値表及びレイアウトパターンを示す図で
ある。
【図２】本発明の第２の実施の形態によるＮＡＮＤ回路
の回路図である。
の回路図である。
【図３】本発明の第３の実施の形態によるＮＡＮＤ回路
の回路図である。
の回路図である。
【図４】ＮＡＮＤ回路における素子数対遅延時間の関係
を、従来のＮＡＮＤ回路と本発明の実施の形態によるＢ
ｉＣＭＯＳ構成のＮＡＮＤ回路とで比較して示す図であ
る。
を、従来のＮＡＮＤ回路と本発明の実施の形態によるＢ
ｉＣＭＯＳ構成のＮＡＮＤ回路とで比較して示す図であ
る。
【図５】本発明の第４の実施の形態によるＮＯＲ回路の
回路図である。
回路図である。
【図６】本発明の第５の実施の形態によるＮＯＲ回路の
回路図である。
回路図である。
【図７】本発明の第６の実施の形態によるＡＮＤ回路の
回路図である。
回路図である。
【図８】本発明の第７の実施の形態によるＡＮＤ回路の
回路図である。
回路図である。
【図９】本発明の第８の実施の形態による、逆相信号生
成回路を備えるＡＮＤ回路の回路図である。
成回路を備えるＡＮＤ回路の回路図である。
【図１０】本発明の第９の実施の形態によるＡＮＤ回路
の回路図である。
の回路図である。
【図１１】本発明の第１０の実施の形態によるＯＲ回路
の回路図である。
の回路図である。
【図１２】ＡＮＤ回路における素子数対遅延時間の関係
を、従来のＡＮＤ回路と本発明の実施の形態によるＣＭ
ＯＳ構成のＡＮＤ回路とで比較して示す図である。
を、従来のＡＮＤ回路と本発明の実施の形態によるＣＭ
ＯＳ構成のＡＮＤ回路とで比較して示す図である。
【図１３】従来のＮＡＮＤ回路の一例の回路図である。
１ 論理部 ２ 出力段 ３ 高位電源線 ４ 接地線 ５ 出力端子 ６ 逆相信号線 ７ インバータ
Claims (17)
- 【請求項１】 出力端子を介して外部の負荷に電荷を供
給する少くとも一つ以上の第１のトランジスタと、前記
出力端子を介して前記負荷から電荷を引き抜く少くとも
一つ以上の第２のトランジスタとを備え、外部から入力
される複数の二値論理信号の状態の組合せに応じて前記
負荷への電荷の供給又はこれからの電荷の引抜きを行う
ことにより所定の論理演算を行う構成の論理回路におい
て、 前記第１のトランジスタ及び前記第２のトランジスタの
一方を、ドレイン電極が前記出力端子に接続されたＭＯ
Ｓ型電界効果トランジスタで構成し、 そのＭＯＳ型電界効果トランジスタのソース電極には、
ゲート電極への入力信号と組み合されて論理演算の対象
となるべき信号の、逆相信号を入力する構成であること
を特徴とする論理回路。 - 【請求項２】 請求項１記載の論理回路において、 前記第１のトランジスタ及び前記第２のトランジスタ
を、相補形ＭＯＳ型電界効果トランジスタで構成したこ
とを特徴とする論理回路。 - 【請求項３】 請求項１記載の論理回路において、 前記第１のトランジスタ及び前記第２のトランジスタの
うち、前記ＭＯＳ型電界効果トランジスタで構成される
トランジスタとは異るトランジスタを、バイポーラトラ
ンジスタを用いて構成したことを特徴とする論理回路。 - 【請求項４】 請求項２又は請求項３記載の論理回路に
おいて、 前記論理回路の出力信号を、バイポーラトランジスタと
ＭＯＳ型電界効果トランジスタとの直列回路からなる出
力段を介して外部に出力する、バイポーラ・ＣＭＯＳト
ランジスタ構成であることを特徴とする論理回路。 - 【請求項５】 請求項１記載の論理回路において、 この論理回路は、前記ＭＯＳ型電界効果トランジスタの
ソース電極に入力される前記逆相信号を生成する回路を
備え、 前記逆相信号生成回路は、電源線と基準電位点との間に
直列に接続された二つのｎチャネル型ＭＯＳ型電界効果
トランジスタのそれぞれのゲート電極に、前記逆相信号
と同相及び逆相の相補の信号を入力することにより、ｎ
チャネル型ＭＯＳ型電界効果トランジスタにおけるしき
い値落ち現象に基づいて、論理振幅が圧縮された前記逆
相信号を生成する構成であることを特徴とする論理回
路。 - 【請求項６】 請求項１記載の論理回路において、 負荷に電荷を供給する前記第１のトランジスタに並列に
第３のトランジスタを設け、その第３のトランジスタの
制御電極に論理出力信号と同相の信号をフィードバック
して入力することを特徴とする論理回路。 - 【請求項７】 それぞれのゲート電極に第１の入力信号
及び第２の入力信号を一つずつ割り振って入力される、
並列接続の二つのｐチャネル型ＭＯＳ型電界効果トラン
ジスタの共通接続のドレイン電極に、第１のｎチャネル
型ＭＯＳ型電界効果トランジスタのドレイン電極を接続
し、 その第１のｎチャネル型ＭＯＳ型電界効果トランジスタ
には、前記第１の入力信号をゲート入力として与え、ソ
ース電極に前記第２の入力信号の逆相信号を入力し、 前記二つのｐチャネル型ＭＯＳ型電界効果トランジスタ
及び前記第１のｎチャネル型ＭＯＳ型電界効果トランジ
スタの共通接続のドレイン電極を出力端子に接続したこ
とを特徴とする論理回路。 - 【請求項８】 請求項７記載の論理回路において、 前記二つのｐチャネル型ＭＯＳ型電界効果トランジスタ
及び前記第１のｎチャネル型ＭＯＳ型電界効果トランジ
スタの共通接続のドレイン電極を前記出力端子に接続す
るのに替えて、 コレクタ電極が最高電位点に接続されたバイポーラトラ
ンジスタと、ドレイン電極が前記バイポーラトランジス
タのエミッタ電極に接続された第２のｎチャネル型ＭＯ
Ｓ型電界効果トランジスタとを設け、 前記第１のｎチャネル型ＭＯＳ型電界効果トランジスタ
のドレイン電極を前記バイポーラトランジスタのベース
電極に接続し、前記バイポーラトランジスタのエミッタ
電極と前記第２のｎチャネル型ＭＯＳ型電界効果トラン
ジスタのドレイン電極との接続節点を出力端子に接続す
ると共に、 前記第２のｎチャネル型ＭＯＳ型電界効果トランジスタ
には、前記第１の入力信号をゲート入力として与え、ソ
ース電極に前記第２の入力信号の逆相信号を入力するよ
うに構成したことを特徴とする論理回路。 - 【請求項９】 請求項７又は請求項８記載の論理回路に
おいて、 前記並列接続のｐチャネル型ＭＯＳ型電界効果トランジ
スタに替えて、ゲート電極に一定電位を与えられて常時
オン状態にある一つのｐチャネル型ＭＯＳ型電界効果ト
ランジスタを設けたことを特徴とする論理回路。 - 【請求項１０】 それぞれのベース電極に第１の入力信
号の逆相信号及び第２の入力信号の逆相信号を一つずつ
割り振って入力される、エミッタ電極を共通接続した二
つのバイポーラトランジスタのエミッタ電極に、ｎチャ
ネル型ＭＯＳ型電界効果トランジスタのドレイン電極を
接続し、 前記ｎチャネル型ＭＯＳ型電界効果トランジスタには、
前記第１の入力信号をゲート入力として与え、ソース電
極に前記第２の入力信号の逆相信号を入力すると共に、 前記二つのバイポーラトランジスタのエミッタ電極と前
記ｎチャネル型ＭＯＳ型電界効果トランジスタのドレイ
ン電極との接続節点を出力端子に接続したことを特徴と
する論理回路。 - 【請求項１１】 それぞれのゲート電極に第１の入力信
号及び第２の入力信号を一つずつ割り振って入力され
る、並列接続の二つのｎチャネル型ＭＯＳ型電界効果ト
ランジスタの共通接続のドレイン電極に、第１のｐチャ
ネル型ＭＯＳ型電界効果トランジスタのドレイン電極を
接続し、 その第１のｐチャネル型ＭＯＳ型電界効果トランジスタ
には、前記第１の入力信号をゲート入力として与え、ソ
ース電極に前記第２の入力信号の逆相信号を入力し、 前記二つのｎチャネル型ＭＯＳ型電界効果トランジスタ
及び前記第１のｐチャネル型ＭＯＳ型電界効果トランジ
スタの共通接続のドレイン電極を出力端子に接続したこ
とを特徴とする論理回路。 - 【請求項１２】 請求項１１記載の論理回路において、 前記並列接続のｎチャネル型ＭＯＳ型電界効果トランジ
スタ及び前記第１のｐチャネル型ＭＯＳ型電界効果トラ
ンジスタの共通接続のドレイン電極を前記出力端子に接
続するのに替えて、 コレクタ電極が最高電位点に接続されたバイポーラトラ
ンジスタと、ドレイン電極が前記バイポーラトランジス
タのエミッタ電極に接続されソース電極が基準電位点に
接続された第３のｎチャネル型ＭＯＳ型電界効果トラン
ジスタと、その第３のｎチャネル型に並列接続された第
４のｎチャネル型ＭＯＳ型電界効果トランジスタとを設
け、 前記第１のｐチャネル型ＭＯＳ型電界効果トランジスタ
のドレイン電極を前記バイポーラトランジスタのベース
電極に接続し、前記バイポーラトランジスタのエミッタ
電極と前記第３及び第４のｎチャネル型ＭＯＳ型電界効
果トランジスタのドレイン電極との接続節点を出力端子
に接続すると共に、 前記第３のｎチャネル型ＭＯＳ型電界効果トランジスタ
には、前記第１の入力信号をゲート入力として与え、前
記第４のｎチャネル型ＭＯＳ型電界効果トランジスタに
は、前記第２の入力信号をゲート入力として与えるよう
に構成したことを特徴とする論理回路。 - 【請求項１３】 第１の入力信号をゲート入力とし、第
２の入力信号の逆相信号をソース電極に入力されるｎチ
ャネル型ＭＯＳ型電界効果トランジスタのドレイン電極
に、それぞれのゲート電極に前記第１の入力信号及び前
記第２の入力信号を一つずつ割り振って入力される、並
列接続のｐチャネル型ＭＯＳ電界効果トランジスタのド
レイン電極を接続し、 前記ｎチャネル型ＭＯＳ型電界効果トランジスタ及び前
記並列接続のｐチャネル型ＭＯＳ型電界効果トランジス
タの共通接続のドレイン電極からの出力信号を、ＣＭＯ
Ｓトランジスタ構成のインバータを介して出力するよう
に構成したことを特徴とする論理回路。 - 【請求項１４】 請求項１３記載の論理回路において、 前記並列接続の二つのｐチャネル型ＭＯＳ型電界効果ト
ランジスタに替えて、ゲート電極に一定電位を与えられ
て常時オン状態にある一つのｐチャネル型ＭＯＳ型電界
効果トランジスタを設けたことを特徴とする論理回路。 - 【請求項１５】 請求項１４記載の論理回路において、 前記常時オン状態にあるｐチャネル型ＭＯＳ型電界効果
トランジスタに並列にｐチャネル型ＭＯＳ型電界効果ト
ランジスタを接続し、その並列接続のｐチャネル型ＭＯ
Ｓ型電界効果トランジスタのゲート電極に、前記ｎチャ
ネル型ＭＯＳ型電界効果トランジスタのドレイン電極か
らの信号と同相の信号をフィードバックして入力する構
成としたことを特徴とする論理回路。 - 【請求項１６】 請求項１３，請求項１４又は請求項１
５記載の論理回路において、 この論理回路は、前記ｎチャネル型ＭＯＳ型電界効果ト
ランジスタのソース電極に入力される前記第２の入力信
号の逆相信号を生成する回路を備え、 前記逆相信号生成回路は、電源線と基準電位点との間に
直列に接続された二つのｎチャネル型ＭＯＳ型電界効果
トランジスタのそれぞれのゲート電極に、前記逆相信号
と同相及び逆相の相補の信号を入力することにより、ｎ
チャネルＭＯＳ型電界効果トランジスタにおけるしきい
値落ち現象に基づいて、論理振幅が圧縮された前記逆相
信号を生成する構成であることを特徴とする論理回路。 - 【請求項１７】 同一チップ上にデコーダ回路を備える
半導体集積回路において、 前記デコーダ回路を、請求項１から請求項１６迄のいず
れかに記載の論理回路をアレイ状に複数並べて配置する
ことにより構成すると共に、 それぞれの論理回路内の、前記ソース電極に論理演算の
対象となる信号の逆相信号を入力されるＭＯＳ型電界効
果トランジスタを、隣り合う論理回路どうしでソース拡
散層を共有するように配置したことを特徴とする半導体
集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005899A JP2806335B2 (ja) | 1996-01-17 | 1996-01-17 | 論理回路及びこれを用いた半導体集積回路 |
| KR1019970001137A KR100232807B1 (ko) | 1996-01-17 | 1997-01-16 | 단일의 전하 인출 트랜지스터를 갖는 논리 회로 및 이를 이용한 반도체 집적 회로 |
| US09/327,834 US20010040469A1 (en) | 1996-01-17 | 1999-06-08 | Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same |
| US09/657,190 US6232795B1 (en) | 1996-01-17 | 2000-09-07 | Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same |
| US09/977,902 US6445215B1 (en) | 1996-01-17 | 2001-10-10 | Logic circuit with single charge pulling out transistor and semiconductor integrated circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005899A JP2806335B2 (ja) | 1996-01-17 | 1996-01-17 | 論理回路及びこれを用いた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09200036A JPH09200036A (ja) | 1997-07-31 |
| JP2806335B2 true JP2806335B2 (ja) | 1998-09-30 |
Family
ID=11623749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005899A Expired - Fee Related JP2806335B2 (ja) | 1996-01-17 | 1996-01-17 | 論理回路及びこれを用いた半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US20010040469A1 (ja) |
| JP (1) | JP2806335B2 (ja) |
| KR (1) | KR100232807B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3478996B2 (ja) | 1999-06-01 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 低振幅ドライバ回路及びこれを含む半導体装置 |
| JP3566608B2 (ja) | 1999-12-28 | 2004-09-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| US6252426B1 (en) * | 2000-03-07 | 2001-06-26 | Honeywell International Inc. | High speed logic family |
| US6750517B1 (en) * | 2000-11-06 | 2004-06-15 | Taiwan Semiconductor Manufacturing Company | Device layout to improve ESD robustness in deep submicron CMOS technology |
| US7109961B2 (en) * | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| US20030202307A1 (en) * | 2002-04-26 | 2003-10-30 | Kei-Kang Hung | Semiconductor device with ESD protection |
| TWI309831B (en) * | 2002-09-25 | 2009-05-11 | Semiconductor Energy Lab | Clocked inverter, nand, nor and shift register |
| CN101615430B (zh) * | 2004-06-14 | 2012-11-14 | 株式会社半导体能源研究所 | 移位寄存器及半导体显示装置 |
| US7688107B2 (en) * | 2005-04-19 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, display device, and electronic device |
| TW201026159A (en) * | 2008-12-26 | 2010-07-01 | Vanguard Int Semiconduct Corp | Electrostatic discharge protection circuit and integrated circuit utilizing the same |
| CN102299705B (zh) * | 2010-06-22 | 2014-06-04 | 上海复旦微电子股份有限公司 | 电平转换与非电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564787B2 (ja) * | 1983-12-23 | 1996-12-18 | 富士通株式会社 | ゲートアレー大規模集積回路装置及びその製造方法 |
| US4565932A (en) * | 1983-12-29 | 1986-01-21 | Motorola, Inc. | High voltage circuit for use in programming memory circuits (EEPROMs) |
| US5039883A (en) * | 1990-02-21 | 1991-08-13 | Nec Electronics Inc. | Dual input universal logic structure |
| JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
| US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5187388A (en) * | 1991-10-21 | 1993-02-16 | Micron Technology, Inc. | Combined circuit configuration for a CMOS logic inverter and gate |
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
| US5654652A (en) * | 1995-09-27 | 1997-08-05 | Cypress Semiconductor Corporation | High-speed ratio CMOS logic structure with static and dynamic pullups and/or pulldowns using feedback |
-
1996
- 1996-01-17 JP JP8005899A patent/JP2806335B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-16 KR KR1019970001137A patent/KR100232807B1/ko not_active IP Right Cessation
-
1999
- 1999-06-08 US US09/327,834 patent/US20010040469A1/en not_active Abandoned
-
2000
- 2000-09-07 US US09/657,190 patent/US6232795B1/en not_active Expired - Lifetime
-
2001
- 2001-10-10 US US09/977,902 patent/US6445215B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6445215B1 (en) | 2002-09-03 |
| US6232795B1 (en) | 2001-05-15 |
| JPH09200036A (ja) | 1997-07-31 |
| KR100232807B1 (ko) | 1999-12-01 |
| US20020024362A1 (en) | 2002-02-28 |
| KR970060218A (ko) | 1997-08-12 |
| US20010040469A1 (en) | 2001-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980623 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070724 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090724 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 15 |
|
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