JPS626370B2 - - Google Patents
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- JPS626370B2 JPS626370B2 JP55175833A JP17583380A JPS626370B2 JP S626370 B2 JPS626370 B2 JP S626370B2 JP 55175833 A JP55175833 A JP 55175833A JP 17583380 A JP17583380 A JP 17583380A JP S626370 B2 JPS626370 B2 JP S626370B2
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- JP
- Japan
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- signal
- circuit
- mos
- transistors
- terminal
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- 238000010586 diagram Methods 0.000 description 4
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- 238000009792 diffusion process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
（以下、MOS−FETと略す）を基本としてバイポ
ーラ・トランジスタをさらに組み合わせた、従来
より高速な半導体駆動回路に関するものである。
（以下、MOS−FETと略す）を基本としてバイポ
ーラ・トランジスタをさらに組み合わせた、従来
より高速な半導体駆動回路に関するものである。
従来、エンハンスメント形ＰチヤンネルMOS
−FETとエンハンスメント形ＮチヤンネルMOS
−FETを同一チツプに同時に集積したＣ−MOS
（Complementary−MOS）回路においては、第１
図に示すような駆動回路が用いられる。同図で、
１は入力端子、２は負荷容量３を伴なう出力端
子、４は電源端子、Ｐ１はＰチヤンネルMOS−
FET、Ｎ１はＮチヤンネルMOS−FET、ＶDDD
は正電源電圧である。この（Ｐ１，Ｎ１）で構成
されるＣ−MOS駆動回路の欠点は、負荷容量３
が大きく、これを高速で充電する場合にＰ１の寸
法（例えばチヤンネル幅Ｗ）を大きくしなければ
ならないことである。したがつて、この駆動回路
の占有面積が大きくなり、集積度の点で大きな損
失となる。
−FETとエンハンスメント形ＮチヤンネルMOS
−FETを同一チツプに同時に集積したＣ−MOS
（Complementary−MOS）回路においては、第１
図に示すような駆動回路が用いられる。同図で、
１は入力端子、２は負荷容量３を伴なう出力端
子、４は電源端子、Ｐ１はＰチヤンネルMOS−
FET、Ｎ１はＮチヤンネルMOS−FET、ＶDDD
は正電源電圧である。この（Ｐ１，Ｎ１）で構成
されるＣ−MOS駆動回路の欠点は、負荷容量３
が大きく、これを高速で充電する場合にＰ１の寸
法（例えばチヤンネル幅Ｗ）を大きくしなければ
ならないことである。したがつて、この駆動回路
の占有面積が大きくなり、集積度の点で大きな損
失となる。
そこで、本願発明者等は、特願昭52−1490号
（特開昭53−87187号）において、第２図に示す改
良された駆動回路を提供した。同図において、Ｐ
２はｎ形半導体基板に形成したｐ形高濃度不純物
層をドレイン、ソースとするＰチヤンネルMOS
−FET、Ｎ２，Ｎ３は基板表面に設けたｐ形不
純物層のウエル内に形成したｎ形高濃度不純物層
をドレイン、ソースとするＮチヤンネルMOS−
FET、Ｂ１は基板表面領域に設けたｐ形不純物
層をベースとし、該基板をコレクタとし、ｐ形不
純物層ベース内に設けたｎ形高濃度不純物層をエ
ミツタとするプレーナ形バイポーラ・トランジス
タである。同図において特徴的なことは、上記バ
イポーラ・トランジスタを同一チツプ上に集積
し、第２図で示した結線で駆動回路を構成するこ
とにあり、入力端子１が接地電位にある時、Ｎ
２，Ｎ３は遮断され、Ｐ２は導通状態で電源端子
４からＢ１のベースに電流が流れてＢ１が導通状
態になるため、出力端子２は高電位となる。
（特開昭53−87187号）において、第２図に示す改
良された駆動回路を提供した。同図において、Ｐ
２はｎ形半導体基板に形成したｐ形高濃度不純物
層をドレイン、ソースとするＰチヤンネルMOS
−FET、Ｎ２，Ｎ３は基板表面に設けたｐ形不
純物層のウエル内に形成したｎ形高濃度不純物層
をドレイン、ソースとするＮチヤンネルMOS−
FET、Ｂ１は基板表面領域に設けたｐ形不純物
層をベースとし、該基板をコレクタとし、ｐ形不
純物層ベース内に設けたｎ形高濃度不純物層をエ
ミツタとするプレーナ形バイポーラ・トランジス
タである。同図において特徴的なことは、上記バ
イポーラ・トランジスタを同一チツプ上に集積
し、第２図で示した結線で駆動回路を構成するこ
とにあり、入力端子１が接地電位にある時、Ｎ
２，Ｎ３は遮断され、Ｐ２は導通状態で電源端子
４からＢ１のベースに電流が流れてＢ１が導通状
態になるため、出力端子２は高電位となる。
又、入力端子１が高電位にある時、Ｐ２は遮断
されてＢ１も遮断され、Ｎ２が導通状態になるた
め、出力端子は接地電位となる。１が高電位から
接地電位に遷移する際には、４からＢ１を介して
大電流が流れ、大きな負荷３を高速に充電するこ
とができる。
されてＢ１も遮断され、Ｎ２が導通状態になるた
め、出力端子は接地電位となる。１が高電位から
接地電位に遷移する際には、４からＢ１を介して
大電流が流れ、大きな負荷３を高速に充電するこ
とができる。
なお、トランジスタＰ２はトランジスタＢ１の
ベースとコレクタで形成される接合容量を充電す
るに足る駆動能力を備えていればよい。結果とし
てＰ２の寸法は小さくなり、駆動回路の占有面積
が低減される。また、Ｂ１のエミツタとなるｎ形
の高濃度不純物層の拡散深さを、前通常のＮチヤ
ンネルMOS−FETのソース、ドレインとなるｎ
形高濃度不純物層の拡散深さよりも深くして、バ
イポーラ・トランジスタのベース幅を小さくする
ことができる。この場合バイポーラ・トランジス
タＢ１は、そのベース幅が小さく、ｈFEが大きく
なるため、本駆動回路の高速化にさらに大きく寄
与する。
ベースとコレクタで形成される接合容量を充電す
るに足る駆動能力を備えていればよい。結果とし
てＰ２の寸法は小さくなり、駆動回路の占有面積
が低減される。また、Ｂ１のエミツタとなるｎ形
の高濃度不純物層の拡散深さを、前通常のＮチヤ
ンネルMOS−FETのソース、ドレインとなるｎ
形高濃度不純物層の拡散深さよりも深くして、バ
イポーラ・トランジスタのベース幅を小さくする
ことができる。この場合バイポーラ・トランジス
タＢ１は、そのベース幅が小さく、ｈFEが大きく
なるため、本駆動回路の高速化にさらに大きく寄
与する。
ＮチヤンネルMOS−FETN３は入力端子１の
電位が接地電位から高電位への遷移時にバイポー
ラ・トランジスタＢ１のベースの電位を急激にＮ
３を介して接地電位に下げるためのものであり、
高速化、低消費電力の点で有利になる。
電位が接地電位から高電位への遷移時にバイポー
ラ・トランジスタＢ１のベースの電位を急激にＮ
３を介して接地電位に下げるためのものであり、
高速化、低消費電力の点で有利になる。
第３図は、第２図の駆動回路の変形例の回路結
線図である。Ｐ３なるＰチヤンネルMOS−FET
は、入力端子１の電位が接地電位にある時、出力
端子２の電位を電源電圧ＶDDまで引き上げること
ができ、出力端子２に接続される次段の回路の動
作性能を向上させる。
線図である。Ｐ３なるＰチヤンネルMOS−FET
は、入力端子１の電位が接地電位にある時、出力
端子２の電位を電源電圧ＶDDまで引き上げること
ができ、出力端子２に接続される次段の回路の動
作性能を向上させる。
以上の第２図、第３図に示す駆動回路によつて
占有面積が小さく高速性能を有する駆動回路を提
供できる。しかしながら、上記の駆動回路の欠点
は、出力バツフア回路等として用いる場合、いわ
ゆる論理“０”、“１”、“フロート”の三値をとる
トライ・ステート又はスリー・ステート（three
state）形として使用できないことである。
占有面積が小さく高速性能を有する駆動回路を提
供できる。しかしながら、上記の駆動回路の欠点
は、出力バツフア回路等として用いる場合、いわ
ゆる論理“０”、“１”、“フロート”の三値をとる
トライ・ステート又はスリー・ステート（three
state）形として使用できないことである。
すなわち、限定されたワード構成のICメモリ
を多数用いて、大容量化する場合、実装スペース
や価格の点で各ICメモリからの読出し情報のOR
をとる必要があるが、ただ出力端子を電線で接続
するだけでOR機能が実現できるいわゆるワイア
ドORが構成できるには、各メモリICのデータ出
力回路が、上記トライ・ステートと呼ばれる方式
で構成されなければならない。つまりチツプ・イ
ネーブル信号によつて選択されたICメモリ・チ
ツプだけがデータ・バスと接続、その他のものは
データ・バスと切り放され、フロート（Float）
もしくは高インピーダンス（HighImpedance）
状態にならなければならない。
を多数用いて、大容量化する場合、実装スペース
や価格の点で各ICメモリからの読出し情報のOR
をとる必要があるが、ただ出力端子を電線で接続
するだけでOR機能が実現できるいわゆるワイア
ドORが構成できるには、各メモリICのデータ出
力回路が、上記トライ・ステートと呼ばれる方式
で構成されなければならない。つまりチツプ・イ
ネーブル信号によつて選択されたICメモリ・チ
ツプだけがデータ・バスと接続、その他のものは
データ・バスと切り放され、フロート（Float）
もしくは高インピーダンス（HighImpedance）
状態にならなければならない。
この場合、出力端子（又は出力ピン）に大きな
負荷を伴なつても、高速で出力信号の確定するこ
とのできるトライステート形の駆動回路である必
要がある。このための一つの具体的な考えを第４
図に示す。第４図においてはトランジスタ８，９
より成る出力インバータ回路の前段に５，６のＣ
−MOSで構成した回路を設け、端子４０へ印加
されるチツプ・イネーブル信号と入力信号と
に対するNOR回路を形成している。７はＰチヤ
ンネルMOSトランジスタ７１、Ｎチヤンネル
MOSトランジスタ７２によつて構成されるＣ−
MOSインバータである。また、Ｐチヤンネル
MOSトランジスタ５３，６３は第２図の回路の
トランジスタP2に、ＮチヤンネルMOSトランジ
スタ５４，６４は第２図の回路のトランジスタ
N3にそれぞれ対応するものである。これにより
がHighレベル（“１”すなわち５１，５２，６
１，６２の各Ｃ−MOS回路のしきい値以上の正
電圧、例えば電源電圧ＶDDレベルの電圧）のとき
は、ＰチヤンネルMOSトランジスタ５１，６１
はオフ状態で、ＮチヤンネルMOSトランジスタ
５２，６２はオン状態であり、バイポーラ・トラ
ンジスタ８のベース８１およびＮチヤンネル
MOSトランジスタ９のゲート９１は常に接地電
位に設定され、トランジスタ８，９は常にカツ
ト・オフ状態となつて出力端子２はフロートの状
態となる。また、がLowレベル（“０”すなわ
ち５１，５２，６１，６２の各Ｃ−MOS回路の
しきい値電圧より低電圧、例えば接地電位又は０
電圧）のときは、トランジスタ５１，６１はオン
状態であり、トランジスタ５２，６２はオフ状態
であり、回路は入力信号例えば端子１の信号に応
じた出力をする。すなわち、入力端子１の信号が
“０”（低レベル信号、すなわち５３，５４，６
３，６４の各Ｃ−MOS回路のしきい電圧より低
電圧、例えば接地電位または０ボルト）の時出力
端子２には“１”信号（高レベルすなわち電源電
圧ＶDD）が現われる。又、入力端子信号が“１”
（高レベルすなわち５３，５４，６３，６４の各
Ｃ−MOS回路のしきい値以上の正電圧信号、例
えばＶDDレベル）の時出力端子２には“０”（低
レベル、すなわち接地電圧または０電圧）の信号
が現われる。
負荷を伴なつても、高速で出力信号の確定するこ
とのできるトライステート形の駆動回路である必
要がある。このための一つの具体的な考えを第４
図に示す。第４図においてはトランジスタ８，９
より成る出力インバータ回路の前段に５，６のＣ
−MOSで構成した回路を設け、端子４０へ印加
されるチツプ・イネーブル信号と入力信号と
に対するNOR回路を形成している。７はＰチヤ
ンネルMOSトランジスタ７１、Ｎチヤンネル
MOSトランジスタ７２によつて構成されるＣ−
MOSインバータである。また、Ｐチヤンネル
MOSトランジスタ５３，６３は第２図の回路の
トランジスタP2に、ＮチヤンネルMOSトランジ
スタ５４，６４は第２図の回路のトランジスタ
N3にそれぞれ対応するものである。これにより
がHighレベル（“１”すなわち５１，５２，６
１，６２の各Ｃ−MOS回路のしきい値以上の正
電圧、例えば電源電圧ＶDDレベルの電圧）のとき
は、ＰチヤンネルMOSトランジスタ５１，６１
はオフ状態で、ＮチヤンネルMOSトランジスタ
５２，６２はオン状態であり、バイポーラ・トラ
ンジスタ８のベース８１およびＮチヤンネル
MOSトランジスタ９のゲート９１は常に接地電
位に設定され、トランジスタ８，９は常にカツ
ト・オフ状態となつて出力端子２はフロートの状
態となる。また、がLowレベル（“０”すなわ
ち５１，５２，６１，６２の各Ｃ−MOS回路の
しきい値電圧より低電圧、例えば接地電位又は０
電圧）のときは、トランジスタ５１，６１はオン
状態であり、トランジスタ５２，６２はオフ状態
であり、回路は入力信号例えば端子１の信号に応
じた出力をする。すなわち、入力端子１の信号が
“０”（低レベル信号、すなわち５３，５４，６
３，６４の各Ｃ−MOS回路のしきい電圧より低
電圧、例えば接地電位または０ボルト）の時出力
端子２には“１”信号（高レベルすなわち電源電
圧ＶDD）が現われる。又、入力端子信号が“１”
（高レベルすなわち５３，５４，６３，６４の各
Ｃ−MOS回路のしきい値以上の正電圧信号、例
えばＶDDレベル）の時出力端子２には“０”（低
レベル、すなわち接地電圧または０電圧）の信号
が現われる。
以上の様にして、第４図の回路は高速動作を維
持しながら出力端子が三値をとり得るようにでき
る。しかも、この考え方によれば、バイポーラト
ランジスタ８、MOSトランジスタ９がともにオ
フされるフロート状態は、夫々の入力がともに接
地電位にあるときに実現される。従つて、仮に電
源電圧が何らかの理由で激減したとしても、出力
端子２からバイポーラトランジスタ８を通して電
源側に電荷が流出するというようなことはないか
ら、電源電圧変動にともない、出力データが破壊
されることはない。
持しながら出力端子が三値をとり得るようにでき
る。しかも、この考え方によれば、バイポーラト
ランジスタ８、MOSトランジスタ９がともにオ
フされるフロート状態は、夫々の入力がともに接
地電位にあるときに実現される。従つて、仮に電
源電圧が何らかの理由で激減したとしても、出力
端子２からバイポーラトランジスタ８を通して電
源側に電荷が流出するというようなことはないか
ら、電源電圧変動にともない、出力データが破壊
されることはない。
しかしながら、高速性の面で見ると、NOR回
路５，６の回路において縦続接続されたＰチヤン
ネルMOSトランジスタ５１，５３あるいは６
１，６３により電流の大きさが抑制されるため、
高速性に限界がある。
路５，６の回路において縦続接続されたＰチヤン
ネルMOSトランジスタ５１，５３あるいは６
１，６３により電流の大きさが抑制されるため、
高速性に限界がある。
本発明はこれをさらに改善しようとするもの
で、その実施例を第５図に示す。本発明では、第
５図に実施例に示すように、トランジスタ８，９
による出力インバータ回路と論理回路１２，１３
との間にCMOSインバータ回路１０，１１をバツ
フアとして設けたもので、これにより高速で駆動
しえるトライ・ステート形の出力バツフア回路を
えることができる。
で、その実施例を第５図に示す。本発明では、第
５図に実施例に示すように、トランジスタ８，９
による出力インバータ回路と論理回路１２，１３
との間にCMOSインバータ回路１０，１１をバツ
フアとして設けたもので、これにより高速で駆動
しえるトライ・ステート形の出力バツフア回路を
えることができる。
第５図の回路において、１０１，１１１，１２
１，１３１，１２３，１３３はエンハンスメント
形ＰチヤンネルMOS−FET、１０２，１１２，
１２２，１３２，１２４，１３４はエンハンスメ
ント形ＮチヤンネルMOS−FETであり、１０
１，１０２，１１１，１１２，１２１，１２２，
１２３，１２４，１３１，１３２，１３３，１３
４の各Ｃ−MOS回路を構成している。これによ
り、チツプ・イネーブル信号CSが高レベル（CS
と同じ）の時トランジスタ１２１，１３１はオフ
状態、１２２，１３２はオン状態となり、入力端
子の入力信号はトランジスタ８のベース８１へは
２組のＣ−MOSインバータ１２３，１２４，１
０１，１０２を通して伝達され、トランジスタ９
のゲート９１へは３組のＣ−MOSインバータ７
１，７２，１３３，１３４，１０１，１０２を通
して伝達され、回路は入力信号に応じた出力をす
る。すなわち、入力信号が“０”ならば出力信号
は０、入力信号が“１”ならば出力信号は“１”
となる。一方、チツプ・イネーブル信号CSが
Lowレベル（と同じ）の時は、トランジスタ
１２１，１３１はオン状態、トランジスタ１２
２，１２３はオフ状態となり、１２１，１２２，
１３１，１３２の各Ｃ−MOS回路の出力は常に
“１”に設定され、トランジスタ８のベース８１
とトランジスタ９のゲート９１は常に接地電位に
設定され、トランジスタ８，９は常にカツト・オ
フ状態となつて、出力端子２はフロートの状態と
なる。
１，１３１，１２３，１３３はエンハンスメント
形ＰチヤンネルMOS−FET、１０２，１１２，
１２２，１３２，１２４，１３４はエンハンスメ
ント形ＮチヤンネルMOS−FETであり、１０
１，１０２，１１１，１１２，１２１，１２２，
１２３，１２４，１３１，１３２，１３３，１３
４の各Ｃ−MOS回路を構成している。これによ
り、チツプ・イネーブル信号CSが高レベル（CS
と同じ）の時トランジスタ１２１，１３１はオフ
状態、１２２，１３２はオン状態となり、入力端
子の入力信号はトランジスタ８のベース８１へは
２組のＣ−MOSインバータ１２３，１２４，１
０１，１０２を通して伝達され、トランジスタ９
のゲート９１へは３組のＣ−MOSインバータ７
１，７２，１３３，１３４，１０１，１０２を通
して伝達され、回路は入力信号に応じた出力をす
る。すなわち、入力信号が“０”ならば出力信号
は０、入力信号が“１”ならば出力信号は“１”
となる。一方、チツプ・イネーブル信号CSが
Lowレベル（と同じ）の時は、トランジスタ
１２１，１３１はオン状態、トランジスタ１２
２，１２３はオフ状態となり、１２１，１２２，
１３１，１３２の各Ｃ−MOS回路の出力は常に
“１”に設定され、トランジスタ８のベース８１
とトランジスタ９のゲート９１は常に接地電位に
設定され、トランジスタ８，９は常にカツト・オ
フ状態となつて、出力端子２はフロートの状態と
なる。
本発明によれば、トランジスタ８，９はインバ
ータ１０，１１によつて直接に駆動されるから、
第４図における縦続接続されたＰチヤンネル
MOSトランジスタによつて駆動されるより一段
と高速化が計れる。尚、論理回路１２，１３の中
にＮチヤンネルMOSトランジスタの縦続回路が
あるが、この回路はＰチヤンネルMOSトランジ
スタのそれのように動作速度を抑制する要素とは
ならない。
ータ１０，１１によつて直接に駆動されるから、
第４図における縦続接続されたＰチヤンネル
MOSトランジスタによつて駆動されるより一段
と高速化が計れる。尚、論理回路１２，１３の中
にＮチヤンネルMOSトランジスタの縦続回路が
あるが、この回路はＰチヤンネルMOSトランジ
スタのそれのように動作速度を抑制する要素とは
ならない。
第１図、第２図、第３図は従来のＣ−MOS駆
動回路を示す図、第４図は本発明の基本となる駆
動回路例を示す図、第５図は本発明の駆動回路の
実施例を示す図である。 ５１，５３，６１，６３，７１……エンハンス
メント形ＰチヤンネルMOS−FET、９，５２，
５４，６２，６４，７２……エンハンスメント形
ＮチヤンネルMOS−FET、８……NPNバイポー
ラ・トランジスタ。
動回路を示す図、第４図は本発明の基本となる駆
動回路例を示す図、第５図は本発明の駆動回路の
実施例を示す図である。 ５１，５３，６１，６３，７１……エンハンス
メント形ＰチヤンネルMOS−FET、９，５２，
５４，６２，６４，７２……エンハンスメント形
ＮチヤンネルMOS−FET、８……NPNバイポー
ラ・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子と、該入力端子からの信号と外部選
択信号とを入力とする第１のNAND回路と、上記
入力端子から第１のインバータを介した信号と上
記外部選択信号とを入力とする第２のNAND回路
と、上記第１のNAND回路の出力信号を第２のイ
ンバータを介してベース電極へ接続したnpnバイ
ポーラトランジスタと、 上記第２のNAND回路の出力信号を第３のイン
バータを介してゲート電極へ接続したｎチヤンネ
ル型MOSFETとを有し、上記npnバイポーラト
ランジスタのエミツタ電極と上記ｎチヤンネル型
MOSFETのドレイン電極とが接続されて出力端
子に接続され、上記npnバイポーラトランジスタ
のコレクタ電極は電源端子に、上記ｎチヤンネル
型MOSFETのソース電極は接地端子にそれぞれ
接続されてなることを特徴とするトライ・ステー
ト形駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17583380A JPS5696530A (en) | 1980-12-15 | 1980-12-15 | Driving circuit of tri-state type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17583380A JPS5696530A (en) | 1980-12-15 | 1980-12-15 | Driving circuit of tri-state type |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15557077A Division JPS5490941A (en) | 1977-12-26 | 1977-12-26 | Driving circuit of tristate type |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110725A Division JPS6068718A (ja) | 1984-06-01 | 1984-06-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696530A JPS5696530A (en) | 1981-08-04 |
| JPS626370B2 true JPS626370B2 (ja) | 1987-02-10 |
Family
ID=16003008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17583380A Granted JPS5696530A (en) | 1980-12-15 | 1980-12-15 | Driving circuit of tri-state type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5696530A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103837B2 (ja) * | 1985-03-29 | 1994-12-14 | 株式会社東芝 | トライステ−ト形出力回路 |
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
| JPH05167430A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 半導体論理回路 |
| JPH0689585A (ja) * | 1993-01-13 | 1994-03-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH08265134A (ja) * | 1995-12-28 | 1996-10-11 | Hitachi Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040977A (ja) * | 1973-08-14 | 1975-04-15 |
-
1980
- 1980-12-15 JP JP17583380A patent/JPS5696530A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040977A (ja) * | 1973-08-14 | 1975-04-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5696530A (en) | 1981-08-04 |
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