JPH104196A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 新規及び改良された半導体集積回路装置を提
供すること。 【解決手段】 ２ｎ入力（ｎは自然数）のパストランジ
スタネットワーク１は、ゲートとドレインに第１、第２
信号が入力されるＭＯＳトランジスタを少なくとも１つ
含み、第３信号と相補信号である第４信号を出力する。
第１、第２リミッタ素子21、22は、各々第３、第４信号
を入力し、第５、第６信号を出力する。第１、第２ｐＭ
ＯＳトランジスタM11 、M12 は、ソースが電源に接続さ
れ、ゲートが各々第１、第２出力ノードに接続され、基
板領域に各々第５、第６信号が入力される。第３、第４
リミッタ素子31、32は、各々第３、第４信号を入力し、
第７、第８信号を出力する。第１、第２ｎＭＯＳトラン
ジスタM13 、M14 は、ソースが接地端に接続され、ドレ
インが各々第２、第１出力ノードに接続され、ゲートに
各々第３、第４信号が入力し、基板領域に第７、第８信
号が入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タからなる半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、ギガビット級の半導体メモリでは１チップに数
億個の半導体素子が、６４ビットのマイクロプロセッサ
では１チップに数百万から１千万個の半導体素子が集積
されるようになっている。このような半導体メモリやマ
イクロプロセッサは、情報を記憶するメモリセルの他、
論理演算を行う論理ゲートから構成されている。

【０００３】ＬＳＩの集積度の向上は素子の微細化によ
って達成され、１ＧビットＤＲＡＭにおいては、ゲート
長が０．１５μｍ程度の微細ＭＯＳトランジスタが用い
られ、更に集積度が高まると、ゲート長が０．１μｍ以
下のＭＯＳトランジスタが用いられるようになる。

【０００４】このような微細ＭＯＳトランジスタにおい
ては、ホットキャリア生成によるトランジスタ特性の劣
化や、ＴＤＤＢ（Time Dependent Dielectric Breakdow
n ）による絶縁膜破壊が起こる。また、チャネル長が短
くなることによるしきい値電圧の低下を抑えるため、バ
ルク（基板領域）やチャネル部の不純物濃度が高められ
ると、ソース・ドレインの接合耐圧が低下する。

【０００５】半導体メモリやマイクロプロセッサは、情
報を記憶するメモリセルの他、論理演算を行う論理ゲー
トから構成される。一般に論理ゲートの消費電力ＰはＰ
＝ＣＶcc² ｆで表される。ここで、Ｃは論理ゲートを構
成するＭＯＳトランジスタの寄生容量と真性容量の和、
Ｖccは電源電圧、ｆは動作周波数である。動作周波数を
一定とすると、消費電力を抑えるためには容量Ｃを減ら
すか又は電源電圧Ｖccを下げればよい。Ｃを減らすため
には論理回路を構成するＭＯＳトランジスタの数或いは
トランジスタのゲート幅を減らすことが有効である。更
に、ＰはＶccの２乗に比例するため、Ｖccを下げること
は低消費電力化により有効である。

【０００６】最近、複雑な論理を比較的少ない素子数、
簡単な構成で実現する論理ゲートとして、パストランジ
スタ論理が注目されている。図２２にパストランジスタ
論理で構成した２入力論理積（ＡＮＤ）及び否定論理積
（ＮＡＮＤ）ゲートを示す。この論理ゲートは、パスト
ランジスタネットワークとして、２つのｎＭＯＳトラン
ジスタＭ１、Ｍ２でＡＮＤ論理を構成し、２つのｎＭＯ
ＳトランジスタＭ３、Ｍ４でＮＡＮＤ論理を構成してい
る。また、パストランジスタネットワークの出力ノード
Ｎ１、Ｎ２に現れる信号Ｙ、／ＹをｐＭＯＳトランジス
タＭ５、Ｍ７、ｎＭＯＳトランジスタＭ６、Ｍ８で構成
されたバッファ回路で増幅する。また、出力ノードＮ
１、Ｎ２のハイレベルを保持するため２つのｐＭＯＳト
ランジスタＭ９、Ｍ１０からなるハイレベル保持回路が
設けられている。

【０００７】すなわち、ｎＭＯＳトランジスタＭ１のソ
ースはノードＮ１に接続され、ドレインには信号ＸＡが
入力し、ゲートには信号ＸＢが入力し、ｎＭＯＳトラン
ジスタＭ２のソースはノードＮ２に接続され、ドレイン
には信号ＸＢが入力し、ゲートには信号ＸＢの相補信号
／ＸＢが入力している。いま、入出力信号が接地電位Ｖ
ssのとき論理０、電源電圧Ｖccのとき論理１と定義す
る。入力信号ＸＢが論理１のとき、ｎＭＯＳトランジス
タＭ１は導通、ｎＭＯＳトランジスタＭ２は非導通であ
る。その結果、出力ノードＮ１は信号ＸＡと同じ論理に
なり、ＸＡが論理０の時は論理０に、ＸＡが論理１の時
は論理１になる。一方、入力信号ＸＢが論理０のとき、
ｎＭＯＳトランジスタＭ１は非導通、ｎＭＯＳトランジ
スタＭ２は導通である。その結果、出力ノードＮ１は信
号ＸＢと同じ論理０になる。

【０００８】また、ｎＭＯＳトランジスタＭ３のソース
はノード２に接続され、ドレインには信号／ＸＢが入力
し、ゲートには信号／ＸＢが入力し、ｎＭＯＳトランジ
スタＭ４のソースはノードＮ２に接続され、ドレインに
は信号ＸＡの相補信号／ＸＡが入力し、ゲートには信号
ＸＢが入力している。入力信号ＸＢが論理１のとき、ｎ
ＭＯＳトランジスタＭ３は非導通、ｎＭＯＳトランジス
タＭ４は導通である。その結果、出力ノードＮ２は信号
ＸＡと反対の論理になり、ＸＡが論理０の時は論理１
に、ＸＡが論理１の時は論理０になる。一方、入力信号
ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ３は導
通、ｎＭＯＳトランジスタＭ４は非導通である。その結
果、出力ノードＮ１は信号ＸＢと反対の論理１になる。

【０００９】ところで、信号Ｙ、／Ｙは入力信号がｎＭ
ＯＳトランジスタＭ１〜Ｍ４を通ったものであるため、
トランジスタの抵抗により駆動能力が低下している。ま
た、ｎＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧を
Ｖt とすると、これらトランジスタからの論理１出力は
電源電圧よりＶt だけ低くなっている。従って、信号
Ｙ、／Ｙで次段のパストランジスタネットワークを駆動
すると、その出力信号の駆動能力が更に小さくなり速度
の低下や誤動作を招く。そこで、信号ＹはｐＭＯＳトラ
ンジスタＭ５とｎＭＯＳトランジスタＭ６で構成された
ＣＭＯＳインバータで反転増幅し、信号／ＹはｐＭＯＳ
トランジスタＭ７とｎＭＯＳトランジスタＭ８で構成さ
れたＣＭＯＳインバータで反転増幅する。その結果、出
力ＯＵＴには駆動能力のあるＡＮＤ出力が、出力／ＯＵ
Ｔには駆動能力のあるＮＡＮＤ出力が得られる。

【００１０】しかしながら、ノードＮ１、Ｎ２の論理１
出力は電源電圧よりＶt だけ低くなるため、この出力が
ゲートに入力するｎＭＯＳトランジスタＭ６又はＭ７の
駆動能力が低下したり、この出力がゲートに入力するｐ
ＭＯＳトランジスタＭ５又はＭ７のカットオフ特性が悪
くなる。その結果、駆動能力が思うように得られなかっ
たり、貫通電流による消費電力の増加を招く。そこで、
ソースが電源電圧Ｖｃｃに接続され、ゲートがノードＮ
２に接続され、ドレインがノードＮ１に接続されたｐＭ
ＯＳトランジスタＭ９と、ソースがＶｃｃに接続され、
ゲートがノードＮ１に接続され、ドレインがノードＮ２
に接続されたｐＭＯＳトランジスタＭ１０で構成された
ハイレベル保持回路により、ノードＮ１、Ｎ２の論理１
側の電位をＶccに保持する。

【００１１】以上のように、従来のパストランジスタ論
理で構成されたゲート回路では、駆動能力のある２入力
のＡＮＤ／ＮＡＮＤゲートを構成するために、４つのｎ
ＭＯＳトランジスタと、２つのＣＭＯＳインバータから
なるバッファ回路と、２つのｐＭＯＳトランジスタから
なるハイレベル保持回路とから構成されている。そのた
め、、配線容量を無視すると、ノードＮ１の負荷容量
は、ｎＭＯＳトランジスタＭ６のゲート容量、ｐＭＯＳ
トランジスタＭ５のゲート容量、ｐＭＯＳトランジスタ
Ｍ９のドレイン接合容量、ｐＭＯＳトランジスタＭ１０
のゲート容量の和となり、ノードＮ２の負荷容量は、ｎ
ＭＯＳトランジスタＭ８のゲート容量、ｐＭＯＳトラン
ジスタＭ７のゲート容量、ｐＭＯＳトランジスタＭ１０
のドレイン接合容量、ｐＭＯＳトランジスタＭ９のゲー
ト容量の和となり、ノードＮ１、Ｎ２は大きな容量を駆
動する必要がある。その結果、パストランジスタネット
ワークを構成するｎＭＯＳトランジスタＭ１〜Ｍ４、及
びハイレベル保持回路を構成するｐＭＯＳトランジスタ
Ｍ９、Ｍ１０のゲート幅を大きくする必要がある。

【００１２】ところで、素子の信頼性を確保し低消費電
力化のため電源電圧Ｖccを下げたときでも論理ゲートが
動作するためには、ＭＯＳトランジスタのしきい値電圧
を下げる必要がある。しきい値電圧が高いと、ＭＯＳト
ランジスタの駆動能力が小さくなり動作速度が低下した
り、電源電圧がしきい値電圧より小さくなるとＭＯＳト
ランジスタが動作しなくなるからである。しかしなが
ら、しきい値電圧を下げると、非導通トランジスタのカ
ットオフ特性が悪くなる。具体的には、論理０がゲート
に入力されたトランジスタが非導通にならず、回路が誤
動作する可能性がある。また、リーク電流が増加するた
め消費電力が増加してしまう。

【００１３】そこで、最近、ＳＯＩ(Silicon On Insula
tor ) 基板上に形成されたＭＯＳトランジスタのボデイ
領域をゲート電極と接続し、ＭＯＳトランジスタが導通
時ににしきい値電圧を低くし、非導通時にしきい値電圧
を高くする構成が発明されている。図２３にこのような
構成のｎＭＯＳトランジスタＭ１を示す。

【００１４】図２４はこのｎＭＯＳトランジスタＭ１の
ゲート・ソース間電圧Ｖ_GSに対して、ボディ・ソース間
電圧Ｖ_BS、しきい値電圧Ｖ_TN、ボディ・ソース間電流Ｉ
_BSをブロットしたものである。ゲートとボディは接続さ
れているため、Ｖ_BS＝Ｖ_GSである。Ｖ_GSが増加すると、
ボディの電位が高くなるため、Ｖ_TNは減少する。ｎＭＯ
Ｓトランジスタにおいては、ボディはｐ型半導体、ソー
スはｎ型半導体であるため、ボディとソースとでｐｎ接
合が形成されている。Ｖ_GSがこのｐｎ接合の順方向電圧
Ｖ_F ( 約０．７Ｖ) を超えると、順方向電流Ｉ_BSが流れ
る。従って、このような構成のＭＯＳトランジスタを用
いた半導体集積回路をＶ_F より大きい電源電圧で動作さ
せた楊合、Ｖ_GSがＶ_F 以上になると、ソースにはドレイ
ンからの電流の他、ボディからの電流Ｉ_BSが流れる。ま
た、Ｖ_F より小さい電源電圧で動作させた場合でも、回
路で発生するノイズあるいは外部から受けるノイズ等に
より Ｖ_GSがＶ_F 以上になることがある。Ｉ_BSが流れる
と、消費電流が噌加するため、低消費電力化の妨げとな
る。また、回路動作に不必要な電流が流れることで、回
路の誤動作やノイズの原因となり、回路の信頼性が低下
する。

【００１５】また、ボデイ・ソース間がＶ_F を超えるぐ
らいに順バイアスされると、ドレイン、ボディ、ソース
をそれぞエミッタ、ベース、コレクタとする寄生のバイ
ボーラトランジスタが動作することになる。ドレイン電
圧が高いと、ｎＭＯＳトランジスタの場合、エミッタで
あるソースからボデイに注入される電子によって、ドレ
イン近傍におけるインパクトイオン化が加速されるた
め、耐圧が低下する。

【００１６】

【発明が解決しようとする課題】上記のように、従来の
ＭＯＳトランジスタを用いて構成した論理回路では、下
記のような問題がある。 （１） 従来のパストランジスタ論理回路においては、
バッファ回路としてＣＭＯＳインバータを用いていたた
め、パストランジスタネットワークの出力負荷が大きく
なり、パストランジスタネットワークを構成するトラン
ジスタとハイレベル保持回路を構成するトランジスタの
ゲート幅を大きくする必要があった。その結果、素子面
積の増大に伴うチップコストの上昇、容量の増加に伴う
消費電力の増加という問題がある。 （２） ゲートとボディが接続されたｎＭＯＳトランジ
スタにおいては、ゲート・ソース間電圧がボディとソー
スからなるｐｎ接合の順方向電圧Ｖ_F を超えると、ボデ
ィ・ソース間に大きな電流が流れ、消費電力が増加して
しまうという問題がある。また、ゲートとボディが接続
されたｐＭＯＳトランジスタにおいては、ゲート・ソー
ス間が−Ｖ_F より小さくなると、ボディ・ソース間に大
きな電流が流れ、消費電力が増加してしまう問題があ
る。更にこの時、ソース、ボディ、ドレインからなるバ
イポーラトランジスタが動作するため、ドレイン近傍に
おけるインパクトイオン化が加速され、耐圧が低下する
という問題がある。これは特にｎＭＯＳトランジスタに
おいて顕著である。

【００１７】本発明の目的は、新規及び改良された半導
体集積回路装置を提供することであって、具体的には下
記を目的とする。 （１）しきい値電圧を下げなくても十分な動作マージン
を持って低電圧化でき、駆動能力を低下させることなく
パストランジスタネットワークの出力負荷を小さくでき
る半導体集積回路装置。 （２）ｎＭＯＳトランジスタにおいては、ゲート・ソー
ス間電圧がＶ_F を超えたとき、ｐＭＯＳトランジスタに
おいては、ゲート・ソース間電圧が−Ｖ_F より小さくな
ったとき、ボディ・ソース間の電流が流れないような半
導体集積回路装置。

【００１８】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。本発明の第１
局面の骨子は、ＭＯＳトランジスタをＳＯＩ基板等の上
に形成し、論理回路をパストランジスタネットワークと
２線入力のバッファ回路とで構成し、パストランジスタ
ネットワークを構成するＭＯＳトランジスタのゲートと
ボディとの間にボディ電位がｐｎ接合の順方向電圧より
小さい所定電位を超えないようにするリミッタ素子を設
け、バッファ回路を構成する第１導電型のＭＯＳトラン
ジスタのゲートにパストランジスタネットワークの出力
信号が入力し、そのゲートとボディとの間にボディ電圧
がｐｎ接合の順方向より小さい所定電位を超えないよう
にするリミッタ素子を設け、バッファ回路を構成する２
つの第２導電型のＭＯＳトランジスタの各々のゲートが
バッファ回路の２線出力に交差接続され、その各々のボ
ディとバッファ回路の入力信号との間にボディ電位がｐ
ｎ接合の順方向電圧より小さい所定電位を超えないよう
にするリミッタ素子を設けていることにある。

【００１９】具体的には、本発明（請求項１）は、ゲー
トに第１の信号が入力され、ドレインに第２の信号が入
力されるＭＯＳトランジスタを少なくとも１つ含み、第
３の信号とその相補信号である第４の信号を出力する２
ｎ入力（ｎは自然数）のパストランジスタネットワーク
と、前記第３の信号が入力し、第５の信号を出力する第
１のリミッタ素子と、ソースが電源に接続され、ゲート
が第１の出力ノードに接続され、前記半導体基板の基板
領域に前記第５の信号が入力される第１のｐＭＯＳトラ
ンジスタと、前記第４の信号が入力し、第６の信号を出
力する第２のリミッタ素子と、ソースが前記電源端に接
続され、ゲートが第２の出力ノードに接続され、ドレイ
ンが第１の出力ノードに接続され、前記半導体基板の基
板領域に前記第６の信号が入力される第２のｐＭＯＳト
ランジスタと、前記第３の信号が入力し、第７の信号を
出力する第３のリミッタ素子と、ソースが接地端に接続
され、ドレインが第２の出力ノードに接続され、ゲート
に前記第３の信号が入力し、前記半導体基板の基板領域
に前記第７の信号が入力される第１のｎＭＯＳトランジ
スタと、前記第４の信号が入力し、第８の信号を出力す
る第４のリミッタ素子と、ソースが接地端に接続され、
ドレインが第１の出力ノードに接続され、ゲートに前記
第４の信号が入力し、前記半導体基板の基板領域に前記
第８の信号が入力される第２のｎＭＯＳトランジスタと
を具備することを特徴とする。

【００２０】また、本発明（請求項６）は、ゲートに第
１の信号が入力され、ドレインに第２の信号が入力され
るＭＯＳトランジスタを少なくとも１つ含み、第３の信
号とその相補信号である第４の信号を出力する２ｎ入力
（ｎは自然数）のパストランジスタネットワークと、前
記第３の信号が入力し、第５の信号を出力する第１のリ
ミッタ素子と、ソースが電源に接続され、ゲートが第１
の出力ノードに接続され、前記半導体基板の基板領域に
前記第５の信号が入力される第１のｎＭＯＳトランジス
タと、前記第４の信号が入力し、第６の信号を出力する
第２のリミッタ素子と、ソースが前記電源端に接続さ
れ、ゲートが第２の出力ノードに接続され、ドレインが
第１の出力ノードに接続され、前記半導体基板の基板領
域に前記第６の信号が入力される第２のｎＭＯＳトラン
ジスタと、前記第３の信号が入力し、第７の信号を出力
する第３のリミッタ素子と、ソースが接地端に接続さ
れ、ドレインが第２の出力ノードに接続され、ゲートに
前記第３の信号が入力し、前記半導体基板の基板領域に
前記第７の信号が入力される第１のｐＭＯＳトランジス
タと、前記第４の信号が入力し、第８の信号を出力する
第４のリミッタ素子と、ソースが接地端に接続され、ド
レインが第１の出力ノードに接続され、ゲートに前記第
４の信号が入力し、前記半導体基板の基板領域に前記第
８の信号が入力される第２のｐＭＯＳトランジスタとを
具備することを特徴とする。

【００２１】好ましい実施態様は以下の通りである。 （１） 第１及び第２のリミッタ素子が、入力電圧に対
し出力電圧が前記接地端の電位以上前記電源端の電位以
下の第１の所定電圧に設定されるダイオードであるこ
と。 （２） 第１及び第２のリミッタ素子が、入力電圧がソ
ースに入力され、ドレインから出力電圧が出力されるｐ
ＭＯＳトランジスタであって、ゲートにはソースと前記
半導体基板の基板領域の間の第１のビルトイン電圧をし
きい値電圧に加えた電圧より低い電圧が印加されている
こと。 （３） 第３及び第４のリミッタ素子が、入力電圧に対
し、出力電圧が前記接地端の電位以上前記電源端の電位
以下の第２の所定電位に設定されること。 （４） 第３及び第４のリミッタ素子が、入力電圧がソ
ースに入力され、ドレインから出力電圧が出力されるｎ
ＭＯＳトランジスタであって、ゲートにはソースと前記
半導体基板の基板領域の間の第２のビルトイン電圧をし
きい値電圧に加えた電圧より高い電圧が印加されている
こと。

【００２２】本発明の第１局面によれば、ＭＯＳトラン
ジスタをＳＯＩ基板等の上に形成することにより、トラ
ンジスタのボディ領域がトランジスタ毎に分離される。
また、パストランジスタネットワークを構成するＭＯＳ
トランジスタのボディ電位がｐｎ接合に順方向電圧を超
えない信号で制御される。また、バッファ回路を構成す
るＭＯＳトランジスタボディ電位がｐｎ接合の順方向電
圧を超えない信号で制御される。

【００２３】すなわち、本発明の第１局面によれば、Ｖ
_F より大きい電源電圧で動作させても消費電力の増加が
なく回路の動作やノイズを防ぐことができる。また、ソ
ース、ボディ、ドレインからなるバイポーラトランジス
タが動作しないため、ドレイン近傍におけるインパクト
イオン化が抑えられ、耐圧の低下を抑制することができ
る。また、バッファ回路の入力容量を小さくできるた
め、パストランジスタのネットワークの負荷容量が小さ
くなる、その結果、パストランジスタ論理回路を構成す
るトランジスタのゲート幅を小さくすることができ、素
子面積を小さくできる。

【００２４】本発明の第２局面に係る半導体集積回路装
置の骨子は、ＭＯＳトランジスタのゲートとボデイの間
にキャパシタを設け、更にｎＭＯＳトランジスタの場合
ボデイと接地電圧との間の電位差が、ｐＭＯＳトランジ
スタの場合電源電圧とボディとの間の電位差が、Ｖ_F よ
り小さい所定電位を超えないようなリミッタ回路が設け
られていることにある。

【００２５】具体的には、本発明（請求項１１）は、ゲ
ート、ソース、ドレイン、前記半導体基板の基板領域を
有する第１のＭＯＳトランジスタと、前記ゲートと前記
前記半導体基板の基板領域の間に接続されたキャパシタ
と、前記前記半導体基板の基板領域の電位を前記前記半
導体基板の基板領域と前記ソースとの間のｐｎ接合の順
方向電圧より小さい所定電圧以下に保つリミッタ回路と
を具備することを特徴とする。

【００２６】好ましい実施態様として、リミッタ回路
が、ソースが前記前記半導体基板の基板領域に接続さ
れ、ゲートに第１の電圧が与えられ、ドレインに第２の
電圧が与えられる前記第１のＭＯＳトランジスタと異な
る導電型の第２のＭＯＳトランジスから構成されている
ことを特徴とする。また、第１のＭＯＳトランジスタと
前記キャパシタは同一素子領域内に形成されていること
を特徴とする。更に、第１のＭＯＳランジスタと前記第
２のＭＯＳトランジスタは同一素子領域内に形成されて
いることを特徴とする。

【００２７】本発明の第２局面に係る半導体集積回路装
置によれば、ＭＯＳトランジスタのゲートとボディがキ
ャパシタによって直流的に分離される。また、本発明の
第２局面に係る半導体集積回路装置によれば、ボデイに
設けられたリミッタ回路により、ｎＭＯＳトランジスタ
の楊合ボディの電位が所定電位以下になり、ｐＭＯＳト
ランジスタの場合所定電位以上になる。

【００２８】上記のように、本発明の第２局面によれ
ば、従来のゲートとボディを直接接続したときの特長を
そのまま生かし、ｎＭＯＳトランジスタのゲート・ソー
ス間電圧がＶ_F を超えても、ｐＭＯＳトランジスタのゲ
ート・ソース間電圧が−Ｖ_F より小さくなっても、ボデ
イとソースからなるｐｎ接合に電流が流れず、Ｖ_F 以上
の電源電圧でも正常に回路が動作し、また、Ｖ_F 以下の
電源電圧においても、電源電圧の変動、ノイズの影響を
受けにくい回路を提供できる。また、ソース、ボディ、
ドレインからなるバイボーラトランジスタが動作しない
ため、ドレイン近傍におけるインパクトイオン化が抑え
ら、耐圧が低下を抑制することができる。

【００２９】

【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。図１は、第１の実施形態に係わるパスト
ランジスタネットワークとバッファ回路の変形例を示す
図である。図１の回路は、２ｎ個の相補信号ＩＮ１、／
ＩＮ１、…、ＩＮｎ、／ＩＮｎが入力し、２つの相補信
号Ｙ、／Ｙが出力されるパストランジスタネットワーク
１と、パストランジスタネットワークから出力される相
補信号Ｙ、／ＹがＶcc−Ｖ_F より小さくならないような
信号を出力するリミッタ素子２１、２２と、パストラン
ジスタネットワークから出力される相補信号Ｙ、／Ｙが
Ｖ_F より大きくならないような信号を出力するリミッタ
素子３１、３２を具備する。

【００３０】また、ソースが電源電圧Ｖccに接続され、
ゲート出力端子ＯＵＴに接続され、ドレインが出力端子
／ＯＵＴに接続され、ボディがリミッタ素子２１の出力
に接続されたＳＯＩ基板上に形成されたｐＭＯＳトラン
ジスタＭ１１と、ソースがＶccに接続され、ゲートが／
ＯＵＴに接続され、ドレインがＯＵＴに接続され、ボデ
ィがリミッタ素子２２の出力に接続されたＳＯＩ基板上
に形成されたｐＭＯＳトランジスタＭ１２と、ソースが
接地電位Ｖssに接続され、ゲートがＹに接続され、ドレ
インが／ＯＵＴに接続され、ボディがリミッタ素子３１
の出力に接続されたＳＯＩ基板上に形成されたｎＭＯＳ
トランジスタＭ１３と、ソースがＶssに接続され、ゲー
トが／Ｙに接続され、ドレインがＯＵＴに接続され、ボ
ディがリミッタ素子３２の出力に接続されたＳＯＩ基板
上に形成されたｎＭＯＳトランジスタＭ１４とによりバ
ッファ回路を構成する。すなわち、ＭＯＳトランジスタ
Ｍ１１〜Ｍ１４で構成される回路は、パストランジスタ
ネットワーク１の相補出力信号Ｙ、／Ｙが入力し、相補
信号ＯＵＴ、／ＯＵＴを出力する２線入力バッファ回路
である。

【００３１】図２は、２入力論理積（ＡＮＤ）の変形例
である。すなわち、ｎＭＯＳトランジスタＭ１５のドレ
インには信号ＸＡが入力され、ゲートには信号ＸＢが入
力され、ボディにはリミッタ素子４１を介して信号ＸＢ
が入力され、ソースは出力Ｙに接続されている。また、
ｎＭＯＳトランジスタＭ１６のドレインには信号ＸＢが
入力され、ゲートには信号ＸＢの相補信号／ＸＢが入力
され、ボディにはリミッタ素子４２を介して信号／ＸＢ
が入力され、ソースは出力Ｙに接続されている。入力信
号ＸＢが論理１の時、ｎＭＯＳトランジスタＭ１５は導
通、ｎＭＯＳトランジスタＭ１６は非導通である。その
結果、出力Ｙは信号ＸＡと同じ論理になり、ＸＡが論理
０の時は論理０に、ＸＡが論理１の時は論理１になる。
この時、ＭＯＳトランジスタＭ１５のボディには、信号
ＸＢと同じ論理１の信号が入力されるため、ＭＯＳトラ
ンジスタＭ１５のしきい値電圧が低下する。この時のし
きい値電圧を０Ｖとすると、論理１の出力時のしきい値
落ちはない。一方、入力信号ＸＢが論理０の時、ｎＭＯ
ＳトランジスタＭ１５は非導通、ｎＭＯＳトランジスタ
Ｍ１６は導通である。その結果、出力ノードＮ１は信号
ＸＢと同じ論理になる。すなわち、このＡＮＤ回路にお
いては、入力信号ＸＡ、ＸＢともに論理１の時、出力Ｙ
はしきい値落ちのない論理１が出力され、それ以外の組
合せでは論理０が出力される。

【００３２】図３は、２入力否定論理積（ＮＡＮＤ）の
変形例である。すなわち、ｎＭＯＳトランジスタＭ１７
のドレインには、信号／ＸＡが入力され、ゲートには信
号ＸＢが入力され、ボディにはリミッタ素子４３を介し
て信号ＸＢが入力され、ソースは出力／Ｙに接続されて
いる。また、ｎＭＯＳトランジスタＭ１８もドレインに
は信号／ＸＢが入力され、ゲートには信号／ＸＢが入力
され、ボディにはリミッタ素子４４を介して信号／ＸＢ
が入力され、ソースは出力／Ｙに接続されている。この
場合も上記と同様に考えると、入力信号ＸＡ、ＸＢが共
に論理１の時、出力Ｙは論理０が出力され、それ以外の
組合せではしきい値落ちのない論理１が出力される。

【００３３】上記変形例において、パストランジスタネ
ットワーク１としてｎＭＯＳトランジスタだけで構成さ
れた２入力ＡＮＤ／ＮＡＮＤゲートについての実施形態
を示したが、これをＯＲ／ＮＯＲゲート、ＥＸＯＲ／Ｅ
ＸＮＯＲゲートについても同様に構成するができる。ま
た、ｎ入力（ｎは３以上の自然数）に拡張することも可
能である。

【００３４】図４は、２入力ＥＸＯＲの変形例である。
すなわち、ｐＭＯＳトランジスタＭ１９のソースには信
号ＸＡが入力され、ゲートには信号ＸＢが入力され、ボ
ディにはリミッタ素子４５を介して信号ＸＢが入力さ
れ、ドレインは出力Ｙに接続され、ｎＭＯＳトランジス
タＭ２０のドレインには信号／ＸＢが入力され、ゲート
には信号ぁが入力され、ボディにはリミッタ素子４６を
介して信号ＸＡが入力され、ソースは出力Ｙに接続さ
れ、ｐＭＯＳトランジスタＭ２１のソースには信号／Ｘ
Ａが入力され、ゲートには信号／ＸＢが入力され、ボデ
ィにはリミッタ素子４７を介して信号／ＸＢが入力さ
れ、ドレインは出力Ｙに接続され、ｎＭＯＳトランジス
タＭ２２のドレインには信号ＸＢが入力され、ゲートに
は／ＸＡが入力され、ボディにはリミッタ素子４８を介
して信号／ＸＡが入力され、ソースは出力Ｙに接続され
ている。この場合も、図２及び図３の場合と同様に考え
ると、入力信号ＸＡ、ＸＢが共に論理０又は論理１の
時、出力Ｙは論理０が出力され、それ以外の組合せでは
論理１が出力される。

【００３５】図５は、２入力ＥＸＮＯＲの変形例であ
る。すなわち、ｐＭＯＳトランジスタＭ２３のソースに
は信号／ＸＢが入力され、ゲートには信号ＸＡが入力さ
れ、ボディにはリミッタ素子４９を介して信号ＸＡが入
力され、ドレインは出力／Ｙに接続され、ｎＭＯＳトラ
ンジスタＭ２４のドレインには信号ＸＡが入力し、ゲー
トには信号ＸＢが入力し、ボディにはリミッタ５０を介
して信号ＸＢが入力され、ソースは出力／Ｙに接続さ
れ、ｐＭＯＳトランジスタＭ２５のソースには信号ＸＢ
が入力し、ゲートには信号／ＸＡが入力し、ボディには
リミッタ素子５１を介して信号／ＸＡが入力し、ゲート
には信号／ＸＢが入力し、ボディにはリミッタ素子５２
を介して信号／ＸＢが入力され、ソースは出力／Ｙに接
続されている。この場合も上記と同様に考えると、入力
信号ＸＡ、ＸＢが共に論理０又は論理１の時、出力Ｙは
論理１が出力され、それ以外の組合せでは論理０が出力
される。

【００３６】上記実施形態においては、パストランジス
タネットワーク１として、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタで構成された２入力ＥＸＯＲ／ＥＸＮ
ＯＲゲートについての実施形態を示したが、これをＡＮ
Ｄ／ＮＡＮＤゲート、ＯＲ／ＮＯＲゲートについても同
様に構成するができる。また、ｎ入力（ｎは３以上の自
然数）に拡張することも容易である。また、２入力ＥＸ
ＯＲゲートとキャリー発生回路を組み合わせた半加算
器、３入力ＥＸＯＲゲートとキャリー発生回路を組み合
わせた全加算器を含め、これらを組み合わせた様々な論
理回路を構成するができる。

【００３７】図６（ａ）〜図６（ｄ）にリミッタ素子２
１、２２の例を、図７（ａ）〜図７（ｆ）にその断面図
を示す。図６（ａ）はＭＯＳトランジスタＭ１１、Ｍ１
２のボディ・ソース間のｐｎ接合順方向電圧Ｖ_F より小
さい順方向電圧Ｖlim を持つダイオードである。具体的
には、Ｍ１１、Ｍ１２のボディ及びソースの不純物濃度
より低い不純物濃度で作られるｐｎ接合ダイオード（図
７（ａ））、金属と半導体で作られるショットキー障壁
ダイオードなど（図７（ｂ））である。リミッタ素子２
１の場合、パストランジスタネットワーク１の出力信号
Ｙにダイオードの入力が接続され、ＭＯＳトランジスタ
Ｍ１１のボディにダイオードの出力が接続される。ま
た、リミッタ素子２２の場合、パストランジスタネット
ワーク１の出力信号／Ｙにダイオードの入力が接続さ
れ、ＭＯＳトランジスタＭ１２のボディにダイオードの
出力が接続される。図６（ｂ）は、しきい値電圧がＶ_F
より小さいｎＭＯＳトランジスタＭ２６のゲートとゲー
トとドレインを接続した例、図７（ｄ）はその断面図で
ある。また、図６（ｃ）はしきい値電圧の絶対値がＶ_F
より小さいｐＭＯＳトランジスタＭ２７のゲートとドレ
インを接続した例である。図６（ｄ）はソースを入力と
し、ドレインを出力とし、ゲートにＶ_TP＋Ｖ_F より低い
電圧が与えられたｐＭＯＳトランジスタＭ２８を用いた
例、図７（ｆ）はその断面図である。ここで、Ｖ_TPはＭ
ＯＳトランジスタＭ２８のしきい値電圧である。なお、
図７（ｄ）〜図７（ｆ）のボディはフローティングでも
良いし、ゲートと接続しても良い。

【００３８】図８（ａ）及び図８（ｂ）はリミッタ素子
２１をｐＭＯＳトランジスタＭ１１のボディに接続した
場合の出力Ｙの電圧に対して、ボディ・ソース間電圧Ｖ
_BS、しきい値電圧ＶＴ、ボディ・ソース間電流Ｉ_BSをプ
ロットしたものである。

【００３９】図８（ａ）はリミッタ素子としてダイオー
ドＤ１を用い、電源電圧Ｖcc＝１Ｖ、リミッタ電圧Ｖli
m ＝０．５Ｖの場合である。ダイオードの出力電圧は入
力電圧よりＶlim だけ高くなるため、Ｖ_B は出力Ｙの電
圧より常に０．５Ｖ低くなる。出力Ｙの電圧が増加する
と、ボディの電位が高くなるため、Ｖは減少する。しか
しながら、Ｖ_B はＶ_F を超えないため、順方向電流Ｉ_BS
はほとんど流れない。

【００４０】ダイオードＤ１の代わりにＭＯＳトランジ
スタＭ２６又はＭ２７を用いた場合も全く同様である。
また、リミッタ素子２２とｐＭＯＳトランジスタＭ１２
の動作に関しても全く同様である。

【００４１】図８（ｂ）は、リミッタ素子として、ＭＯ
ＳトランジスタＭ２８を用い、電源電圧Ｖcc＝１Ｖ、ゲ
ート電圧Ｖ_G ＝１Ｖ、Ｖ_F ＝０．７Ｖ、ＭＯＳトランジ
スタＭ２８のしきい値電圧Ｖ_TP＝０．５Ｖの場合であ
る。入力電圧が１Ｖの場合、Ｍ２８は導通するため、出
力は１Ｖとなる。入力電圧が１Ｖより下がると、出力も
下がるが、入力電圧が０．５Ｖより下がるとＭ２８は非
導通となるため、出力は０．５Ｖとなる。従って、出力
Ｙの電圧が０Ｖから０．５Ｖまでは、Ｖ_BS＝−０．５
Ｖ、出力Ｙの電圧が０．５Ｖを超えるとＶ_BSは増加し、
ＶＴは減少する。しかしながら、Ｖ_BSはＶ_F を超えない
ため、順方向電流Ｉ_BSはほとんど流れない。また、リミ
ッタ素子２２とｐＭＯＳトランジスタＭ１２、リミッタ
素子４５とｐＭＯＳトランジスタＭ１９、リミッタ素子
４７とｐＭＯＳトランジスタＭ１２、リミッタ素子４９
とｐＭＯＳトランジスタＭ２３、リミッタ素子５１とｐ
ＭＯＳトランジスタＭ２５の各動作に関しても全く同様
である。

【００４２】図９（ａ）〜図９（ｄ）にリミッタ素子３
１、３２の例、図１０（ａ）〜図１０（ｆ）のその断面
図を示す。図９（ａ）、図１０（ａ）〜図１０（ｃ）は
ダイオードＤ２、図９（ｂ）、図１０（ｄ）はｎＭＯＳ
トランジスタＭ２６、図９（ｃ）、図１０（ｅ）はｐＭ
ＯＳトランジスタＭ２７を用いたものであり、図６
（ａ）〜図６（ｄ）との違いは、入力と出力が入れ替わ
っている点である。図９（ｄ）は、ソースを入力とし、
ドレインを出力とし、ゲートにＶ_TN＋Ｖ_F より高い電圧
が与えられたｎＭＯＳトランジスタＭ３１用いた例、図
１０（ｆ）はその断面図である。ここで、Ｖ_TNはＭＯＳ
トランジスタＭ３１のしきい値電圧である。なお、図１
０（ｄ）〜図１０（ｆ）のボディはフローティングでも
良いし、ゲートに接続しても良い。

【００４３】図１１（ａ）及び図１１（ｂ）は、リミッ
タ素子３１をｎＭＯＳトランジスタＭ１３のゲートとボ
ディの間に接続した場合のゲート・ソース間電圧Ｖ_GSに
対して、ボディ・ソース間電圧Ｖ_BS、しきい値電圧Ｖ
Ｔ、ボディ・ソース間電流Ｉ_BSをプロットしたものであ
る。図１１（ａ）はリミッタ素子としてダイオードＤ２
を用い、電源電圧Ｖcc＝１Ｖ、リミッタ電圧Ｖlim ＝
０．５Ｖの場合である。ダイオードの出力電圧は入力電
圧よりＶlim だけ低くなるため、Ｖ_BSはＶ_GSより常に
０．５Ｖ低くなる。Ｖ_GSが増加すると、ボディの電位が
高くなるため、ＶＴは減少する。しかしながら、Ｖ_BSは
Ｖ_F を超えないため、順方向電流Ｉ_BSはほとんど流れな
い。ダイオードＤ２の代わりにＭＯＳトランジスタＭ３
１を用い、電源電圧Ｖcc＝１Ｖ、ゲート電圧Ｖ_G ＝０
Ｖ、Ｖ_F ＝０．７Ｖ、ＭＯＳトランジスタＭ３１のしき
い値電圧Ｖ_TN＝−０．５Ｖの場合である。入力電圧が０
Ｖの場合、Ｍ３１は非導通になるため、出力は０Ｖとな
る。入力電圧が０Ｖより高くなると出力も上昇するが、
入力電圧が０．５Ｖより高くなるとＭ３１は非導通にな
るため、出力は０．５Ｖとなる。従って、Ｖ_GSが０から
０．５Ｖまでは、Ｖ_BSは増加し、ＶＴは減少する。ま
た、Ｖ_GSが０．５Ｖを超えると、Ｖ_BS＝０．５Ｖとな
り、Ｖ_BSはＶ_F を超えないため、順方向電流Ｉ_BSはほと
んど流れない。また、リミッタ素子３２とｎＭＯＳトラ
ンジスタＭ１４、リミッタ素子４１とｎＭＯＳトランジ
スタＭ１５、リミッタ素子４２とｎＭＯＳトランジスタ
Ｍ１６、リミッタ素子４３とｎＭＯＳトランジスタＭ１
７、リミッタ素子４４とｎＭＯＳトランジスタＭ１８、
リミッタ素子４６とｎＭＯＳトランジスタＭ２０、リミ
ッタ素子４８とｎＭＯＳトランジスタＭ２２、リミッタ
素子５０とｎＭＯＳトランジスタＭ２４、リミッタ素子
５２とｎＭＯＳトランジスタＭ２６の各動作に関しても
全く同様である。図１のバッファ回路の入力容量は、ｎ
ＭＯＳトランジスタＭ１３又はＭ１４のゲート容量とリ
ミッタ素子の入力容量である。ＳＯＩ基板上に形成され
たＭＯＳトランジスタは、ソースドレイン接合容量がほ
とんどないため、特にリミッタ素子として、図６
（ｂ）、図６（ｄ）、図９（ｃ）、図９（ｄ）を用いた
場合、リミッタ素子の入力容量はほぼ０になる。従っ
て、このバッファ回路の入力容量はｎＭＯＳトランジス
タＭ１３又はＭ１４のゲート容量だけになる。このよう
にパストランジスタネットワーク１の出力負荷容量は、
従来のＣＭＯＳインバータで構成されたバッファ回路に
比べて小さくなる。

【００４４】図１２は、更に他のパストランジスタ論理
回路であり、図１と同じ符号を付したものは説明を省略
する。ＳＯＩ基板上に形成されたｐＭＯＳトランジスタ
Ｍ３２はソースが電源電圧Ｖccに接続され、ゲートがＹ
に接続され、ドレインが出力端子／ＯＵＴに接続され、
ボディがリミッタ素子２１の出力に接続され、ＳＯＩ基
板上に形成されたｐＭＯＳトランジスタＭ３３はソース
がＶccに接続され、ゲートが／Ｙに接続され、ドレイン
がＯＵＴに接続され、ボディがリミッタ素子２２の出力
に接続され、ＳＯＩ基板上に形成されたｎＭＯＳトラン
ジスタＭ３４はソースが接地電位Ｖssに接続され、ゲー
トがＯＵＴに接続され、ボディがリミッタ素子３１の出
力に接続され、ＳＯＩ基板上に形成されたｎＭＯＳトラ
ンジスタＭ１４はソースがＶssに接続され、ゲートが／
ＯＵＴに接続され、ドレインがＯＵＴに接続され、ボデ
ィがリミッタ素子３２の出力に接続されている。すなわ
ち、ＭＯＳトランジスタＭ３２〜Ｍ３５で構成される回
路は、パストランジスタネットワーク１の相補出力信号
Ｙ、／Ｙが入力し、相補信号ＯＵＴ、／ＯＵＴを出力す
る２線入力バッファ回路である。

【００４５】図１のパストランジスタ論理回路はパスト
ランジスタネットワーク１の出力をｎＭＯＳトランジス
タだけで受け、そのハイレベル出力をｐＭＯＳトランジ
スタで構成された回路で保持するものである。これに対
して、図１２のパストランジスタ論理回路はパストラン
ジスタネットワーク１の出力をｐＭＯＳトランジスタだ
けで受け、そのロウレベルをｎＭＯＳトランジスタで構
成された回路で保持する。

【００４６】図１３は本発明の更に他のパストランジス
タ論理回路である。図１３が図１と異なるのは、ハイレ
ベル保持回路を構成するｐＭＯＳトランジスタＭ３６、
Ｍ３７リミッタ素子２３、２４が加えられていることで
ある。すなわち、ｐＭＯＳトランジスタＭ３６のソース
が電源電圧Ｖccに接続され、ゲートが／Ｙに接続され、
ドレインがＹに接続され、リミッタ素子２３がゲートと
ボディの間に接続され、ｐＭＯＳトランジスタＭ３７の
ソースがＶccに接続され、ゲートがＹに接続され、ドレ
インが／Ｙに接続され、リミッタ素子２４がゲートとボ
ディの間に接続されている。この場合、パストランジス
タネットワーク１を構成するＭＯＳトランジスタのしき
い値電圧が高くなり、論理１出力がしきい値落ちしても
ハイレベルを保持でき、駆動能力の低下を防ぐことがで
きる。

【００４７】図１４は、本発明の他のパストランジスタ
論理回路である。図１４が図１３と異なるのは、ｐＭＯ
ＳトランジスタＭ３６、Ｍ３７のゲート及びリミッタ素
子２３、２４の入力がバッファ回路の出力に接続されて
いることである。すなわち、ｐＭＯＳトランジスタＭ３
６のソースが電源電圧Ｖccに接続され、ゲートが／ＯＵ
Ｔに接続され、ドレインがＹに接続され、リミッタ素子
２３がゲートとボディの間に接続され、ｐＭＯＳトラン
ジスタＭ３７のソースがＶccに接続され、ゲートがＯＵ
Ｔに接続され、ドレインが／Ｙに接続され、出力がしき
い値落ちしてもハイレベルを保持でき、駆動能力の低下
を防ぐことができる。

【００４８】図１５は本発明の更に他のパストランジス
タ論理回路である。図１３と異なるのは、ハイレベル保
持回路を構成するｐＭＯＳトランジスタＭ３６、Ｍ３７
のボディがリミッタ素子２１、２２の出力に接続されて
いることである。すなわち、ｐＭＯＳトランジスタＭ３
６のソースが電源電圧Ｖccに接続され、ゲートが／Ｙに
接続され、ドレインがＹに接続され、ボディがリミッタ
素子２１の出力に接続され、ｐＭＯＳトランジスタＭ３
７のソースがＶccに接続され、ゲートがＹに接続され、
ドレインが／Ｙに接続され、ボディがリミッタ素子２２
の出力に接続されている。この場合も、論理１出力がし
きい値落ちしてもハイレベルを保持でき、駆動能力の低
下を防ぐことができる。

【００４９】本実施形態では、図１３に対して、リミッ
タ素子２１をｐＭＯＳトランジスタＭ３２、Ｍ３６でリ
ミッタ素子２２をｐＭＯＳトランジスタＭ３３、Ｍ３７
でそれぞれ共有したが、図１４に対しても同様にリミッ
タ素子を共有できる。また、図１２に対して電圧保持回
路を付加しても良い。

【００５０】図１６は本発明の第２の実施形態に係わる
ｎＭＯＳトランジスタである。図１６には、ＳＯＩ基板
上に形成されたｎＭＯＳトランジスタＭ１と、Ｍ１のゲ
ートとボデイの間の接続されたキャパシタＣ１と、Ｍ１
のボディ電位を所定電圧Ｖlim 以下に保つためのリッミ
タ回路１とが示されている。

【００５１】図１７に図１６のリミッタ回路１として、
ｐＭＯＳトランジスタを用いた例を示す。Ｍ２はＭ１の
ボディをソースとし、ＳＯＩ基板をゲートとし、ドレイ
ンに電圧Ｖ_NNが与えられたｐＭＯＳトランジスタであ
る。ゲートには基板電位Ｖ_SUB（≧Ｖ_NN）が与えられて
いる。このリミッタ回路のリミット電圧Ｖlim ＝Ｖ_SUB
＋Ｖ_TLとなる。ここで、Ｖ_TLはＭ２のしきい値電圧の絶
対値である。

【００５２】図１８（ａ）及び図１８（ｂ）は、図１６
に示すようなキャパシタとリミッタ回路を持つｎＭＯＳ
トランジスタＭ１の平面図及び断面図を示す。図１８
（ａ）及び図１８（ｂ）において、ｐ型シリコン基板２
には、埋め込み絶縁酸化漠３の上に素子領域４が形成さ
れている。素子領域４において、ｐ型領域５をボデイと
したｎＭＯＳトランジスタＭ１が形成されている。素子
領域の上部には、ゲート６と、ゲート６とコンタクト８
で接続された金属配線７と、ゲート絶縁酸化膜９が形成
されている。ソース／ドレイン領域１０は、ｎ型拡散層
で形成される。金属配線１１はソース／ドレイン領域と
コンタクト８で接続されている。

【００５３】素子領域４において、ｐ型領域１２とゲー
ト６とでＭＯＳキャパシタＣ１が形成されている。Ｃ１
のしきい値電圧がＭＯＳトランジスタＭ１のしきい値電
圧より高くなるように、ｐ型領域１２の不純物濃度がｐ
型領域５の不純物濃度より高く設定されている。

【００５４】素子領域４において、ｉ型領域１３をボデ
イ、ｐ基板２をゲート、ｐ型領域５をソース、ｐ型領域
１４をドレインとしたｐＭＯＳトランジスタＭ２が形成
されている。ｐ型領域１５はＭ２のしきい値電圧を制御
するための領域である。１６はドレイン領域１４とコン
タクト８で接続された金属配線である。

【００５５】図１９はｎＭＯＳトランジスタＭ１のゲー
ト・ソース間電圧Ｖ_GSに対して、ボディ・ソース間電圧
Ｖ_BS、しきい値電圧Ｖ_TN、ボデイ・ソース間電流Ｉ_BSを
プロットしたものである。ソース電位を０Ｖ、Ｖ_NN＝０
Ｖ、Ｖ_SUB ＝０Ｖとし、Ｖ_GS＝０Ｖの時のボディ電位Ｖ
_BS＝０Ｖ、ｐＭＯＳトランジスタＭ２のしきい値電圧の
絶対値Ｖ_TLを０．５Ｖとする。また、ボディの容量が無
視できると仮定する。この時、Ｖ_GSを０Ｖから１Ｖまで
上昇させ、次に１Ｖから０Ｖまで下降させた場合を考え
る。

【００５６】まず、Ｖ_GSが０Ｖから上昇するとき、ｐＭ
ＯＳトランジスタＭ２がカットオフしているためｎＭＯ
ＳトランジスタＭ１のボディはフローテイング状態にあ
る。従って、Ｍ２が導通するまでＶ_BSは上昇する。Ｖ_BS
＝Ｏ．５Ｖ( ＝Ｖ_TL＝Ｖlim) となると、Ｍ２が導通す
るため、Ｖ_BSはそれ以上上昇しなくなる。従って、Ｖ_GS
がＶ_F を超えて増加しても、ボディ・ソース間のｐｎ接
合の電流Ｉ_BSは流れない。また、Ｖ_BSの増加に伴って、
Ｖ_TNは減少する。

【００５７】次に、Ｖ_GSが１Ｖから下降するとき、Ｍ１
のボデイはフローティング状態にあるため、Ｖ_BSは減少
する。この時、Ｖ_BSはＶ_F を超えないため、Ｉ_BSは流れ
ない。また、Ｖ_BSの減少に伴ってＶ_TNは増加し、Ｖ_GS＝
０Ｖのときのしきい値電圧が高くなり、カットオフ時の
リーク電流はより一層小さくなる。

【００５８】以上の実施形態はｎＭＯＳトランジスタに
ついて説明したが、ｐＭＯＳトランジスタにおいても、
不純物の導電型、電圧の極性変えることによって全く同
様な構成が実現できる。

【００５９】次に、このような構成のＭＯＳトランジス
タを用いた回路の例としてインバータ回路の過渡動作を
説明する。図２０は放電側にｎＭＯＳトランジスタＭ
３、充電側にｐＭＯＳトランジスタＭ４を用いて構成し
たＣＭＯＳインバータ回路である。Ｍ３はキャパシタＣ
２とｐＭＯＳトランジスタＭ５とを同一素子領域上に持
ち、ゲートは入力端子に接続され（入力電圧Ｖ_IN）、ソ
ースは接地され( 接地電位Ｖss) 、ドレインは出力端子
に接続されている（出力電圧Ｖ_OUT ）。Ｃ２は入力端子
とＭ３のボディ（ボディ電圧Ｖ_BN）に接続され、Ｍ５の
ゲートとドレインは接地さ江ソースはＭ３のボデイに接
続されている。Ｍ４はキャパシタＣ３とｎＭＯＳトラン
ジスタＭ６とを同一素子領域上に持ち、ゲートは入力端
子に接続され、ソースは電源電圧ＶＣＣに接続さねドレ
インは出力端子に接続されている。Ｃ３は入力端子とＭ
４のボデイ( ボディ電圧Ｖ_BP) に接続され、Ｍ６のゲー
トとドレインは電源電圧に接続され、ソースはＭ４のボ
ディに接続されている。図２１（ａ）〜図２１（ｃ）
は、このインバータ回路に信号Ｖ_INを入力したときの、
出力電圧Ｖ_OUT 、Ｍ３のボデイ電圧Ｖ_BNとしきい値電圧
Ｖ_TN、Ｍ４のボデイ電圧Ｖ_BPとしきい値電圧Ｖ_TPの過渡
的な波形を示す。ここで、Ｖ_DD＝１Ｖ、Ｖss＝０Ｖ、Ｖ
lim ＝０．５Ｖであると仮定する。また、初期状態とし
て、ｔ＝０のとき、Ｖ_IN＝０Ｖ、Ｖ_BN＝Ｖlim、 Ｖ_BP
＝Ｖ_DD−Ｖlim であると仮定する。

【００６０】まず、ｔ＝０のとき、Ｖ_BN＝０．５Ｖであ
るため、Ｍ３のしきい値電圧はＶ_BN＝０Ｖの時の値Ｖ
_TNO より小さくなるが、Ｖ_IN＝０Ｖであるため、Ｍ３は
非導通である。また、Ｖ_BP＝０．５Ｖであるため、Ｍ４
のしきい値電圧の絶対値はＶ
_{ＢＰ＝１Ｖの時の値の絶対値｜Ｖ ＴＰ０} ｜より小さ
く、Ｍ４は導通する。その結果インバータの出力はＭ４
により充電され、Ｖ_OUT ＝１Ｖとなる。次に、ｔ＝ｔ１
からｔ＝ｔ２でＶ_INが立ち上がると、キャパシタＣ２、
Ｃ３の容量結合によりＶ_BN、Ｖ_BPは上昇しようとする
が、Ｍ５は導通、Ｍ６は非導通であるため、Ｖ_BNはＶli
m を保ち、Ｖ_BPだけがＶmax まで上昇する。この時、Ｍ
４のボディの容量をＣBPとすると、Ｖmax ＝Ｃ３／( Ｃ
３＋ＣBP) （Ｖ）となる。また、Ｖ_TNは変化せず、低い
しきい値のままであるが、Ｖ_TPの絶対値は大きくなる。
その結果インバータの出力はＭ３により放電され、Ｖ
_OUT ＝０Ｖとなる。

【００６１】次に、ｔ＝ｔ３からｔ＝ｔ４でＶ_INが立ち
下がると、キャパシタＣ２、Ｃ３の容量結合により
Ｖ_BN）Ｖ_BPは下降する。この時、Ｍ５、Ｍ６共非導通で
あり、Ｖ_BNはＶmin まで、Ｖ_BPはＶlim まで下降する。
この時、Ｍ３のボディの容量をＣBNとすると、Ｖmin ＝
Ｃ２／（Ｃ２＋ＣBN）（Ｖ）となる。また、Ｖ_TNは大き
くなり、Ｖ_TPの絶対値は小さくなる。その結果インバー
タの出力はＭ４により充電されＶ_OUT ＝１Ｖとなる。

【００６２】次に、ｔ＝ｔ５からｔ＝ｔ６でＶ_INが立ち
上がると、キャパシタＣ２、Ｃ３の容量結合により
Ｖ_BN、Ｖ_BPは上昇する。この時、Ｍ５、Ｍ６は非導通で
あり、Ｖ_BNはＶlim まで、Ｖ_BPはＶmax まで上昇する。
また、Ｖ_TNは小さくなり、Ｖ_TPの絶対値は大きくなる。
その結果インバータの出力はＭ３により放電され、Ｖ
_OUT ＝０Ｖとなる。

【００６３】以下同様の動作を繰り返す。上記のよう
に、本実施形態のインバータにおいては、導通するＭＯ
Ｓトランジスタのしきい値電圧の絶対値を下げ、非導通
のＭＯＳトランジスタのしきい値の絶対値を高めるとい
う従来のゲートとボディを直接接続したときの特長をそ
のまま生かし、かつ電源電圧がＶ_F を超えたときに、初
期状態を除いて、余計な電流が流れなくすることができ
る。従って、Ｖ_F 以上の電源電圧でも正常に回路が動作
し、また、Ｖ_F 以下の電源電圧においても、電源電圧の
変動、ノイズの影響を受けにくい回路を提供できる。

【００６４】なお、本実施形態においては、Ｍ５のゲー
トとドレイン、Ｍ６のゲートとドレインは同電位にした
が、これに限定されず、電源電王、接地電圧、Ｍ５、Ｍ
６のしきい値電圧、Ｖlim との関係で、異なる電位にし
ても良い。また、１入力のインバータ回路だけでなく、
多入力の論理回路に適用しても良いし、トランスミッシ
ヨンゲート、パストランジスタ論理回路といった信号伝
達型の回路に適用しても良い。本発明は、上記の発明の
実施の形態に限定されるものではなく、本発明の要旨を
変更しない範囲で種々変形して実施できるのは勿論であ
る。

【００６５】

【発明の効果】本発明によれば次のような効果が得られ
る。

【図面の簡単な説明】

【図１】 第１の実施形態に係わるパストランジスタネ
ットワークとバッファ回路の変形例を示す図。

【図２】 ２入力ＯＲの例を示す回路構成図。

【図３】 ２入力ＮＯＲの例を示す回路構成図。

【図４】 ２入力ＥＸＯＲの例を示す回路構成図。

【図５】 ２入力ＥＸＮＯＲの例を示す回路構成図。

【図６】 リミッタ素子の例、

【図７】 図６のリミッタ素子の断面図を示す図。

【図８】 リミッタ素子付きのＭＯＳトランジスタのボ
ディ・ソース間電圧、しきい値電圧、ボディ・ソース間
電流を示す図。

【図９】 リミッタ素子の例、

【図１０】 図９のリミッタ素子の断面図を示す図。

【図１１】 リミッタ素子付きのＭＯＳトランジスタの
ボディ・ソース間電圧、しきい値電圧、ボディ・ソース
間電流を示す図。

【図１２】 更に他のパストランジスタネットワークと
バッファ回路を示す図。

【図１３】 更に他のパストランジスタネットワークと
バッファ回路を示す図。

【図１４】 更に他のパストランジスタネットワークと
バッファ回路を示す図。

【図１５】 更に他のパストランジスタネットワークと
バッファ回路を示す図。

【図１６】 本発明の第２の実施形態に係わるｎＭＯＳ
トランジスタを示す図。

【図１７】 図１６で使用されるリミッタ回路の一例を
示す図。

【図１８】 図１６の回路の平面図及び断面図。

【図１９】 ゲート・ソース間電圧に対するボディ・ソ
ース間電圧、しきい値電圧、ボデイ・ソース間電流の直
流特性を示す図。

【図２０】 本発明のｎＭＯＳトランジスタとｐＭＯＳ
トランジスタを用いたインバータ回路。

【図２１】 図２０のインバータ回路に信号Ｖ_INを入力
したときの、出力電圧Ｖ_OUT 、Ｍ３のボデイ電圧Ｖ_BNと
しきい値電圧Ｖ_TN、Ｍ４のボデイ電圧Ｖ_BPとしきい値電
圧Ｖ_TPの過渡的な波形を示す図。

【図２２】 従来のパストランジスタ論理による２入力
ＡＮＤ／ＮＡＮＤゲートを示す回路構成図。

【図２３】 従来のゲートとボディを直接接続した従来
のｎＭＯＳトランジスタを示す図。

【図２４】 そのゲート・ソース間電圧に対するボデイ
・ソース間電圧、しきい値電圧、ボデイ・ソース間電流
の直流特性を示す図。

【符号の説明】 １…パストランジスタネットワーク ２１、２２、３１、３２…リミッタ素子 Ｍ１１〜Ｍ１４…ＭＯＳトランジスタ

フロントページの続き (72)発明者 古賀 淳二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (14)

【特許請求の範囲】
1. 【請求項１】ゲートに第１の信号が入力され、ドレイン
   に第２の信号が入力されるＭＯＳトランジスタを少なく
   とも１つ含み、第３の信号とその相補信号である第４の
   信号を出力する２ｎ入力（ｎは自然数）のパストランジ
   スタネットワークと、 前記第３の信号が入力し、第５の信号を出力する第１の
   リミッタ素子と、 ソースが電源に接続され、ゲートが第１の出力ノードに
   接続され、前記半導体基板の基板領域に前記第５の信号
   が入力される第１のｐＭＯＳトランジスタと、 前記第４の信号が入力し、第６の信号を出力する第２の
   リミッタ素子と、 ソースが前記電源端に接続され、ゲートが第２の出力ノ
   ードに接続され、ドレインが第１の出力ノードに接続さ
   れ、前記半導体基板の基板領域に前記第６の信号が入力
   される第２のｐＭＯＳトランジスタと、 前記第３の信号が入力し、第７の信号を出力する第３の
   リミッタ素子と、 ソースが接地端に接続され、ドレインが第２の出力ノー
   ドに接続され、ゲートに前記第３の信号が入力し、前記
   半導体基板の基板領域に前記第７の信号が入力される第
   １のｎＭＯＳトランジスタと、 前記第４の信号が入力し、第８の信号を出力する第４の
   リミッタ素子と、 ソースが接地端に接続され、ドレインが第１の出力ノー
   ドに接続され、ゲートに前記第４の信号が入力し、前記
   半導体基板の基板領域に前記第８の信号が入力される第
   ２のｎＭＯＳトランジスタと、を具備することを特徴と
   する半導体集積回路装置。
2. 【請求項２】 前記第１及び第２のリミッタ素子は、入
   力電圧に対し出力電圧が前記接地端の電位以上前記電源
   端の電位以下の第１の所定電圧に設定されるダイオード
   であることを特徴とする請求項１記載の半導体集積回路
   装置。
3. 【請求項３】 前記第１及び第２のリミッタ素子は、入
   力電圧がソースに入力され、ドレインから出力電圧が出
   力されるｐＭＯＳトランジスタであって、ゲートにはソ
   ースと前記半導体基板の基板領域の間の第１のビルトイ
   ン電圧をしきい値電圧に加えた電圧より低い電圧が印加
   されていることを特徴とする請求項１記載の半導体集積
   回路装置。
4. 【請求項４】 前記第３及び第４のリミッタ素子は、入
   力電圧に対し、出力電圧が前記接地端の電位以上前記電
   源端の電位以下の第２の所定電位に設定されることを特
   徴とする請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記第３及び第４のリミッタ素子は、入
   力電圧がソースに入力され、ドレインから出力電圧が出
   力されるｎＭＯＳトランジスタであって、ゲートにはソ
   ースと前記半導体基板の基板領域の間の第２のビルトイ
   ン電圧をしきい値電圧に加えた電圧より高い電圧が印加
   されていることを特徴とする請求項１記載の半導体集積
   回路装置。
6. 【請求項６】ゲートに第１の信号が入力され、ドレイン
   に第２の信号が入力されるＭＯＳトランジスタを少なく
   とも１つ含み、第３の信号とその相補信号である第４の
   信号を出力する２ｎ入力（ｎは自然数）のパストランジ
   スタネットワークと、 前記第３の信号が入力し、第５の信号を出力する第１の
   リミッタ素子と、 ソースが電源に接続され、ゲートが第１の出力ノードに
   接続され、前記半導体基板の基板領域に前記第５の信号
   が入力される第１のｎＭＯＳトランジスタと、 前記第４の信号が入力し、第６の信号を出力する第２の
   リミッタ素子と、 ソースが前記電源端に接続され、ゲートが第２の出力ノ
   ードに接続され、ドレインが第１の出力ノードに接続さ
   れ、前記半導体基板の基板領域に前記第６の信号が入力
   される第２のｎＭＯＳトランジスタと、 前記第３の信号が入力し、第７の信号を出力する第３の
   リミッタ素子と、 ソースが接地端に接続され、ドレインが第２の出力ノー
   ドに接続され、ゲートに前記第３の信号が入力し、前記
   半導体基板の基板領域に前記第７の信号が入力される第
   １のｐＭＯＳトランジスタと、 前記第４の信号が入力し、第８の信号を出力する第４の
   リミッタ素子と、 ソースが接地端に接続され、ドレインが第１の出力ノー
   ドに接続され、ゲートに前記第４の信号が入力し、前記
   半導体基板の基板領域に前記第８の信号が入力される第
   ２のｐＭＯＳトランジスタと、 を具備することを特徴とする半導体集積回路装置。
7. 【請求項７】 前記第１及び第２のリミッタ素子は、入
   力電圧に対し出力電圧が前記接地端の電位以上前記電源
   端の電位以下の第１の所定電圧に設定されるダイオード
   であることを特徴とする請求項６記載の半導体集積回路
   装置。
8. 【請求項８】 前記第１及び第２のリミッタ素子は、入
   力電圧がソースに入力され、ドレインから出力電圧が出
   力されるｎＭＯＳトランジスタであって、ゲートにはソ
   ースと前記半導体基板の基板領域の間の第１のビルトイ
   ン電圧をしきい値電圧に加えた電圧より高い電圧が印加
   されていることを特徴とする請求項６記載の半導体集積
   回路装置。
9. 【請求項９】 前記第３及び第４のリミッタ素子は、入
   力電圧に対し、出力電圧が前記接地端の電位以上前記電
   源端の電位以下の第２の所定電位に設定されることを特
   徴とする請求項６記載の半導体集積回路装置。
10. 【請求項１０】 前記第３及び第４のリミッタ素子は、
    入力電圧がソースに入力され、ドレインから出力電圧が
    出力されるｐＭＯＳトランジスタであって、ゲートには
    ソースと前記半導体基板の基板領域の間の第２のビルト
    イン電圧をしきい値電圧に加えた電圧より低い電圧が印
    加されていることを特徴とする請求項６記載の半導体集
    積回路装置。
11. 【請求項１１】ゲート、ソース、ドレイン、前記半導体
    基板の基板領域を有する第１のＭＯＳトランジスタと、 前記ゲートと前記前記半導体基板の基板領域の間に接続
    されたキャパシタと、 前記前記半導体基板の基板領域の電位を前記前記半導体
    基板の基板領域と前記ソースとの間のｐｎ接合の順方向
    電圧より小さい所定電圧以下に保つリミッタ回路と、を
    具備することを特徴とする半導体集積回路装置。
12. 【請求項１２】 前記リミッタ回路は、ソースが前記前
    記半導体基板の基板領域に接続され、ゲートに第１の電
    圧が与えられ、ドレインに第２の電圧が与えられる前記
    第１のＭＯＳトランジスタと異なる導電型の第２のＭＯ
    Ｓトランジスから構成されていることを特徴とする請求
    項１１記載の半導体集積回路装置。
13. 【請求項１３】 前記第１のＭＯＳトランジスタと前記
    キャパシタは同一素子領域内に形成されていることを特
    徴とする請求項１１記載の半導体集積回路装置。
14. 【請求項１４】 前記第１のＭＯＳランジスタと前記第
    ２のＭＯＳトランジスタは同一素子領域内に形成されて
    いることを特徴とする請求項１２記載の半導体集積回路
    装置。