JP3195203B2

JP3195203B2 - 半導体集積回路

Info

Publication number: JP3195203B2
Application number: JP23162295A
Authority: JP
Inventors: 常明布施; 幸人大脇; 容子首藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-06-06
Filing date: 1995-09-08
Publication date: 2001-08-06
Anticipated expiration: 2015-09-08
Also published as: JPH0955652A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを含む論理ゲートにより構成された半導体集積回路に
関する。

【０００２】

【従来の技術】近年、半導体集積回路の集積度の向上は
著しく、Ｇ（ギガ）ビット級の半導体メモリでは、１チ
ップに数億個の半導体素子が集積されるようになってい
る。集積度の向上は素子の微細化によって達成され、１
ＧビットＤＲＡＭにおいては、ゲート長が０．１５μｍ
程度の微細ＭＯＳトランジスタが用いられ、さらに集積
度が高まると、ゲート長が０．１μｍ以下のＭＯＳトラ
ンジスタが用いられるようになる。

【０００３】このような微細ＭＯＳトランジスタにおい
ては、ホットキャリア生成によるトランジスタ特性の劣
化や、ＴＤＤＢ（Time Dependent Dielectric Breakdow
n ）による絶縁膜破壊が起こる。また、チャネル長が短
くなることによるしきい値電圧の低下を抑えるため、バ
ルク（基板領域）やチャネル部の不純物濃度が高められ
ると、ソース・ドレインの接合耐圧が低下する。

【０００４】これら微細素子の信頼性を維持するために
は、電源電圧を下げることが有効である。即ち、ソース
・ドレイン間の横方向電界を弱めることによってホット
キャリアの発生を防ぎ、ゲート・バルク間の縦方向電界
を弱めることによってＴＤＤＢを防ぐ。さらに、電源電
圧を下げることによって、ソース・バルク間、ドレイン
・バルク間の接合に加わる逆バイアスを低下させ、耐圧
の低下に対応させる。

【０００５】図３１に、このような低電圧下で動作する
インバータ回路３段からなる従来のバッファ回路を示
す。各々のインバータ回路Ｉ1 ，Ｉ2 ，Ｉ3 は、電源端
（Ｖcc）と接地端（Ｖss）との間にｐＭＯＳトランジス
タとｎＭＯＳトランジスタを直列に挿入して構成されて
いる。そして、各ｐＭＯＳトランジスタＭp1,p2,p3のバ
ルクにはＶccが接続され、各ｎＭＯＳトランジスタＭn
1,n2,n3のバルクにはＶss又は負の電圧が印加されてい
る。

【０００６】このようなバッファ回路の遅延時間を最小
にするためには、各インバータ回路の出力容量と入力容
量の比（ファンアウトｆ）が３であることが望ましい。
インバータ回路Ｉ1 の入力容量はＭp1，Ｍn1のゲート容
量の和であり、出力容量はＭp2，Ｍn2のゲート容量の和
である。ＭＯＳトランジスタのゲート容量はゲート長と
酸化膜厚が一定の時にはゲート幅に比例する。従って、
Ｍp1，Ｍn1のゲート幅をそれぞれＷp1，Ｗn1とすると、
Ｍp2，Ｍn2のゲート幅はそれぞれ３×Ｗp1，３×Ｗn1と
なる。同様に、Ｍp3，Ｍn3のゲート幅はそれぞれ９×Ｗ
p1，９×Ｗn1となる。

【０００７】次に、図３１のバッファ回路の動作を図３
２の動作波形を用いて説明する。ここで、Ｉss1 ，Ｉss
2 ，Ｉss3 はＭn1，Ｍn2，Ｍn3のそれぞれのソースから
Ｖssに流れる電流を表している。また、Ｉssは、Ｉss1
〜Ｉss3 の和を表している。時刻ｔ0 からｔ1 では入力
電圧Ｖinが“Ｈ”レベルであり、ノードＮ1 の電位Ｖn
1，出力電位Ｖout が“Ｌ”レベル、ノードＮ2 の電位
Ｖn2が“Ｈ”レベルとなる。このとき、Ｍn1，Ｍp2，Ｍ
n3は導通、Ｍp1，Ｍn2，Ｍp3は非導通となる。Ｍp1，Ｍ
n2，Ｍp3のしきい値電圧の絶対値が十分高ければサブス
レッショルド電流は十分小さく、Ｖn1，Ｖout はＶss，
Ｖn2はＶccとなる。

【０００８】しかしながら、微細化によりＶccが小さく
なると、回路の動作マージンを得るためにしきい値電圧
の絶対値を、低電源電圧化をしない場合より小さくする
必要がある。例えば、Ｖccが０．５Ｖの時には、しきい
値電圧の絶対値を０．１〜０．２Ｖ程度まで下げる必要
がある。このような低いしきい値電圧では、サブスレッ
ショルド電流が数十ｎＡ〜数百ｎＡと大きくなる。従っ
て、Ｉss1 ，Ｉss2 ，Ｉss3 が無視できず、Ｖn1，Ｖou
t はＶssよりも高い電位に、Ｖn2はＶccよりも低い電位
になってしまう。

【０００９】時刻ｔ1 からｔ2 でＶinがＶccからＶssに
遷移するとき、ＶinがＶcc−Ｖtp1（Ｖtp1 ：Ｍp1のし
きい値電圧の絶対値）以下になるとＭp1が導通し、Ｖn1
が上昇する。また、Ｖn1がＶtn2 （Ｖtn2 ：Ｍn2のしき
い値電圧）以上になるとＭn2が導通し、Ｖn2が低下す
る。また、Ｖn2がＶcc−Ｖtp3 （Ｖtp3 ：Ｍp3のしきい
値電圧の絶対値）以下になるとＭp3が導通し、Ｖout が
上昇する。このとき、Ｍn1，Ｍp2，Ｍn3は非導通状態へ
と遷移する。

【００１０】時刻ｔ2 からｔ3 においてはＶinは“Ｌ”
レベルとなるので、Ｖn1，Ｖout が“Ｈ”レベル、Ｖn2
が“Ｌ”レベルとなる。従って、Ｍn1，Ｍp2，Ｍn3は非
導通である。この場合、Ｍn1，Ｍp2，Ｍn3のしきい値電
圧の絶対値が十分高ければサブスレッショルド電流は十
分小さく、出力の電位Ｖout はＶccに充電される。しか
しながら、前述のように低電圧下においてはしきい値電
圧の絶対値を下げる必要があるため、Ｖn1，Ｖout はＶ
ccよりも低い電位に、Ｖn2はＶssよりも高い電位になっ
てしまい、スタンドバイ電流も大きくなる。

【００１１】図３３に、低電源電圧化に対応したＭＯＳ
トランジスタを用いた相補型論理ゲートの従来例を示
す。Ｍ３，Ｍ４はそれぞれゲートに相補型の信号ＩＮ，
／ＩＮが入力されるｎＭＯＳトランジスタであり、ソー
スは共通にＶssに接続され、ドレインからそれぞれ相補
型の信号ＯＵＴ，／ＯＵＴが出力される。そして、バル
クであるｐ型領域にはＶss又は負の電圧が印加される。
Ｍ１，Ｍ２はそれぞれのゲートをＯＵＴ，／ＯＵＴに交
差接続したｐＭＯＳトランジスタであり、ソースは共通
にＶccに接続され、ドレインはそれぞれＯＵＴ，／ＯＵ
Ｔに接続されている。そして、バルクであるｎ型領域は
Ｖccに接続されている。

【００１２】この論理ゲートの動作を、図３４（ａ）
（ｂ）のタイミング図を用いて説明する。入力信号Ｉ
Ｎ，／ＩＮは電源電圧Ｖccと接地電圧Ｖssの間の振幅を
持つ相補型信号である。いま、ＩＮがＶccからＶssに、
／ＩＮがＶssからＶccにそれぞれ遷移した場合を考える
（時刻ｔ1 〜ｔ2 ）。このとき、Ｍ３はオフ、Ｍ４はオ
ンするため、ＯＵＴはＶccからＶssに下がる。そうする
と、Ｍ１がオンするため、／ＯＵＴはＶssからＶccに上
がり、Ｍ２はオフする。従って、出力ＯＵＴ，／ＯＵＴ
は相補的に反転する。時刻ｔ3 〜ｔ4 のＩＮがＶssから
Ｖccに、／ＩＮがＶccからＶssにそれぞれ遷移する場合
も全く同様に動作する。

【００１３】ここで、論理ゲートが低電圧で動作するた
めにはＭＯＳトランジスタのしきい値電圧を下げる必要
がある。しきい値電圧が高いと、ＭＯＳトランジスタの
駆動電流が小さくなり、スイッチング速度の低下を招い
たり、電源電圧がしきい値電圧より小さくなるとＭＯＳ
トランジスタが動作しなくなるからである。

【００１４】しかしながら、しきい値電圧を下げると、
ゲート・ソース間電圧を０Ｖにしたときのカットオフ特
性が悪くなる。即ち、ＭＯＳトランジスタのサブスレッ
ショルド電流が増加し、スタンドバイ電流が増加する。
図３４（ｃ）に相補型ゲートが動作しているときの電源
電圧に流れる電流Ｉccを示す。ＭＯＳトランジスタのし
きい値電圧が低く、サブスレッショルド電流が多い場
合、入力信号，出力信号が遷移しないで電位が確定して
いるスタンドバイ時（時刻ｔ0 〜ｔ1 ，ｔ2 〜ｔ3 ）に
も電流Ｉsbが流れてしまう。

【００１５】図３５に、ｎＭＯＳトランジスタで構成さ
れた最も簡単な論理ゲートであるインバータ回路の従来
例を示す。ｎＭＯＳトランジスタＭ11のゲートは電源端
（Ｖcc）に接続され、バルクは電源Ｅに接続され、接地
端（Ｖss）に対して０Ｖ又は負の電圧が印加されてい
る。Ｍ11はデプレッションタイプのｎＭＯＳトランジス
タであり、バルク・ソース間に電圧Ｅを与えたときのし
きい値電圧Ｖt は０Ｖであり、出力ＯＵＴがＶo なる電
圧のときのＶt はＶtLである。ｎＭＯＳトランジスタＭ
12のゲートには入力信号ＩＮが加えられ、バルクは電源
Ｅに接続されている。

【００１６】このインバータの動作を、図３６のタイミ
ング図を用いて説明する。時刻ｔ0からｔ1 でＩＮがＶc
cのとき、Ｍ12はオン状態である。このとき、Ｍ11もオ
ン状態であるが、Ｍ12の電流駆動能力がＭ11のそれより
もずっと大きい場合、出力ＯＵＴはほぼＶssになり、ス
タンドバイ電流Ｉsb' が流れる。時刻ｔ1 からｔ2 でＩ
ＮがＶccからＶssに遷移すると、Ｍ12はオフ状態に遷移
し、出力ＯＵＴが高レベルに充電される。このとき、Ｍ
11のゲート幅があまり小さいとＯＵＴに接続される負荷
容量を高速に充電できなくなるため、負荷容量に応じて
ゲート幅を大きくする必要がある。

【００１７】時刻ｔ2 からｔ3 のスタンドバイ状態で
は、ＩＮはＶssであるからＭ12はオフ状態である。Ｍ12
のしきい値電圧Ｖt が十分高ければ、オフ状態のリーク
電流（サブスレッショルド電流）は十分小さく、ＯＵＴ
はＶccまで充電される。しかしながら、微細化により電
源電圧Ｖccが小さくなると、回路の動作マージンを得る
ため、Ｖt をＶccより小さくする必要がある。例えばＶ
ccが０．５Ｖのとき、ＶtHを０．１〜０．２Ｖ程度まで
下げる必要がある。このような低いしきい値電圧ではサ
ブスレッショルド電流が数十ｎＡ〜数百ｎＡと大きくな
り、オフ状態のリーク電流が無視できない。その結果、
ＯＵＴはＶo までしか充電されず、Ｖccにならない。ま
た、スタンドバイ電流Ｉsbが流れてしまう。時刻ｔ3 か
らｔ4 ではＩＮはＶssからＶccに遷移し、ＯＵＴはほぼ
Ｖssになる。

【００１８】また、一般に論理ゲートの消費電力ＰはＰ
＝ＣＶcc² ｆで表される。ここで、Ｃは論理ゲートを構
成するＭＯＳトランジスタの寄生容量と真性容量の和、
Ｖccは電源電圧、ｆは動作周波数である。いま、動作周
波数を一定とすると、消費電力を抑えるためには容量Ｃ
を減らすか又は電源電圧Ｖccを下げればよい。Ｃを減ら
すためには論理回路を構成するＭＯＳトランジスタの数
或いはトランジスタのゲート幅を減らすことが有効であ
る。さらに、ＰはＶccの２乗に比例するため、Ｖccを下
げることは低消費電力化により有効である。

【００１９】最近、複雑な論理を比較的少ない素子数、
簡単な構成で実現する論理ゲートとして、パストランジ
スタ論理が注目されている。図３７にパストランジスタ
論理で構成した２入力論理積（ＡＮＤ）及び否定論理積
（ＮＡＮＤ）ゲートを示す。この論理ゲートは、２つの
ｎＭＯＳトランジスタＭ１，Ｍ２でＡＮＤ論理を構成
し、２つのｎＭＯＳトランジスタＭ３，Ｍ４でＮＡＮＤ
論理を構成している。また、その出力ノードＮ１，Ｎ２
に現れる信号Ｙ，／ＹをｐＭＯＳトランジスタＭ５，Ｍ
７、ｎＭＯＳトランジスタＭ６，Ｍ８で構成されたバッ
ファ回路で増幅する。また、出力ノードＮ１，Ｎ２のハ
イレベルを保持するため２つのｐＭＯＳトランジスタＭ
９，Ｍ１０からなるハイレベル保持回路が設けられてい
る。

【００２０】即ち、ｎＭＯＳトランジスタＭ１のソース
はノードＮ１に接続され、ドレインには信号ＸＡが入力
し、ゲートには信号ＸＢが入力し、ｎＭＯＳトランジス
タＭ２のソースはノードＮ２に接続され、ドレインには
信号ＸＢが入力し、ゲートには信号ＸＢの相補信号／Ｘ
Ｂが入力している。いま、入出力信号が接地電位Ｖssの
とき論理０、電源電圧Ｖccのとき論理１と定義する。入
力信号ＸＢが論理１のとき、ｎＭＯＳトランジスタＭ１
は導通、ｎＭＯＳトランジスタＭ２は非導通である。そ
の結果、出力ノードＮ１は信号ＸＡと同じ論理になり、
ＸＡが論理０の時は論理０に、ＸＡが論理１の時は論理
１になる。一方、入力信号ＸＢが論理０のとき、ｎＭＯ
ＳトランジスタＭ１は非導通、ｎＭＯＳトランジスタＭ
２は導通である。その結果、出力ノードＮ１は信号ＸＢ
と同じ論理０になる。

【００２１】また、ｎＭＯＳトランジスタＭ３のソース
はノード２に接続され、ドレインには信号／ＸＢが入力
し、ゲートには信号／ＸＢが入力し、ｎＭＯＳトランジ
スタＭ４のソースはノードＮ２に接続され、ドレインに
は信号ＸＡの相補信号／ＸＡが入力し、ゲートには信号
ＸＢが入力している。入力信号ＸＢが論理１のとき、ｎ
ＭＯＳトランジスタＭ３は非導通、ｎＭＯＳトランジス
タＭ４は導通である。その結果、出力ノードＮ２は信号
ＸＡと反対の論理になり、ＸＡが論理０の時は論理１
に、ＸＡが論理１の時は論理０になる。一方、入力信号
ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ３は導
通、ｎＭＯＳトランジスタＭ４は非導通である。その結
果、出力ノードＮ１は信号ＸＢと反対の論理１になる。

【００２２】ところで、信号Ｙ，／Ｙは入力信号がｎＭ
ＯＳトランジスタＭ１〜Ｍ４を通ったものであるため、
トランジスタの抵抗により駆動能力が低下している。ま
た、ｎＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧を
Ｖt とすると、これらトランジスタからの論理１出力は
電源電圧よりＶt だけ低くなっている。従って、信号
Ｙ，／Ｙで次段のパストランジスタ論理回路を駆動する
と、その出力信号の駆動能力がさらに小さくなり速度の
低下や誤動作を招く。そこで、信号ＹはｐＭＯＳトラン
ジスタＭ５とｎＭＯＳトランジスタＭ６で構成されたＣ
ＭＯＳインバータで反転増幅し、信号／ＹはｐＭＯＳト
ランジスタＭ７とｎＭＯＳトランジスタＭ８で構成され
たＣＭＯＳインバータで反転増幅する。その結果、出力
ＯＵＴには駆動能力のあるＡＮＤ出力が、出力／ＯＵＴ
には駆動能力のあるＮＡＮＤ出力が得られる。

【００２３】しかしながら、ノードＮ１，Ｎ２の論理１
出力は電源電圧よりＶt だけ低くなるため、この出力が
ゲートに入力するｎＭＯＳトランジスタＭ６又はＭ７の
駆動能力が低下したり、この出力がゲートに入力するｐ
ＭＯＳトランジスタＭ５又はＭ７のカットオフ特性が悪
くなる。その結果、駆動能力が思うように得られなかっ
たり、貫通電流による消費電力の増加を招く。そこで、
ソースが電源電圧Ｖccに接続され、ゲートがノードＮ２
に接続され、ドレインがノードＮ１に接続されたｐＭＯ
ＳトランジスタＭ９と、ソースがＶccに接続され、ゲー
トがノードＮ１に接続され、ドレインがノードＮ２に接
続されたｐＭＯＳトランジスタＭ１０で構成されたハイ
レベル保持回路により、ノードＮ１，Ｎ２の論理１側の
電位をＶccに保持する。

【００２４】以上のように、従来のパストランジスタ論
理で構成されたゲート回路では、駆動能力のある２入力
のＡＮＤ／ＮＡＮＤゲートを構成するために、４つのｎ
ＭＯＳトランジスタと、２つのＣＭＯＳインバータから
なるバッファ回路と、２つのｐＭＯＳトランジスタから
なるハイレベル保持回路とから構成されていた。

【００２５】ここで、素子の信頼性を確保し低消費電力
化のため電源電圧Ｖccを下げたときでも論理ゲートが動
作するためには、ＭＯＳトランジスタのしきい値電圧を
下げる必要がある。しきい値電圧が高いと、ＭＯＳトラ
ンジスタの駆動能力が小さくなり動作速度が低下した
り、電源電圧がしきい値電圧より小さくなるとＭＯＳト
ランジスタが動作しなくなるからである。しかしなが
ら、しきい値電圧を下げると、非導通トランジスタのカ
ットオフ特性が悪くなる。即ち、論理０がゲートに入力
されたトランジスタが非導通にならず、回路が誤動作す
る可能性がある。

【００２６】また、配線容量を無視すると、ノードＮ１
の負荷容量は、ｎＭＯＳトランジスタＭ６のゲート容
量，ｐＭＯＳトランジスタＭ５のゲート容量，ｐＭＯＳ
トランジスタＭ９のドレイン接合容量，ｐＭＯＳトラン
ジスタＭ１０のゲート容量の和となり、ノードＮ２の負
荷容量は、ｎＭＯＳトランジスタＭ８のゲート容量，ｐ
ＭＯＳトランジスタＭ７のゲート容量，ｐＭＯＳトラン
ジスタＭ１０のドレイン接合容量，ｐＭＯＳトランジス
タＭ９のゲート容量の和となり、ノードＮ１，Ｎ２は大
きな容量を駆動する必要がある。その結果、パストラン
ジスタ論理を構成するｎＭＯＳトランジスタＭ１〜Ｍ
４、及びハイレベル保持回路を構成するｐＭＯＳトラン
ジスタＭ９，Ｍ１０のゲート幅を大きくする必要があ
る。

【００２７】

【発明が解決しようとする課題】このように従来、微細
なＭＯＳトランジスタを用いた半導体集積回路において
は、素子の信頼性を維持するため低電圧化し、かつ回路
動作マージンを得るためしきい値電圧を下げると、スタ
ンドバイ時の電流が増加し低消費電力化が難しくなると
いう問題や、ＭＯＳトランジスタのカットオフ特性が悪
くなり回路が誤動作するという問題があった。

【００２８】また、従来のパストランジスタ論理回路に
おいては、バッファ回路としてＣＭＯＳインバータを用
いていたため、パストランジスタ論理回路の出力負荷が
大きくなり、パストランジスタ論理回路を構成するトラ
ンジスタとハイレベル保持回路を構成するトランジスタ
のゲート幅を大きくする必要があった。その結果、素子
面積の増大に伴うチップコストの上昇、容量の増加に伴
う消費電力の増加という問題があった。

【００２９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、低電源電圧化した場合
でも回路動作マージンを損なうことなく、かつスタンド
バイ電流を低減することができ、より高速動作に適した
半導体集積回路を提供することにある。

【００３０】また、本発明の別の目的は、しきい値電圧
を下げなくても十分な動作マージンを持って低電圧化で
き、駆動能力を低下させることなくパストランジスタ論
理回路の出力負荷を小さくできる半導体集積回路を提供
することにある。

【００３１】

【課題を解決するための手段】（概要）本発明の骨子は、ＭＯＳトランジスタをＳＯＩ
（Silicon On Insulator）基板等の上に形成し、各ＭＯ
Ｓトランジスタのバルク電位を動作状態に応じて変化さ
せることにある。さらに本発明は、パストランジスタ論
理回路を構成するＭＯＳトランジスタの基板領域をゲー
トに与えられる入力信号で制御し、パストランジスタ論
理回路の出力をｎＭＯＳトランジスタだけで受け、ｐＭ
ＯＳトランジスタでラッチする２線入力のバッファ回路
で増幅することにある。

【００３２】即ち、本発明（請求項１）は、ゲートが共
通接続され、電源と接地間にｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタが直列接続されたインバータ回路
を、ｎ段（ｎ≧３）接続してなる回路列を有する半導体
集積回路において、前記回路列のｋ段目（ｋ≧３）のイ
ンバータ回路を構成する各ＭＯＳトランジスタの基板領
域に、前記回路列のｋ−２ｍ（ｍ＝１，２，…、但し２
ｍ≦ｋ−１）段目のインバータ回路の入力端子を接続し
てなることを特徴とする。

【００３３】また、本発明（請求項５）は、ＭＯＳトラ
ンジスタからなる半導体集積回路において、ソースが電
源端に接続され、ゲートが第１の出力ノードに接続さ
れ、ドレインが第２の出力ノードに接続され、基板領域
に第１の信号が入力される第１のｐＭＯＳトランジスタ
と、ソースが前記電源端に接続され、ゲートが第２の出
力ノードに接続され、ドレインが第１の出力ノードに接
続され、基板領域に第１の信号の相補信号である第２の
信号が入力される第２のｐＭＯＳトランジスタと、ソー
スが接地端に接続され、ドレインが第２の出力ノードに
接続され、ゲート及び基板領域に第１の信号が入力され
る第１のｎＭＯＳトランジスタと、ソースが前記接地端
に接続され、ドレインが第１の出力ノードに接続され、
ゲート及び基板領域に第２の信号が入力される第２のｎ
ＭＯＳトランジスタと、を具備してなることを特徴とす
る。

【００３４】また、本発明（請求項６）は、ＭＯＳトラ
ンジスタからなる半導体集積回路において、ソースが電
源端に接続され、ゲート及び基板領域が第１の出力ノー
ドに接続され、ドレインが第２の出力ノードに接続され
た第１のｐＭＯＳトランジスタと、ソースが前記電源端
に接続され、ゲート及び基板領域が第２の出力ノードに
接続され、ドレインが第１の出力ノードに接続された第
２のｐＭＯＳトランジスタと、第１の出力ノードと接地
端との間に接続され、複数の信号が入力される第１の入
力回路と、第２の出力ノードと前記接地端との間に接続
され、第１の入力回路の入力信号の相補信号が入力され
る第２の入力回路と、を具備してなることを特徴とす
る。

【００３５】また、本発明（請求項１１）は、ＭＯＳト
ランジスタからなる半導体集積回路において、ドレイン
とゲートが電源端に接続され、ソースと基板領域が第１
のノードに接続された第１のｎＭＯＳトランジスタと、
ドレインとゲートが前記電源端に接続され、ソースが第
２のノードに接続され、基板領域が第１のノードに接続
された第２のｎＭＯＳトランジスタと、第１のノードと
接地端との間に接続され、複数の信号が入力される第１
の入力回路と、第２のノードと前記接地端との間に接続
され、前記複数の信号が入力される第２の入力回路と、
を具備してなることを特徴とする。

【００３６】また、本発明（請求項１２）は、ＭＯＳト
ランジスタからなる半導体集積回路において、ドレイン
とゲートが電源端に接続され、ソースが第１のノードに
接続され、基板領域が第２のノードに接続された第１の
ｎＭＯＳトランジスタと、ドレインとゲートが前記電源
端に接続され、ソースが第２のノードに接続され、基板
領域が第１のノードに接続された第２のｎＭＯＳトラン
ジスタと、第１のノードと接地端との間に接続され、複
数の信号が入力される第１の入力回路と、第２のノード
と前記接地端との間に接続され、前記複数の信号が入力
される第２の入力回路と、を具備してなることを特徴と
する。

【００３７】また、本発明（請求項１３）は、ＭＯＳト
ランジスタからなる半導体集積回路において、電源端と
第１のノードの間に接続された抵抗素子と、ドレインと
ゲートが前記電源端に接続され、ソースが第２のノード
に接続され、基板領域が第１のノードに接続されたｎＭ
ＯＳトランジスタと、第１のノードと接地端との間に接
続され、複数の信号が入力される第１の入力回路と、第
２のノードと前記接地端との間に接続され、前記複数の
信号が入力される第２の入力回路と、を具備してなるこ
とを特徴とする。

【００３８】また、本発明は、パストランジスタ論理回
路を構成した半導体集積回路において、ゲートと基板領
域に第１の信号が入力され、ドレインに第２の信号が入
力されるＭＯＳトランジスタを少なくとも１つ含み、第
３の信号とその相補信号である第４の信号を出力する論
理回路と、ソースが電源端に接続され、ゲートが第１の
出力ノードに接続され、ドレインが第２の出力ノードに
接続され、基板領域に第３の信号が入力される第１のｐ
ＭＯＳトランジスタと、ソースが前記電源端に接続さ
れ、ゲートが第２の出力ノードに接続され、ドレインが
第１の出力ノードに接続され、基板領域に第４の信号が
入力される第２のｐＭＯＳトランジスタと、ソースが接
地端に接続され、ドレインが第２の出力ノードに接続さ
れ、ゲート及び基板領域に第３の信号が入力される第１
のｎＭＯＳトランジスタと、ソースが前記接地端に接続
され、ドレインが第１の出力ノードに接続され、ゲート
及び基板領域に第４の信号が入力される第２のｎＭＯＳ
トランジスタと、を具備してなることを特徴とする。（作用）本発明によれば、ＭＯＳトランジスタをＳＯＩ
基板等の上に形成することにより、トランジスタのバル
ク（基板領域）がトランジスタ毎に分離される。また、
それぞれのバルクに動作状態に応じた電位を与えること
で、トランジスタのしきい値電圧が制御される。

【００３９】本発明（請求項１〜４）によれば、ｋ段目
のインバータ回路におけるＭＯＳトランジスタが導通す
る時に、予めしきい値電圧を下げて電流駆動能力が高い
状態に設定しておくことができるため、回路が高速に動
作する。また、カットオフするときにはしきい値電圧を
上げておくことができるため、スタンドバイ電流が小さ
くなり、低電源電圧化された場合でも全振幅動作が可能
となる。これにより、ゲート長０．１μｍ以下の極微細
デバイスの信頼性を損なうことなく、高速，低消費電流
の回路を実現することが可能となる。

【００４０】本発明（請求項５〜１０）によれば、相補
型論理ゲートにおけるＭＯＳトランジスタがオンする時
にしきい値電圧が下がるため、電流駆動能力が高まる効
果がある。また、カットオフする時にしきい値電圧が上
がるため、スタンドバイ電流が小さくなる効果がある。
従って、電源電圧をカットオフしたときのしきい値電圧
の絶対値以下にすることが可能であり、ゲート長０．１
μｍ以下の極微細デバイスの信頼性を損なうことなく、
高速、低消費電流の回路を実現することが可能となる。

【００４１】本発明（請求項１１〜２０）によれば、出
力負荷容量を充電するとき、充電ＭＯＳトランジスタの
しきい値電圧を下げることができ、高速動作が可能とな
る。このとき、放電ＭＯＳトランジスタのしきい値電圧
を上げることができるため、スタンドバイ電流が低減で
きる。また、出力負荷容量を放電するとき、放電ＭＯＳ
トランジスタのしきい値電圧を下げることができ、高速
動作が可能となる。このとき、充電ＭＯＳトランジスタ
のしきい値電圧を上げることができるため、スタンドバ
イ電流が低減できる。

【００４２】本発明（請求項２１，２２）によれば、パ
ストランジスタ論理回路を構成するＭＯＳトランジスタ
の基板領域をゲートに与えられる入力信号で制御するこ
とにより、導通トランジスタのしきい値電圧が下がり、
非導通トランジスタのしきい値が上がる。さらに、パス
トランジスタ論理回路の出力をｎＭＯＳトランジスタだ
けで受け、ｐＭＯＳトランジスタでラッチする２線入力
のバッファ回路で増幅することにより、パストランジス
タ論理回路の出力容量が小さくなる。

【００４３】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。（実施形態１）図１は、本発明の第１の実施形態に係わ
るバッファ回路を示す図である。

【００４４】ｐＭＯＳトランジスタＭp1とｎＭＯＳトラ
ンジスタＭn1から１段目のインバータ回路Ｉ1 が構成さ
れている。同様に、Ｍp2とＭn2から２段目のインバータ
回路Ｉ2 が構成され、Ｍp3とＭn3から３段目のインバー
タ回路が構成されている。

【００４５】Ｍp1〜Ｍp3の各ソースは電源端（Ｖcc）に
接続され、Ｍn1〜Ｍn3の各ソースは接地端（Ｖss）に接
続されている。Ｍp1，Ｍn1の各ゲートは入力端子に共通
接続され、各ドレインはノードＮ1 に共通接続される。
Ｍp2，Ｍn2の各ゲートはノードＮ1 に共通接続され、各
ドレインはノードＮ2 に共通接続される。Ｍp3，Ｍn3の
各ゲートはノードＮ2 に共通接続され、各ドレインは出
力端子に共通接続される。なお、図中のＣL は負荷容量
を示している。

【００４６】ここまでの基本構成は前記図３１に示した
従来例と同様であるが、本実施形態では、インバータＩ
3 の各ＭＯＳトランジスタのバルクに与える電位を変え
ている。即ち、バッファ回路を構成する各ＭＯＳトラン
ジスタは公知のＳＯＩ技術を用いてＳＯＩ基板上に形成
されており、従って各トランジスタのバルク領域は全て
分離されている。そして、Ｍp3のバルクであるｎ型領域
及びＭn3のバルクであるｐ型領域には、インバータ回路
Ｉ1 の入力端子が接続されている。

【００４７】なお、Ｍp1，Ｍp2のバルクであるｎ型領域
には従来と同様に電源電圧Ｖccが与えられ、Ｍn1，Ｍn2
のバルクであるｐ型領域には従来と同様に接地電圧Ｖss
或いは負の電圧が印加されるものとなっている。

【００４８】次に、この回路の動作を図２の動作波形を
用いて説明する。Ｍn1，Ｍn2，Ｍp1，Ｍp2，Ｖn1，Ｖn2
については前記図３２の場合と基本的に同じなので、そ
の詳しい説明は省略する。

【００４９】いま、電源電圧Ｖccを０．５Ｖ、接地電圧
Ｖssを０Ｖとする。時刻ｔ0 からｔ1 までは入力電圧Ｖ
inは０．５Ｖであるから、Ｖout は“Ｌ”レベルとな
る。このとき、Ｍn3のバルク・ソース間には順バイアス
がかかるため、Ｍn3のしきい値電圧が下がる。このとき
のしきい値電圧ＶtnL を例えば０．１Ｖとする。また、
Ｍp3のバルク・ソース間電圧は０Ｖであり、このときの
Ｍp3のしきい値電圧の絶対値ＶtpH を例えば０．５Ｖと
する。この場合、Ｍn3は導通し、Ｍp3は完全にカットオ
フする。従って、Ｉss3 は殆ど流れず、出力電圧Ｖout
は０Ｖとなる。

【００５０】このとき、インバータＩ1 に流れるリーク
電流（サブスレッショルド電流）をＩsb1 とするとＩss
1 ＝Ｉsb1 であり、サブスレッショルド電流はゲート幅
に比例するのでＩss2 ＝３×Ｉsb1 となる。従来はイン
バータＩ3 に流れるリーク電流がＩss3 ＝９×Ｉsb1 と
大きく、このため低消費電力化に対応できなかったが、
本実施形態を用いればＭp3が完全にカットオフするた
め、Ｉss3 はほぼ０となり、このとき流れるスタンドバ
イ電流Ｉsbは従来の４／１３に低減できる。

【００５１】時刻ｔ1 からｔ2 においてＶinが低下し始
めると、Ｍp3のバルク・ソース間には順バイアスがかか
るためしきい値電圧の絶対値は小さくなる。このときの
しきい値電圧の絶対値ＶtpL を例えば０．１Ｖとする。
また、Ｍn3のバルク・ソース間電圧は０Ｖに近づくた
め、しきい値電圧は大きくなる。このときのしきい値電
圧ＶtnH を例えば０．５Ｖとする。この場合、Ｍn3は非
導通状態へと遷移し、Ｖn2が０．４Ｖ以下になるとＭp3
は導通する。従って、Ｖout は“Ｈ”レベルへと遷移す
る。

【００５２】時刻ｔ2 からｔ3 ではＶinはスタンドバイ
状態であり、０Ｖ一定である。Ｖn2は“Ｌ”レベルとな
り、このとき、Ｍp3のしきい値電圧の絶対値は０．１
Ｖ、Ｍn3のしきい値電圧の絶対値は０．５Ｖとなる。こ
の場合、Ｍp3は導通し、Ｍn3は完全にカットオフする。
従って、このとき流れるスタンドバイ電流ＩsbもＩss
1，Ｉss2 の和のみであり、従来の４／１３に低減でき
る。

【００５３】時刻ｔ3 からｔ4 でＶinが０Ｖから０．５
Ｖへと遷移すると、Ｍp3のバルク・ソース間電圧は０Ｖ
となり、しきい値電圧の絶対値が０．１Ｖから０．５Ｖ
へと上昇する。また、Ｍn3のバルクソース間には順バイ
アスがかかるためしきい値電圧は０．５Ｖから０．１Ｖ
に低下する。従って、Ｖn2が０Ｖから０．５Ｖへと遷移
するときには、Ｍp3は非導通となり、Ｖn2が０．１Ｖ以
上になるとＭn3が導通するため、Ｖout は０Ｖとなる。

【００５４】このように本実施形態では、３段目のイン
バータを構成するＭn3，Ｍp3のバルクの電圧を制御する
ことによって、Ｍn3，Ｍp3がオンするときに予めしきい
値電圧を下げて電流駆動能力が高い状態に設定しておく
ことができるため、３段目のインバータを高速に動作さ
せることができる。また、カットオフ時にはしきい値電
圧を上げておくことができるため、Ｍn3，Ｍp3のサブス
レッショルド電流が殆ど０となり、スタンドバイ電流を
従来の４／１３に低減することができる。（実施形態２）図３は、本発明の第２の実施形態に係わ
るバッファ回路を示す図である。なお、図１と共通の部
分には同一符号を付して、その詳しい説明は省略する。

【００５５】本実施形態が先に説明した第１の実施形態
と異なる点は、インバータＩ1 ，Ｉ2 ののＭＯＳトラン
ジスタのバルクを各々の入力に接続したことにある。即
ち、Ｉ1 のＭＯＳトランジスタＭp1，Ｍn1のバルクは入
力端子に接続され、Ｉ2 のＭＯＳトランジスタＭp2，Ｍ
n2のバルクはノードＮ1 に接続されている。

【００５６】このような構成であれば、図４の動作タイ
ミング図に示すようにＭn1，Ｍn2，Ｍp1，Ｍp2のしきい
値電圧も入力電圧に応じて変化するようになる。このと
き、Ｖn1，Ｖn2も全振幅動作するようになるので、Ｍn
2，Ｍn3，Ｍp2，Ｍp3のゲートソース間電圧が大きくな
り、インバータＩ2 ，Ｉ3 の遅延時間の和ｔ_p が従来に
比べて小さくなる。また、スタンドバイ時にＩss1 ，Ｉ
ss2 が殆ど流れなくなるため、スタンドバイ電流はさら
に小さくなることになる。（実施形態３）図５は、本発明の第３の実施形態に係わ
るバッファ回路を示す図である。このバッファ回路は、
３段以上のインバータ回路から構成した例である。

【００５７】このようにバッファ回路が３段以上のイン
バータ回路列となる場合には、図５に示すように、ｋ
（≧３）段目のインバータＩ_k を構成するＭＯＳトラン
ジスタのバルクをインバータＩ_k-2m（ｍ＝１，２，…、
但し２ｍ≦ｋ−１）の入力端子に接続すれば良い。この
場合も、ｋ段目のインバータＩ_k 以外のインバータ、例
えばＩ_k-1 ，Ｉ_k-2 を構成するＭＯＳトランジスタのバ
ルクを各々の入力に接続しても良い。（実施形態４）図６（ａ）（ｂ）は、本発明の第４の実
施形態に係わるバッファ回路を示す回路構成図である。

【００５８】図６（ａ）の回路は、３段以上のインバー
タ回路列の入力側にＮＡＮＤ回路１０を接続した例であ
る。なお、ＮＡＮＤ回路１０の代わりに、ＮＯＲ回路等
の他の論理回路を用いても良い。また、図６（ｂ）の回
路は、３段以上のインバータ回路列の出力側にＮＡＮＤ
回路２０を接続した例である。この場合も（ａ）の場合
と同様に、ＮＡＮＤ回路２０の代わりにＮＯＲ回路等の
他の論理回路を用いても良い。

【００５９】また、入力側、出力側両方に論理回路を接
続しても良い。さらに、これらの組み合わせによって種
々の回路が実現できる。（実施形態５）図７は、本発明の第５の実施形態に係わ
る相補型論理ゲートを示す回路構成図である。

【００６０】Ｍ３，Ｍ４はそれぞれゲートに相補型の信
号ＩＮ，／ＩＮが入力されるｎＭＯＳトランジスタであ
り、ソースは共通に接地端（Ｖss）に接続され、ドレイ
ンからそれぞれ相補型の信号ＯＵＴ，／ＯＵＴが出力さ
れる。Ｍ１，Ｍ２はそれぞれのゲートをＯＵＴ，／ＯＵ
Ｔに交差接続したｐＭＯＳトランジスタであり、ソース
は共通に電源端（Ｖcc）に接続され、ドレインはそれぞ
れＯＵＴ，／ＯＵＴに接続されている。

【００６１】ここまでの基本構成は前記図３３に示した
従来例と同様であるが、本実施形態では、各トランジス
タのバルクに与える電位を変えている。即ち、ＭＯＳト
ランジスタＭ１〜Ｍ４は公知のＳＯＩ技術を用いて、Ｓ
ＯＩ基板上に形成されており、バルク領域は全て分離さ
れている。そして、Ｍ１，Ｍ３のバルクは信号ＩＮが入
力される入力端に接続され、Ｍ２，Ｍ４は信号／ＩＮが
入力される入力端に接続されている。

【００６２】図８を用いて、本実施形態の相補型論理ゲ
ートの動作を説明する。入力信号ＩＮ，／ＩＮは電源電
圧Ｖccと接地電圧Ｖssの間の振幅を持つ相補型信号であ
る。電源電圧Ｖccは０．５Ｖ、接地電圧Ｖssは０Ｖとす
る。

【００６３】時刻ｔ0 からｔ1 の間、ＩＮは０．５Ｖ、
／ＩＮは０Ｖであるから、基板バイアス効果によりｎＭ
ＯＳトランジスタＭ３のしきい値電圧ＶtnL はｎＭＯＳ
トランジスタＭ４のしきい値電圧の絶対値ＶtnH より低
くなる。いま、ＶtnL ＝０．１Ｖ，ＶtnH ＝０．５Ｖと
すると、Ｍ３はオン、Ｍ４はオフであり、Ｍ４のサブス
レッショルド電流は殆ど流れない。

【００６４】一方、ｐＭＯＳトランジスタＭ１のしきい
値電圧の絶対値ＶtpH はｐＭＯＳトランジスタＭ２のし
きい値電圧の絶対値ＶtpL より大きい。従って、Ｍ１の
サブスレッショルド電流は殆ど流れない。その結果、貫
通電流は殆ど流れず、Ｉsbは小さくなる。

【００６５】時刻ｔ1 からｔ2 ではＩＮ，／ＩＮが遷移
するため、全てのＭＯＳトランジスタがオンし、Ｉccが
流れる。時刻ｔ2 からｔ3 の間、ＩＮは０Ｖ、／ＩＮは
０．５ＶであるからＭ１のしきい値電圧の絶対値はＶtp
H に、Ｍ２のしきい値電圧の絶対値はＶtpL 、Ｍ３のし
きい値電圧はＶtnL 、Ｍ４のしきい値電圧はＶtnH にな
る。従って、Ｍ１はオン、Ｍ２はオフ、Ｍ３はオフ、Ｍ
４はオンし、Ｍ２，Ｍ３のサブスレッショルド電流は小
さくなる。

【００６６】時刻ｔ3 からｔ4 ではＩＮ，／ＩＮが遷移
するため、全てのＭＯＳトランジスタがオンし、Ｉccが
流れる。このように本実施形態によれば、Ｍ１，Ｍ３の
バルクをＩＮの入力端に接続し、Ｍ２，Ｍ４のバルクを
／ＩＮの入力端に接続することにより、オンするＭＯＳ
トランジスタのしきい値電圧を下げ、オフするＭＯＳト
ランジスタのしきい値電圧を上げることができる。そし
て、オンするＭＯＳトランジスタのしきい値電圧を下げ
ることにより電流駆動能力を高めることができ、オフす
るＭＯＳトランジスタのしきい値電圧を上げることによ
りスタンドバイ電流を小さくすることができる。これに
より、高速，低消費電流の回路を実現することが可能と
なる。（実施形態６）図９は、本発明の第６の実施形態に係わ
るｎ入力の相補型ゲートを示す回路構成図である。

【００６７】第１のｐＭＯＳトランジスタＭ１のソース
は電源端（Ｖcc）に接続され、ゲートとバルク（基板領
域）は第１の出力ノード（ＯＵＴ）に接続され、ソース
は第２の出力ノード（／ＯＵＴ）に接続されている。第
２のｐＭＯＳトランジスタＭ２のソースはＶccに接続さ
れ、ゲートとバルクは第２の出力ノードに接続され、ソ
ースは第１の出力ノードに接続されている。そして、第
１の出力ノードとＶssとの間に、複数の信号ＩＮ（1,2,
…,n）が入力される第１の入力回路３０が挿入され、第
２の出力ノードとＶssとの間に、入力信号ＩＮの相補信
号／ＩＮが入力される第２の入力回路４０が挿入されて
いる。

【００６８】このように、ｐＭＯＳトランジスタＭ１，
Ｍ２のバルク電位はそれぞれのゲートに接続されてい
る。Ｍ１がカットオフしているとき、ＯＵＴはＶcc＝
０．５Ｖ、／ＯＵＴはＶss＝０Ｖである。このとき、Ｍ
１のバルク・ソース間電圧Ｖbsは０Ｖであるため、しき
い値電圧は−ＶtpH となり、サブスレッショルド電流は
小さい。一方、Ｍ２のバルク・ソース間電圧Ｖbsは−
０．５Ｖであるため、しきい値電圧は−ＶtpL となり、
Ｍ２はオンする。

【００６９】入力回路３０，４０の例を図１０に示す。
図１０（ａ）は１つのｎＭＯＳトランジスタＭ５から構
成された１入力の回路である。Ｍ５のバルクは入力であ
るゲートに接続され、カットオフ時のしきい値電圧をＶ
tnH に、オン時のしきい値電圧をＶtnL に制御する。

【００７０】図１０（ｃ）は２つのｎＭＯＳトランジス
タＭ８，Ｍ９を並列に接続し、２入力のＯＲ回路構成に
した例である。この場合もＭ８，Ｍ９のバルクをそれぞ
れのゲートに接続し、カットオフ時のしきい値電圧をＶ
tnH に、オン時のしきい値電圧をＶtnL に制御する。

【００７１】以上１入力、２入力の場合を示したが、３
入力以上の多入力のＯＲ回路構成、或いはこれらを組合
せた回路構成でも同様に、バルクをそれぞれのゲートに
接続することによって、しきい値電圧を制御することが
できる。（実施形態７）図１１は、本発明の第７の実施形態に係
わる論理ゲート回路を示す回路構成図である。ＭＯＳト
ランジスタは公知のＳＯＩ技術を用いてＳＯＩ基板上に
形成されている。従って、各トランジスタのバルク領域
は全て分離されている。

【００７２】デプレッションタイプのｎＭＯＳトランジ
スタＭ３のゲートは電源端（Ｖcc）に接続され、バルク
はソースであるノードＡに接続されている。また、ｎＭ
ＯＳトランジスタＭ４のゲートはＶccに接続され、バル
クはノードＡに接続されている。そして、Ｍ３のソース
（ノードＡ）と接地端（Ｖss）の間に、複数の信号ＩＮ
（1,2,…,n）が入力される第１の入力回路５０が挿入さ
れ、同様にＭ４のソースとＶssの間に、上記信号ＩＮが
入力される第２の入力回路６０が挿入されている。

【００７３】入力回路５０，６０は前記図１０に示すよ
うに構成されている。図１０（ａ）はｎ＝１の場合であ
り、ＭＯＳトランジスタＭ５のバルクがゲートに接続さ
れている。図１０（ｂ）は２つのＭＯＳトランジスタＭ
６，Ｍ７を直列に接続し、２入力のＡＮＤ回路構成にし
た場合であり、Ｍ６のバルクはＭ６のゲートに、Ｍ７の
バルクはＭ７のゲートにそれぞれ接続されている。図１
０（ｃ）は２つのＭＯＳトランジスタＭ８，Ｍ９を並列
に接続し、２入力のＯＲ回路構成にした場合であり、Ｍ
８のバルクはＭ８のゲートに、Ｍ９のバルクはＭ９のゲ
ートにそれぞれ接続されている。５０，６０の入力回路
は全く同じ構成であるが、トランジスタのゲート幅は異
なるものであってもよい。

【００７４】図１０（ａ）の入力ＩＮ1 がハイレベルの
場合と、図１０（ｂ）のＩＮ1 とＩＮ2 の両方がハイレ
ベルの場合と、図１０（ｃ）のＩＮ1 とＩＮ2 の少くと
も一方がハイレベルの場合とでは、図１１の論理ゲート
は全く同じ動作をする。また、図１０（ａ）の入力ＩＮ
1 がロウレベルの場合と、図１０（ｂ）のＩＮ1 とＩＮ
2 の少くとも一方がロウレベルの場合と、図１０（ｃ）
のＩＮ1 とＩＮ2 の両方がロウレベルの場合とでは、図
１１の論理ゲートは全く同じ動作をする。

【００７５】次に、図１２のタイミング図を用いて図１
１の回路を用いた場合の論理ゲートの動作を説明する。
電源電圧Ｖccは０．５Ｖ、接地電圧Ｖssは０Ｖとする。
また、入力回路５０，６０は図１０（ａ）に示す構成と
する。

【００７６】時刻ｔ0 からｔ1 の間、ＩＮは０．５Ｖで
あるから、入力回路５０のＭＯＳトランジスタＭ５のバ
ルク・ソース間は０．５Ｖの順方向バイアスがかかり、
バルク・ソース間が０Ｖのときに比べ、しきい値電圧が
低くなる。このときのしきい値電圧を０Ｖとする。デプ
レッションタイプのトランジスタＭ３のバルク・ソース
間電圧は常に０Ｖであり、このときのしきい値電圧を０
Ｖとする。Ｍ５がオン状態であり、このときＭ３もオン
状態であるが、Ｍ５の電流駆動能力がＭ３のそれよりも
ずっと大きい場合、ノードＡはほぼＶssになる。

【００７７】入力回路６０のＭＯＳトランジスタＭ５も
同様オン状態であるため、出力ＯＵＴはＶssになる。こ
のとき、Ｍ４のバルク・ソース間電圧はＭ３と同様０Ｖ
であり、このときのしきい値電圧をＶccとする。このよ
うにすることで、Ｍ４は完全にカットオフし、サブスレ
ッショルド電流は殆ど流れない。

【００７８】時刻ｔ1 からｔ2 でＩＮがＶccからＶssに
遷移すると、Ｍ５のバルク・ソース間電圧が０Ｖになる
ため、しきい値電圧が上昇し、０．５Ｖになる。従っ
て、Ｍ５は完全にカットオフする。このとき、ノードＡ
はＭ３により充電され、電位が上昇する。そうすると、
Ｍ４のバルク・ソース間電圧が順バイアスになりＭ４の
しきい値電圧が低下し、Ｍ４がオン状態になる。そし
て、出力ＯＵＴがほぼＶccまで充電される。

【００７９】時刻ｔ2 からｔ3 のスタンドバイ状態では
Ｍ５が完全にカットオフしているため、スタンドバイ電
流は流れない。時刻ｔ3 からｔ4 では、ＩＮがＶssから
Ｖccに遷移し、Ｍ５がオン状態になるため、電流が流
れ、ノードＡ，出力ＯＵＴがＶssになる。

【００８０】本実施形態の論理ゲートにおいては、デプ
レッションタイプトランジスタＭ３を常にオン状態に
し、さらにＭ３のゲート幅をＭ４，Ｍ５よりずっと小さ
くすることでスタンドバイ電流を小さくすることができ
る。これは負荷容量が大きくなってもＭ３のゲート幅を
大きくする必要はない。

【００８１】また、図１０（ｂ）（ｃ）には２入力の場
合を示したが、３入力以上の多入力ＡＮＤ，ＯＲ回路構
成、或いはこれらを組合せた回路構成でも同様に本発明
は有効である。（実施形態８，９）図１３は本発明の第８の実施形態を
示す回路構成図であり、図１４は本発明の第９の実施形
態を示す回路構成図である。

【００８２】図１３の実施形態が図１１の実施形態と異
なるのは、デプレッションタイプのｎＭＯＳトランジス
タＭ３のバルクが出力ＯＵＴに接続されている点であ
る。この論理ゲートにおいても、動作マージンを低下さ
せることなくスタンドバイ電流を低減することが可能で
ある。

【００８３】図１４の実施形態が図１１の実施形態と異
なるのは、デプレッションタイプのｎＭＯＳトランジス
タＭ３を抵抗Ｒ１に置き換えた点である。この論理ゲー
トにおいても、動作マージンを低下させることなくスタ
ンドバイ電流を低減することが可能である。

【００８４】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。例えば、第５の実施
形態の変形例として、図１５に示すように、入力信号Ｉ
Ｎ，／ＩＮと基板との間に遅延回路７０を入れ、ゲート
と基板電位の動作タイミングをずらすようにしてもよ
い。この場合、入力ＩＮ，／ＩＮは遅延回路７０により
に遅延時間τだけ遅れてＭＯＳトランジスタＭ３，Ｍ４
にそれぞれ入力される。これにより、ＭＯＳトランジス
タＭ３又はＭ４が動作するより前に、ＭＯＳトランジス
タＭ１，Ｍ２，Ｍ３，Ｍ４の基板電位が制御される。

【００８５】また、前記図１０（ａ）〜（ｃ）に示した
第６〜第９の実施形態における入力回路の変形例とし
て、図１６（ａ）〜（ｃ）に示すように、入力回路１，
２を構成するｎＭＯＳトランジスタの入力と基板との間
に遅延回路７０を入れるようにしてもよい。

【００８６】図１６（ａ）においては、入力ＩＮ１が遅
延回路７０により遅延時間τだけ遅れてＭＯＳトランジ
スタＭ５に入力される。これにより、Ｍ５が動作するよ
り前に基板電位が制御される。図１６（ｂ）において
は、入力ＩＮ１，ＩＮ２が遅延回路７０により遅延時間
τだけ遅れてＭＯＳトランジスタＭ６，Ｍ７にそれぞれ
入力される。これにより、Ｍ６，Ｍ７が動作するより前
にＭ６，Ｍ７の基板電位が制御される。図１６（ｃ）に
おいては、入力ＩＮ１，ＩＮ２が遅延回路７０によりＭ
ＯＳトランジスタＭ８，Ｍ９にそれぞれ入力される。こ
れにより、Ｍ６，Ｍ７が動作するより前にＭ６，Ｍ７の
基板電位が制御される。（実施形態１０）図１７は、本発明の第１０の実施形態
に係わるパストランジスタ論理回路とバッファ回路を示
す回路構成図である。

【００８７】１は２ｎ個の相補信号ＩＮ１，／ＩＮ１，
…，ＩＮｎ，／ＩＮｎが入力され、２つの相補信号Ｙ，
／Ｙが出力されるパストランジスタ論理回路である。Ｍ
１１は、ソースが電源電圧Ｖccに接続され、ゲートが出
力端子ＯＵＴに接続され、ドレインが出力端子／ＯＵＴ
に接続され、基板領域がパストランジスタ論理回路１の
出力Ｙに接続されたｐＭＯＳトランジスタである。Ｍ１
２は、ソースがＶccに接続され、ゲートが／ＯＵＴに接
続され、ドレインがＯＵＴに接続され、基板領域がパス
トランジスタ論理回路１の出力／Ｙに接続されたｐＭＯ
Ｓトランジスタである。Ｍ１３は、ソースが接地電位Ｖ
ssに接続され、ゲートと基板領域が出力Ｙが接続され、
ドレインが／ＯＵＴに接続されたｎＭＯＳトランジスタ
である。Ｍ１４は、ソースがＶssに接続され、ゲートと
基板領域が出力／Ｙに接続され、ドレインがＯＵＴに接
続されたｎＭＯＳトランジスタである。ここで、各トラ
ンジスタＭ１１〜Ｍ１４はＳＯＩ基板上に形成されてい
る。

【００８８】ＭＯＳトランジスタＭ１１〜Ｍ１４で構成
される回路は、パストランジスタ論理回路１の相補出力
信号Ｙ，／Ｙを入力し、相補信号ＯＵＴ，／ＯＵＴを出
力する２線入力バッファ回路である。

【００８９】この２線入力バッファ回路の入力容量はｎ
ＭＯＳトランジスタＭ１３又はＭ１４のゲート容量及び
基板容量と、ｐＭＯＳトランジスタＭ１１又はＭ１２の
基板容量である。しかしながら、ＳＯＩ基板上に形成さ
れたＭＯＳトランジスタはソース・ドレイン接合容量が
殆どないため、基板容量もほぼゼロである。従って、こ
の２線入力バッファ回路の入力容量はｎＭＯＳトランジ
スタＭ１３又はＭ１４のゲート容量だけになる。このよ
うにパストランジスタ論理回路１の出力負荷容量は、従
来のＣＭＯＳインバータで構成されたバッファ回路に比
べ小さくなる。このため、パストランジスタ論理回路１
を構成するトランジスタのゲート幅を大きくする必要は
なく、素子面積の低減及び消費電力の低減に寄与するこ
とができる。

【００９０】図１８〜２９は、それぞれパストランジス
タ論理回路１の例を示す回路構成図である。図１８
（ａ）は、２入力論理積（ＡＮＤ）である。即ち、ｎＭ
ＯＳトランジスタＭ１５のドレインには信号ＸＡが入力
され、ゲート及び基板領域には信号ＸＢが入力され、ソ
ースは出力Ｙに接続され、ｎＭＯＳトランジスタＭ１６
のドレインには信号ＸＢが入力され、ゲート及び基板領
域には信号ＸＢの相補信号／ＸＢが入力され、ソースは
出力Ｙに接続されている。

【００９１】入力信号ＸＢが論理１のとき、ｎＭＯＳト
ランジスタＭ１５は導通、ｎＭＯＳトランジスタＭ１６
は非導通である。その結果、出力Ｙは信号ＸＡと同じ論
理になり、ＸＡが論理０の時は論理０に、ＸＡが論理１
の時は論理１になる。このとき、ＭＯＳトランジスタＭ
１５の基板領域には論理１の信号ＸＢが入力されている
ため、ＭＯＳトランジスタＭ１５のしきい値電圧が低下
する。このときのしきい値電圧を０Ｖとすると、論理１
出力時のしきい値落ちはない。

【００９２】一方、入力信号ＸＢが論理０のとき、ｎＭ
ＯＳトランジスタＭ１５は非導通、ｎＭＯＳトランジス
タＭ１６は導通である。その結果、出力ノードＮ１は信
号ＸＢと同じ論理０になる。即ち、このＡＮＤ回路にお
いては、入力信号ＸＡ，ＸＢが共に論理１の時、出力Ｙ
はしきい値落ちのない論理１が出力され、それ以外の組
み合わせでは論理０が出力される。

【００９３】図１８（ｂ）は、２入力否定論理積（ＮＡ
ＮＤ）である。即ち、ｎＭＯＳトランジスタＭ１７のド
レインには信号／ＸＡが入力され、ゲート及び基板領域
には信号ＸＢが入力され、ソースは出力／Ｙに接続さ
れ、ｎＭＯＳトランジスタＭ１８のドレインには信号／
ＸＢが入力され、ゲート及び基板領域には信号／ＸＢが
入力され、ソースは出力／Ｙに接続されている。この場
合も同様に考えると、入力信号ＸＡ，ＸＢが共に論理１
の時、出力Ｙは論理０が出力され、それ以外の組み合わ
せではしきい値落ちのない論理１が出力される。

【００９４】図１９（ａ）は、２入力論理和（ＯＲ）で
ある。即ち、ｎＭＯＳトランジスタＭ１９のドレインに
は信号ＸＡが入力され、ゲート及び基板領域には信号／
ＸＢが入力され、ソースは出力Ｙに接続され、ｎＭＯＳ
トランジスタＭ２０のドレインには信号ＸＢが入力さ
れ、ゲート及び基板領域には信号ＸＢが入力され、ソー
スは出力Ｙに接続されている。この場合も同様に考える
と、入力信号ＸＡ，ＸＢが共に論理０の時、出力Ｙは論
理０が出力され、それ以外の組み合わせではしきい値落
ちのない論理１が出力される。

【００９５】図１９（ｂ）は、２入力否定論理和（ＮＯ
Ｒ）である。即ち、ｎＭＯＳトランジスタＭ２１のドレ
インには信号／ＸＡが入力され、ゲート及び基板領域に
は信号／ＸＢが入力され、ソースは出力／Ｙに接続さ
れ、ｎＭＯＳトランジスタＭ２２のドレインには信号／
ＸＢが入力され、ゲート及び基板領域には信号ＸＢが入
力され、ソースは出力／Ｙに接続されている。この場合
も同様に考えると、入力信号ＸＡ，ＸＢが共に論理０の
時、出力Ｙはしきい値落ちのない論理１が出力され、そ
れ以外の組み合わせでは論理０が出力される。

【００９６】図２０（ａ）は、２入力排他的論理和（Ｅ
ＸＯＲ）である。即ち、ｎＭＯＳトランジスタＭ２３の
ドレインには信号ＸＡが入力され、ゲート及び基板領域
には信号／ＸＢが入力され、ソースは出力Ｙに接続さ
れ、ｎＭＯＳトランジスタＭ２４のドレインには信号／
ＸＡが入力され、ゲート及び基板領域には信号ＸＢが入
力され、ソースは出力Ｙに接続されている。この場合も
同様に考えると、入力信号ＸＡ，ＸＢが共に論理０又は
論理１の時、出力Ｙは論理０が出力され、それ以外の組
み合わせではしきい値落ちのない論理１が出力される。

【００９７】図２０（ｂ）は、２入力排他的否定論理和
（ＥＸＮＯＲ）である。即ち、ｎＭＯＳトランジスタＭ
２５のドレインには信号／ＸＡが入力され、ゲート及び
基板領域には信号／ＸＢが入力され、ソースは出力／Ｙ
に接続され、ｎＭＯＳトランジスタＭ２６のドレインに
は信号ＸＡが入力され、ゲート及び基板領域には信号Ｘ
Ｂが入力し、ソースは出力／Ｙに接続されている。この
場合も同様に考えると、入力信号ＸＡ，ＸＢが共に論理
０又は論理１の時、出力Ｙはしきい値落ちのない論理１
が出力され、それ以外の組み合わせでは論理０が出力さ
れる。

【００９８】図２１（ａ）は、３入力ＡＮＤである。即
ち、ｎＭＯＳトランジスタＭ２７のドレインには信号Ｘ
Ｃが入力され、ゲート及び基板領域には信号ＸＡが入力
され、ソースはノードＮ１に接続され、ｎＭＯＳトラン
ジスタＭ２８のドレインはノードＮ１に接続され、ゲー
ト及び基板領域には信号ＸＢが入力され、ソースは出力
Ｙに接続されている。さらに、ｎＭＯＳトランジスタＭ
２９のドレインには信号ＸＡが入力され、ゲート及び基
板領域には信号／ＸＡが入力され、ソースは出力Ｙに接
続され、ｎＭＯＳトランジスタＭ３０のドレインには信
号ＸＢが入力され、ゲート及び基板領域には信号／ＸＢ
が入力され、ソースは出力Ｙに接続されている。

【００９９】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣが共に論理１の時、出力Ｙはしきい値落
ちのない論理１が出力され、それ以外の組み合わせでは
論理０が出力される。

【０１００】図２１（ｂ）は、３入力ＮＡＮＤである。
即ち、ｎＭＯＳトランジスタＭ３１のドレインには信号
／ＸＣが入力され、ゲート及び基板領域には信号ＸＡが
入力され、ソースはノードＮ２に接続され、ｎＭＯＳト
ランジスタＭ３２のドレインにはノードＮ２に接続さ
れ、ゲート及び基板領域には信号ＸＢが入力され、ソー
スは出力／Ｙに接続されている。さらに、ｎＭＯＳトラ
ンジスタＭ３３のドレインには信号／ＸＡが入力され、
ゲート及び基板領域には信号／ＸＡが入力され、ソース
は出力／Ｙに接続され、ｎＭＯＳトランジスタＭ３４の
ドレインには信号／ＸＢが入力され、ゲート及び基板領
域には信号／ＸＢが入力され、ソースは出力／Ｙに接続
されている。

【０１０１】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣが共に論理１の時、出力Ｙは論理０が出
力され、それ以外の組み合わせではしきい値落ちのない
論理１が出力される。

【０１０２】図２２（ａ）は３入力ＯＲである。即ち、
ｎＭＯＳトランジスタＭ３５のドレインには信号ＸＣが
入力され、ゲート及び基板領域には信号／ＸＡが入力さ
れ、ソースはノードＮ３に接続され、ｎＭＯＳトランジ
スタＭ３６のドレインはノードＮ３に接続され、ゲート
及び基板領域には信号／ＸＢが入力され、ソースは出力
Ｙに接続されている。さらに、ｎＭＯＳトランジスタＭ
３７のドレインには信号ＸＡが入力され、ゲート及び基
板領域には信号ＸＡが入力され、ソースは出力Ｙに接続
され、ｎＭＯＳトランジスタＭ３８のドレインには信号
ＸＢが入力され、ゲート及び基板領域には信号ＸＢが入
力され、ソースは出力Ｙに接続されている。

【０１０３】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣが共に論理０の時、出力Ｙは論理０が出
力され、それ以外の組み合わせではしきい値落ちのない
論理１が出力される。

【０１０４】図２２（ｂ）は、３入力ＮＯＲである。即
ち、ｎＭＯＳトランジスタＭ３９のドレインには信号／
ＸＣが入力され、ゲート及び基板領域には信号／ＸＡが
入力され、ソースはノードＮ４に接続され、ｎＭＯＳト
ランジスタＭ４０のドレインはノードＮ４に接続され、
ゲート及び基板領域には信号／ＸＢが入力され、ソース
は出力／Ｙに接続されている。さらに、ｎＭＯＳトラン
ジスタＭ４１のドレインには信号／ＸＡが入力され、ゲ
ート及び基板領域には信号ＸＡが入力され、ソースは出
力／Ｙに接続され、ｎＭＯＳトランジスタＭ４２のドレ
インには信号／ＸＢが入力され、ゲート及び基板領域に
は信号ＸＢが入力され、ソースは出力／Ｙに接続されて
いる。

【０１０５】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣが共に論理０の時、出力Ｙはしきい値落
ちのない論理１が出力され、それ以外の組み合わせでは
論理０が出力される。

【０１０６】図２３は、３入力ＥＸＯＲ／ＥＸＮＯＲで
ある。即ち、ｎＭＯＳトランジスタＭ４３のドレインに
は信号ＸＢが入力され、ゲート及び基板領域には信号Ｘ
Ａが入力され、ソースはノードＮ５に接続され、ｎＭＯ
ＳトランジスタＭ４４のドレインには信号／ＸＢが入力
され、ゲート及び基板領域には信号／ＸＡが入力され、
ソースはノードＮ５に接続されている。さらに、ｎＭＯ
ＳトランジスタＭ４５のドレインには信号ＸＢが入力さ
れ、ゲート及び基板領域には信号／ＸＡが入力され、ソ
ースはノードＮ６に接続され、ｎＭＯＳトランジスタＭ
４６のドレインには信号／ＸＢが入力され、ゲート及び
基板領域には信号ＸＡが入力され、ソースはノードＮ６
に接続されている。

【０１０７】また、ｎＭＯＳトランジスタＭ４７のドレ
インはノードＮ５に接続され、ゲート及び基板領域には
信号／ＸＣが入力され、ソースは出力Ｙに接続され、ｎ
ＭＯＳトランジスタＭ４８のドレインはノードＮ５に接
続され、ゲート及び基板領域には信号ＸＣが入力され、
ソースは出力Ｙに接続されている。さらに、ｎＭＯＳト
ランジスタＭ４９のドレインはノードＮ６に接続され、
ゲート及び基板領域には信号ＸＣが入力され、ソースは
出力／Ｙに接続され、ｎＭＯＳトランジスタＭ５０のド
レインはノードＮ６に接続され、ゲート及び基板領域に
は信号／ＸＣが入力され、ソースは出力／Ｙに接続され
ている。

【０１０８】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣが共に論理０又は論理１の時、出力Ｙは
しきい値落ちのない論理１が出力され、出力／Ｙは論理
０が出力され、それ以外の組み合わせでは出力Ｙは論理
０が出力され、出力／Ｙはしきい値落ちのない論理１が
出力される。この出力はまた、全加算器の和信号ＳＵ
Ｍ，／ＳＵＭでもある。

【０１０９】図２４（ａ）は、全加算器のキャリー信号
Ｃ0 発生回路である。即ち、ｎＭＯＳトランジスタＭ５
１のドレインには信号／ＸＡが入力され、ゲート及び基
板領域には信号ＸＢが入力され、ソースはノードＮ７に
接続され、ｎＭＯＳトランジスタＭ５２のドレインには
信号／ＸＣが入力され、ゲート及び基板領域には信号／
ＸＢが入力され、ソースはノードＮ７に接続され、ｎＭ
ＯＳトランジスタＭ５３のドレインには信号／ＸＡが入
力され、ゲート及び基板領域には信号／ＸＢが入力さ
れ、ソースはノードＮ８に接続され、ｎＭＯＳトランジ
スタＭ５４のドレインには信号／ＸＣが入力され、ゲー
ト及び基板領域には信号ＸＢが入力され、ソースはノー
ドＮ８に接続されている。

【０１１０】さらに、ｎＭＯＳトランジスタＭ５５のド
レインはノードＮ７に接続され、ゲート及び基板領域に
は信号ＸＡが入力され、ソースは出力Ｃ０に接続され、
ｎＭＯＳトランジスタＭ５６のドレインはノードＮ８に
接続され、ゲート及び基板領域には信号／ＸＡが入力さ
れ、ソースは出力Ｃ0 に接続されている。

【０１１１】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣのうちの少なくとも２つが共に論理１の
時、出力Ｃ０はしきい値落ちのない論理１が出力され、
それ以外の組み合わせでは論理０が出力される。

【０１１２】図２４（ｂ）は、キャリー信号の補信号／
Ｃ0 発生回路である。即ち、ｎＭＯＳトランジスタＭ５
７のドレインには信号ＸＡが入力され、ゲート及び基板
領域には信号ＸＢが入力され、ソースはノードＮ９に接
続され、ｎＭＯＳトランジスタＭ５８のドレインには信
号ＸＣが入力され、ゲート及び基板領域には信号／ＸＢ
が入力され、ソースはノードＮ９に接続され、ｎＭＯＳ
トランジスタＭ５９のドレインには信号ＸＡが入力さ
れ、ゲート及び基板領域には信号／ＸＢが入力され、ソ
ースはノードＮ１０に接続され、ｎＭＯＳトランジスタ
Ｍ６０のドレインには信号ＸＣが入力され、ゲート及び
基板領域には信号ＸＢが入力され、ソースはノードＮ１
０に接続されている。

【０１１３】さらに、ｎＭＯＳトランジスタＭ６１のド
レインはノードＮ９に接続され、ゲート及び基板領域に
は信号ＸＡが入力され、ソースは出力／Ｃ０に接続さ
れ、ｎＭＯＳトランジスタＭ６２のドレインはノードＮ
１０に接続され、ゲート及び基板領域には信号／ＸＡが
入力され、ソースは出力／Ｃ０に接続されている。

【０１１４】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣのうち少なくとも２つが共に論理１の
時、出力／Ｃ０は論理０が出力され、それ以外の組み合
わせではしきい値落ちのない論理１が出力される。

【０１１５】図２５（ａ）は、２入力ＡＮＤの他の例で
ある。即ち、ｐＭＯＳトランジスタＭ６３のソースには
信号ＸＡが入力され、ゲート及び基板領域には信号／Ｘ
Ｂが入力され、ドレインは出力Ｙに接続され、ｎＭＯＳ
トランジスタＭ６４のドレインは出力Ｙに接続され、ゲ
ート及び基板領域には信号／ＸＢが入力され、ソースは
接地電位Ｖssに接続されている。さらに、ｐＭＯＳトラ
ンジスタＭ６５のソースには信号ＸＢが入力され、ゲー
ト及び基板領域には信号／ＸＡが入力され、ドレインは
出力Ｙに接続され、ｎＭＯＳトランジスタＭ６６のドレ
インは出力Ｙに接続され、ゲート及び基板領域には信号
／ＸＡが入力され、ソースは接地電位Ｖssに接続されて
いる。

【０１１６】入力信号ＸＡ，ＸＢが共に論理０のとき、
ｐＭＯＳトランジスタＭ６３，Ｍ６５は共に非導通、ｎ
ＭＯＳトランジスタＭ６４，Ｍ６６は共に導通である。
その結果、出力Ｙは論理０が出力される。入力信号ＸＡ
が論理１，ＸＢが論理０のとき、ｎＭＯＳトランジスタ
Ｍ６４，ｐＭＯＳトランジスタＭ６５は導通、ｐＭＯＳ
トランジスタＭ６３，ｎＭＯＳトランジスタＭ６６は非
導通である。その結果、出力Ｙは論理０が出力される。

【０１１７】入力信号ＸＡが論理０、ＸＢが論理１のと
き、ｎＭＯＳトランジスタＭ６４，ｐＭＯＳトランジス
タＭ６５は非導通、ｐＭＯＳトランジスタＭ６３，ｎＭ
ＯＳトランジスタＭ６６は導通である。その結果、出力
Ｙは論理０が出力される。入力信号ＸＡ，ＸＢが共に論
理１のとき、ｐＭＯＳトランジスタＭ６３，Ｍ６５は共
に導通、ｎＭＯＳトランジスタＭ６４，Ｍ６６は共に非
導通である。その結果、出力Ｙは論理１が出力される。
即ち、このＡＮＤ回路においては、入力信号ＸＡ，ＸＢ
が共に論理１の時、出力Ｙは論理１が出力され、それ以
外の組み合わせでは論理０が出力される。

【０１１８】図２５（ｂ）は、２入力ＮＡＮＤの他の例
である。即ち、ｐＭＯＳトランジスタＭ６７のソースは
電源電圧Ｖccに接続され、ゲート及び基板領域には信号
ＸＢが入力され、ドレインは出力／Ｙに接続され、ｎＭ
ＯＳトランジスタＭ６８のドレインは出力／Ｙに接続さ
れ、ゲート及び基板領域には信号ＸＢが入力され、ソー
スには信号／ＸＡが入力されている。そして、ｐＭＯＳ
トランジスタＭ６９のソースはＶccに接続され、ゲート
及び基板領域には信号ＸＡが入力され、ドレインは出力
／Ｙに接続され、ｎＭＯＳトランジスタＭ７０のドレイ
ンは出力／Ｙに接続され、ゲート及び基板領域には信号
ＸＡが入力され、ソースには信号／ＸＢが入力されてい
る。

【０１１９】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢが共に論理１の時、出力Ｙは論理０が出力さ
れ、それ以外の組み合わせでは論理１が出力される。図
２６（ａ）は、２入力ＯＲの他の例である。即ち、ｐＭ
ＯＳトランジスタＭ７１のソースは電源電圧Ｖccに接続
され、ゲート及び基板領域には信号／ＸＢが入力され、
ドレインは出力Ｙに接続され、ｎＭＯＳトランジスタＭ
７２のドレインは出力Ｙに接続され、ゲート及び基板領
域には信号／ＸＢが入力され、ソースには信号ＸＡが入
力されている。そして、ｐＭＯＳトランジスタＭ７３の
ソースはＶccに接続され、ゲート及び基板領域には信号
／ＸＡが入力され、ドレインは出力Ｙに接続され、ｎＭ
ＯＳトランジスタＭ７４のドレインは出力Ｙに接続さ
れ、ゲート及び基板領域には信号／ＸＡが入力され、ソ
ースには信号ＸＢが入力されている。

【０１２０】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢが共に論理０の時、出力Ｙは論理０が出力さ
れ、それ以外の組み合わせでは論理１が出力される。図
２６（ｂ）は、２入力ＮＯＲの他の例である。即ち、ｐ
ＭＯＳトランジスタＭ７５のソースには信号／ＸＡが入
力され、ゲート及び基板領域には信号ＸＢが入力され、
ドレインは出力／Ｙに接続され、ｎＭＯＳトランジスタ
Ｍ７６のドレインは出力／Ｙに接続され、ゲート及び基
板領域には信号ＸＢが入力され、ソースは接地電位Ｖss
に接続されている。さらに、ｐＭＯＳトランジスタＭ７
７のソースには信号／ＸＢが入力され、ゲート及び基板
領域には信号ＸＡが入力され、ドレインは出力／Ｙに接
続され、ｎＭＯＳトランジスタＭ７８のドレインは出力
／Ｙに接続され、ゲート及び基板領域には信号ＸＡが入
力され、ソースは接地電位Ｖssに接続されている。

【０１２１】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢが共に論理０の時、出力Ｙは論理１が出力さ
れ、それ以外の組み合わせでは論理０が出力される。図
２７（ａ）は、２入力ＥＸＯＲの他の例である。即ち、
ｐＭＯＳトランジスタＭ７９のソースには信号ＸＡが入
力され、ゲート及び基板領域には信号ＸＢが入力され、
ドレインは出力Ｙに接続され、ｎＭＯＳトランジスタＭ
８０のドレインには信号／ＸＢが入力され、ゲート及び
基板領域には信号ＸＡが入力され、ソースは出力Ｙに接
続されている。そして、ｐＭＯＳトランジスタＭ８１の
ソースには信号／ＸＡが入力され、ゲート及び基板領域
には信号／ＸＢが入力され、ドレインは出力Ｙに接続さ
れ、ｎＭＯＳトランジスタＭ８２のドレインには信号Ｘ
Ｂが入力され、ゲート及び基板領域には信号／ＸＡが入
力され、ソースは出力Ｙに接続されている。

【０１２２】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢが共に論理０又は論理１の時、出力Ｙは論理０
が出力され、その以外の組み合わせでは論理１が出力さ
れる。図２７（ｂ）は、２入力ＥＸＮＯＲの他の例であ
る。即ち、ｐＭＯＳトランジスタＭ８３のソースには信
号／ＸＢが入力され、ゲート及び基板領域には信号ＸＡ
が入力され、ドレインは出力／Ｙに接続され、ｎＭＯＳ
トランジスタＭ８４のドレインには信号ＸＡが入力さ
れ、ゲート及び基板領域には信号ＸＢが入力されけ、ソ
ースは出力／Ｙに接続されている。さらに、ｐＭＯＳト
ランジスタＭ８５のソースには信号ＸＢが入力され、ゲ
ート及び基板領域には信号／ＸＡが入力され、ドレイン
は出力／Ｙに接続され、ｎＭＯＳトランジスタＭ８６の
ドレインには信号／ＸＡが入力され、ゲート及び基板領
域には信号／ＸＢが入力され、ソースは出力Ｙに接続さ
れている。

【０１２３】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢが共に論理０又は論理１の時、出力Ｙは論理１
が出力され、その以外の組み合わせでは論理０が出力さ
れる。図２８は、３入力ＥＸＯＲ／ＥＸＮＯＲの他の例
である。２は図２７（ａ）に示した２入力ＥＸＯＲであ
り、信号ＸＡ，ＸＢを入力し、出力がノードＮ１１に現
れる。３は図２７（ｂ）に示した２入力ＥＸＮＯＲであ
り、信号ＸＡ、ＸＢを入力し、出力がノードＮ１２に現
れる。

【０１２４】ｎＭＯＳトランジスタＭ８７のドレインは
ノードＮ１１に接続され、ゲート及び基板領域には信号
／ＸＣが入力され、ソースは出力Ｙに接続され、ｐＭＯ
ＳトランジスタＭ８８のソースはノードＮ１１に接続さ
れ、ゲート及び基板領域には信号ＸＣが入力され、ドレ
インは出力Ｙに接続されている。さらに、ｎＭＯＳトラ
ンジスタＭ８９のドレインはノードＮ１１に接続され、
ゲート及び基板領域には信号ＸＣが入力され、ソースは
出力／Ｙに接続され、ｐＭＯＳトランジスタＭ９０のソ
ースはノードＮ１１に接続され、ゲート及び基板領域に
は信号／ＸＣが入力され、ドレインは出力／Ｙに接続さ
れている。

【０１２５】また、ｎＭＯＳトランジスタＭ９１のドレ
インはノードＮ１２に接続され、ゲート及び基板領域に
は信号ＸＣが入力され、ソースは出力Ｙに接続され、ｐ
ＭＯＳトランジスタＭ９２のソースはノードＮ１２に接
続され、ゲート及び基板領域には信号／ＸＣが入力さ
れ、ドレインは出力Ｙに接続されている。さらに、ｎＭ
ＯＳトランジスタＭ９３のドレインはノードＮ１２に接
続され、ゲート及び基板領域には信号／ＸＣが入力さ
れ、ソースは出力／Ｙに接続され、ｐＭＯＳトランジス
タＭ９４のソースはノードＮ１２に接続され、ゲート及
び基板領域には信号ＸＣが入力され、ドレインは出力／
Ｙに接続されている。

【０１２６】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣが共に論理０又は論理１の時、出力Ｙは
論理１が出力され、出力／Ｙは論理０が出力され、それ
以外の組み合わせでは出力Ｙは論理０が出力され、出力
／Ｙは論理１が出力される。この出力はまた、全加算器
の和信号ＳＵＭ，／ＳＵＭでもある。

【０１２７】図２９はキャリー信号Ｃ0 及びその補信号
／Ｃ０発生回路である。４は図２５（ａ）に示した２入
力ＡＮＤであり、信号ＸＡ，ＸＢを入力し、出力がノー
ドＮ１３に現れる。５は図２５（ｂ）に示した２入力Ｎ
ＡＮＤであり、信号ＸＡ，ＸＢを入力し、出力がノード
Ｎ１４に現れる。６は図２６（ａ）に示した２入力ＯＲ
であり、信号ＸＡ，ＸＢを入力し、出力がノードＮ１５
に現れる。７は図２６（ｂ）に示した２入力ＮＯＲであ
り、信号ＸＡ，ＸＢを入力し、出力がノードＮ１６に現
れる。

【０１２８】ｎＭＯＳトランジスタＭ９５のドレインは
ノードＮ１３に接続され、ゲート及び基板領域には信号
／ＸＣが入力され、ソースは出力Ｃ０に接続され、ｐＭ
ＯＳトランジスタＭ９６のソースはノードＮ１３に接続
され、ゲート及び基板領域には信号ＸＣが入力され、ド
レインは出力Ｃ０に接続されている。ｎＭＯＳトランジ
スタＭ９７のドレインはノードＮ１４に接続され、ゲー
ト及び基板領域には信号ＸＣが入力され、ソースは出力
／Ｃ０に接続され、ｐＭＯＳトランジスタＭ９８のソー
スはノードＮ１４に接続され、ゲート及び基板領域には
信号／ＸＣが入力され、ドレインは出力／Ｃ０に接続さ
れている。

【０１２９】ｎＭＯＳトランジスタＭ９９のドレインは
ノードＮ１５に接続され、ゲート及び基板領域には信号
ＸＣが入力され、ソースは出力Ｃ０に接続され、ｐＭＯ
ＳトランジスタＭ１００のソースはノードＮ１５に接続
され、ゲート及び基板領域には信号／ＸＣが入力され、
ドレインは出力Ｃ０に接続されている。ｎＭＯＳトラン
ジスタＭ１０１のドレインはノードＮ１６に接続され、
ゲート及び基板領域には信号／ＸＣが入力され、ソース
は出力／Ｃ０に接続され、ｐＭＯＳトランジスタＭ１０
２のソースはノードＮ１６に接続され、ゲート及び基板
領域には信号ＸＣが入力され、ドレインは出力／Ｃ０に
接続されている。

【０１３０】この場合も同様に考えると、入力信号Ｘ
Ａ，ＸＢ，ＸＣのうち少なくとも２つが共に論理１の
時、出力Ｃ０は論理１が出力され、出力／Ｃ０は論理０
が出力され、それ以外の組み合わせでは出力Ｃ０は論理
０が出力され、出力／Ｃ０は論理１が出力される。

【０１３１】このように本実施形態では、パストランジ
スタ論理回路１を構成するＭＯＳトランジスタの基板領
域をゲートに与えられる入力信号で制御することによ
り、導通トランジスタのしきい値電圧が下がり、非導通
トランジスタのしきい値が上がる。さらに、パストラン
ジスタ論理回路１の出力をｎＭＯＳトランジスタＭ１
３，Ｍ１４だけで受け、ｐＭＯＳトランジスタＭ１１，
Ｍ１２でラッチする２線入力のバッファ回路２で増幅す
ることにより、パストランジスタ論理回路１の出力容量
が小さくなる。

【０１３２】従って、ＭＯＳトランジスタのしきい値電
圧を下げなくても十分な動作マージンを持って低電圧化
できるパストランジスタ論理回路１を実現できる。しか
も、パストランジスタ論理回路１の出力負荷を小さくで
きるため、十分な駆動能力を持たせることができ、結果
として素子面積の低減及び消費電力の低減に寄与するこ
とができる。

【０１３３】なお、以上の説明では、パストランジスタ
論理回路１として２入力、３入力ゲートについて示した
が、これをｎ入力（ｎは５以上の自然数）に拡張するこ
とは容易である。また、これらを組み合わせて様々なパ
ストランジスタ論理回路を作ることができる。（実施形態１１）図３０は、本発明の第１１の実施形態
に係わるパストランジスタ論理回路とバッファ回路を示
す回路構成図である。先に説明した第１０の実施形態と
異なるのは、ハイレベル保持回路を構成するｐＭＯＳト
ランジスタＭ１０３，Ｍ１０４が加えられていることで
ある。

【０１３４】この場合、パストランジスタ論理回路１を
構成するＭＯＳトランジスタのしきい値電圧が高くな
り、論理１出力がしきい値落ちしてもハイレベルを十分
に保持でき、駆動能力の低下を防ぐことができる。

【０１３５】

【発明の効果】以上詳述したように本発明によれば、Ｍ
ＯＳトランジスタを例えばＳＯＩ基板等の上に形成し、
各ＭＯＳトランジスタのバルク電位を動作状態に応じて
変化させることにより、低電源電圧化した場合でも回路
動作マージンを損なうことなく、かつスタンドバイ電流
を低減することができ、より高速動作に適した半導体集
積回路を実現することが可能となる。

【０１３６】また本発明によれば、低電圧化してもしき
い値電圧を下げずに十分な動作マージンを持つパストラ
ンジスタ論理回路ができる。さらに、バッファ回路の入
力容量を小さくできるため、パストランジスタ論理回路
の負荷容量が小さくなる。その結果、パストランジスタ
論理回路を構成するトランジスタのゲート幅を小さくす
ることができ、素子面積を小さくできる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるバッファ回路を示す回
路構成図。

【図２】図１の回路の動作を説明するための動作波形
図。

【図３】第２の実施形態に係わるバッファ回路を示す回
路構成図。

【図４】図３の回路の動作を説明するための動作波形
図。

【図５】第３の実施形態に係わるバッファ回路を示す回
路構成図。

【図６】第４の実施形態に係わるバッファ回路を示す回
路構成図。

【図７】第５の実施形態に係わる相補型論理ゲートを示
す回路構成図。

【図８】図７の回路の動作を説明するための動作波形
図。

【図９】第６の実施形態に係わるｎ入力の相補型ゲート
を示す回路構成図。

【図１０】入力回路の例を示す回路構成図。

【図１１】第７の実施形態に係わる論理ゲート回路を示
す回路構成図。

【図１２】図１１の回路の動作を説明するための動作波
形図。

【図１３】第８の実施形態を示す回路構成図。

【図１４】第９の実施形態を示す回路構成図。

【図１５】第５の実施形態の変形例を示す回路構成図。

【図１６】第６〜第９の実施形態の変形例を示す回路構
成図。

【図１７】第１０の実施形態に係わるパストランジスタ
論理回路とバッファ回路を示す回路構成図。

【図１８】パストランジスタ論理による２入力ＡＮＤ／
ＮＡＮＤの例を示す回路構成図。

【図１９】パストランジスタ論理による２入力ＯＲ／Ｎ
ＯＲの例を示す回路構成図。

【図２０】パストランジスタ論理による２入力ＥＸＯＲ
／ＥＸＮＯＲの例を示す回路構成図。

【図２１】パストランジスタ論理による３入力ＡＮＤ／
ＮＡＮＤの例を示す回路構成図。

【図２２】パストランジスタ論理よる３入力ＯＲ／ＮＯ
Ｒの例を示す回路構成図。

【図２３】パストランジスタ論理による３入力ＥＸＯＲ
／ＥＸＮＯＲの例を示す回路構成図。

【図２４】パストランジスタ論理で構成された全加算器
のキャリー信号発生回路を示す回路構成図。

【図２５】２入力ＡＮＤ／ＮＡＮＤの他の例を示す回路
構成図。

【図２６】２入力ＯＲ／ＮＯＲの他の例を示す回路構成
図。

【図２７】２入力ＥＸＯＲ／ＥＸＮＯＲの他の例を示す
回路構成図。

【図２８】３入力ＥＸＯＲ／ＥＸＮＯＲの他の例を示す
回路構成図。

【図２９】全加算器のキャリー信号発生回路の他の例を
示す回路構成図。

【図３０】第１１の実施形態に係わるパストランジスタ
論理回路とバッファ回路を示す回路構成図。

【図３１】インバータ回路３段からなるバッファ回路の
従来例を示す図。

【図３２】図３１のバッファ回路の動作を説明するため
の動作波形図。

【図３３】ＭＯＳトランジスタを用いた相補型論理ゲー
トの従来例を示す図。

【図３４】図３３の回路の動作を説明するための動作波
形図。

【図３５】ｎＭＯＳトランジスタで構成されたインバー
タ回路の従来例を示す図。

【図３６】図３５の回路の動作を説明するための動作波
形図。

【図３７】従来のパストランジスタ論理による２入力Ａ
ＮＤ／ＮＡＮＤゲートを示す回路構成図。

【符号の説明】

Ｍp1，Ｍp2，Ｍp3，Ｍ１，Ｍ２…ｐＭＯＳトランジスタＭn1，Ｍn2，Ｍn3，Ｍ３，Ｍ４…ｎＭＯＳトランジスタＩ1 ，Ｉ2 ，Ｉ3 …インバータ回路Ｎ1 ，Ｎ2 ，Ａ…ノード３０，５０…第１の入力回路４０，６０…第２の入力回路７０…遅延回路１…パストランジスタ論理回路２…２入力ＥＸＯＲゲート３…２入力ＥＸＮＯＲゲート４…２入力ＡＮＤゲート５…２入力ＮＡＮＤゲート６…２入力ＯＲゲート７…２入力ＮＯＲゲートＮ１〜Ｎ１６…ノードＭ１〜Ｍ１０４…ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0948

Claims

(57)【特許請求の範囲】

【請求項１】ゲートが共通接続され、電源と接地間にｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタが直列接続
されたインバータ回路を、ｎ段（ｎ≧３）接続してなる
回路列を有する半導体集積回路において、前記回路列のｋ段目（ｋ≧３）のインバータ回路を構成
する各ＭＯＳトランジスタの基板領域に、前記回路列の
ｋ−２ｍ（ｍ＝１，２，…、但し２ｍ≦ｋ−１）段目の
インバータ回路の入力端子を接続してなることを特徴と
する半導体集積回路。
【請求項２】前記回路列の複数のｎＭＯＳトランジスタ
及びｐＭＯＳトランジスタは、絶縁膜上のシリコン基板
に形成されていることを特徴とする請求項１記載の半導
体集積回路。
【請求項３】前記回路列の複数のｎＭＯＳトランジスタ
及びｐＭＯＳトランジスタの各基板領域は、全て電気的
に分離されていることを特徴とする請求項１記載の半導
体集積回路。
【請求項４】前記回路列のｋ段目のインバータ回路以外
の各インバータ回路は、各ＭＯＳトランジスタの基板領
域に、該ＭＯＳトランジスタからなるインバータ回路の
入力端子が接続されていることを特徴とする請求項１記
載の半導体集積回路。
【請求項５】ソースが電源端に接続され、ゲートが第１
の出力ノードに接続され、ドレインが第２の出力ノード
に接続され、基板領域に第１の信号が入力される第１の
ｐＭＯＳトランジスタと、ソースが前記電源端に接続され、ゲートが第２の出力ノ
ードに接続され、ドレインが第１の出力ノードに接続さ
れ、基板領域に第１の信号の相補信号である第２の信号
が入力される第２のｐＭＯＳトランジスタと、ソースが接地端に接続され、ドレインが第２の出力ノー
ドに接続され、ゲート及び基板領域に第１の信号が入力
される第１のｎＭＯＳトランジスタと、ソースが前記接地端に接続され、ドレインが第１の出力
ノードに接続され、ゲート及び基板領域に第２の信号が
入力される第２のｎＭＯＳトランジスタと、を具備して
なることを特徴とする半導体集積回路。
【請求項６】ソースが電源端に接続され、ゲートが第１
の出力ノードに接続され、ドレインが第２の出力ノード
に接続され、基板領域に第１の信号が入力される第１の
ｐＭＯＳトランジスタと、ソースが前記電源端に接続され、ゲートが第２の出力ノ
ードに接続され、ドレインが第１の出力ノードに接続さ
れ、基板領域に第１の信号の相補信号である第２の信号
が入力される第２のｐＭＯＳトランジスタと、第１の信号が入力され、第３の信号を出力する第１の遅
延回路と、第２の信号が入力され、第４の信号を出力する第２の遅
延回路と、ソースが接地端に接続され、ドレインが第２の出力ノー
ドに接続され、ゲートに第３の信号が入力され、基板領
域に第１の信号が入力される第１のｎＭＯＳトランジス
タと、ソースが前記接地端に接続され、ドレインが第２の出力
ノードに接続され、ゲートに第４の信号が入力され、基
板領域に第２の信号が入力される第２のｎＭＯＳトラン
ジスタと、を具備してなることを特徴とする半導体集積
回路。
【請求項７】ソースが電源端に接続され、ゲート及び基
板領域が第１の出力ノードに接続され、ドレインが第２
の出力ノードに接続された第１のｐＭＯＳトランジスタ
と、ソースが前記電源端に接続され、ゲート及び基板領域が
第２の出力ノードに接続され、ドレインが第１の出力ノ
ードに接続された第２のｐＭＯＳトランジスタと、第１の出力ノードと接地端との間に接続され、１つ又は
複数の信号が入力される第１の入力回路と、第２の出力ノードと前記接地端との間に接続され、第１
の入力回路の入力信号の相補信号が入力される第２の入
力回路と、を具備してなることを特徴とする半導体集積
回路。
【請求項８】前記各ＭＯＳトランジスタは、絶縁膜上の
シリコン基板に形成されていることを特徴とする請求項
５〜７のいずれかに記載の半導体集積回路。
【請求項９】前記各ＭＯＳトランジスタの基板領域は全
て電気的に分離されていることを特徴とする請求項５〜
７のいずれかに記載の半導体集積回路。
【請求項１０】第１及び第２の入力回路は、基板領域が
ゲートに接続された１つのｎＭＯＳトランジスタ又は複
数の並列接続されたｎＭＯＳトランジスタで構成されて
いることを特徴とする請求項７記載の半導体集積回路。
【請求項１１】第１及び第２の入力回路は、ゲートと基
板領域の間に遅延回路が接続された１つのｎＭＯＳトラ
ンジスタ又は複数の並列接続されたｎＭＯＳトランジス
タで構成されていることを特徴とする請求項７記載の半
導体集積回路。
【請求項１２】第１及び第２の入力回路の各ＭＯＳトラ
ンジスタの基板領域は全て電気的に分離されていること
を特徴とする請求項１０又は１１記載の半導体集積回
路。
【請求項１３】ドレインとゲートが電源端に接続され、
ソースと基板領域が第１のノードに接続された第１のｎ
ＭＯＳトランジスタと、ドレインとゲートが前記電源端に接続され、ソースが第
２のノードに接続され、基板領域が第１のノードに接続
された第２のｎＭＯＳトランジスタと、第１のノードと接地端との間に接続され、１つ又は複数
の信号が入力される第１の入力回路と、第２のノードと前記接地端との間に接続され、前記１つ
又は複数の信号が入力される第２の入力回路と、を具備
してなることを特徴とする半導体集積回路。
【請求項１４】ドレインとゲートが電源端に接続され、
ソースが第１のノードに接続され、基板領域が第２のノ
ードに接続された第１のｎＭＯＳトランジスタと、ドレインとゲートが前記電源端に接続され、ソースが第
２のノードに接続され、基板領域が第１のノードに接続
された第２のｎＭＯＳトランジスタと、第１のノードと接地端との間に接続され、１つ又は複数
の信号が入力される第１の入力回路と、第２のノードと前記接地端との間に接続され、前記１つ
又は複数の信号が入力される第２の入力回路と、を具備
してなることを特徴とする半導体集積回路。
【請求項１５】電源端と第１のノードの間に接続された
抵抗素子と、ドレインとゲートが前記電源端に接続され、ソースが第
２のノードに接続され、基板領域が第１のノードに接続
されたｎＭＯＳトランジスタと、第１のノードと接地端との間に接続され、１つ又は複数
の信号が入力される第１の入力回路と、第２のノードと前記接地端との間に接続され、前記１つ
又は複数の信号が入力される第２の入力回路と、を具備
してなることを特徴とする半導体集積回路。
【請求項１６】第１及び第２の入力回路は、基板領域が
ゲートに接続された１つのｎＭＯＳトランジスタ又は複
数の直列接続されたｎＭＯＳトランジスタで構成されて
いることを特徴とする請求項１３〜１５のいずれかに記
載の半導体集積回路。
【請求項１７】第１及び第２の入力回路は、ゲートと基
板領域の間に遅延回路が接続された１つのｎＭＯＳトラ
ンジスタ又は複数の直列接続されたｎＭＯＳトランジス
タで構成されていることを特徴とする請求項１３〜１５
のいずれかに記載の半導体集積回路。
【請求項１８】第１及び第２の入力回路は、基板領域が
ゲートに接続された１つのｎＭＯＳトランジスタ又は複
数の並列接続されたｎＭＯＳトランジスタで構成されて
いることを特徴とする請求項１３〜１５のいずれかに記
載の半導体集積回路。
【請求項１９】第１及び第２の入力回路は、ゲートと基
板領域の間に遅延回路が接続された１つのｎＭＯＳトラ
ンジスタ又は複数の並列接続されたｎＭＯＳトランジス
タで構成されていることを特徴とする請求項１３〜１５
のいずれかに記載の半導体集積回路。
【請求項２０】前記各ＭＯＳトランジスタは、絶縁膜上
のシリコン基板に形成されていることを特徴とする請求
項１３〜１９のいずれかに記載の半導体集積回路。
【請求項２１】ゲートと基板領域に第１の信号が入力さ
れ、ドレインに第２の信号が入力されるＭＯＳトランジ
スタを少なくとも１つ含み、第３の信号とその相補信号
である第４の信号を出力する論理回路と、ソースが電源端に接続され、ゲートが第１の出力ノード
に接続され、ドレインが第２の出力ノードに接続され、
基板領域に第３の信号が入力される第１のｐＭＯＳトラ
ンジスタと、ソースが前記電源端に接続され、ゲートが第２の出力ノ
ードに接続され、ドレインが第１の出力ノードに接続さ
れ、基板領域に第４の信号が入力される第２のｐＭＯＳ
トランジスタと、ソースが接地端に接続され、ドレインが第２の出力ノー
ドに接続され、ゲート及び基板領域に第３の信号が入力
される第１のｎＭＯＳトランジスタと、ソースが前記接地端に接続され、ドレインが第１の出力
ノードに接続され、ゲート及び基板領域に第４の信号が
入力される第２のｎＭＯＳトランジスタと、を具備して
なることを特徴とする半導体集積回路。
【請求項２２】ソースが前記電源端に接続され、ゲート
及び基板領域が第２の出力ノードに接続され、ドレイン
に第３の信号が入力される第３のｐＭＯＳトランジスタ
と、ソースが前記電源端に接続され、ゲート及び基板領
域が第１の出力ノードに接続され、ドレインに第４の信
号が入力される第４のｐＭＯＳトランジスタと、を付加
してなることを特徴とする請求項２１記載の半導体集積
回路。