JPH1139048A - 中間電位生成回路 - Google Patents

中間電位生成回路

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JPH1139048A
JPH1139048A JP9198165A JP19816597A JPH1139048A JP H1139048 A JPH1139048 A JP H1139048A JP 9198165 A JP9198165 A JP 9198165A JP 19816597 A JP19816597 A JP 19816597A JP H1139048 A JPH1139048 A JP H1139048A
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Abstract

(57)【要約】 （修正有） 【課題】 大きな電流駆動能力を備えながらも、大きな
出力電流に拘わらず一定の電圧を出力することができ、
大きな電流駆動能力を低消費電流で得ることができ、更
に、耐ノイズ性に優れレイアウト面積も小さくできる中
間電位生成回路を提供する。 【解決手段】 第１の電圧源ＶＤＤと第２の電圧源ＶＳ
Ｓの中間電位であって相互に電位が異なる第１及び第２
の中間電位を夫々有する第１及び第２の信号を生成して
信号端子５１、５２から夫々出力する中間電位発生部６
１と、ドレイン、ソース及びゲートが所定の関係で夫々
接続されたＮチャネル及びＰチャネル型ＭＯＳトランジ
スタ２１、２２を有し、第１の中間電位と第２の中間電
位との間の第３の中間電位を有する電源を出力する出力
部６２とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、中間電位生成回路
に関し、更に詳しくは、半導体集積回路内に形成され、
印加される電源電圧からその中間電位を有する電源を生
成する中間電位生成回路に関する。
【０００２】
【従来の技術】中間電位生成回路として、特開昭63-120
10号公報に記載されたものが知られている。図８は、該
公報に記載の従来の中間電位生成回路の構成を示す回路
図である。かかる中間電位生成回路では、基本的な機能
として、大きな出力電流に拘わらず、一定の電圧を出力
することが要求される。
【０００３】中間電位生成回路は、中間電位発生部９６
１と出力部９６２とを備えている。中間電位発生部９６
１では、電源ＶＤＤとＶＳＳとの間に、抵抗器９１１、
Ｎチャネル型ＭＯＳトランジスタ９１２、Ｐチャネル型
ＭＯＳトランジスタ９１３、及び抵抗器９１４が直列に
接続されている。Ｎチャネル型ＭＯＳトランジスタ９１
２のゲートは、このＭＯＳトランジスタ９１２の一方の
端子と抵抗器９１１との接続点９５１に接続される。Ｐ
チャネル型ＭＯＳトランジスタ９１３のゲートは、この
ＭＯＳトランジスタ９１３の一方の端子と抵抗器９１４
との接続点９５２に接続される。
【０００４】出力部９６２では、電源ＶＤＤとＶＳＳと
の間に、Ｎチャネル型ＭＯＳトランジスタ９２１とＰチ
ャネル型ＭＯＳトランジスタ９２２とが直接に接続され
る。ＭＯＳトランジスタ９２１及び９２２の双方のゲー
トには接続点９５１と９５２とが夫々接続され、ＭＯＳ
トランジスタ９２１及び９２２の相互の接続点９２３に
は出力端子９５３が接続される。
【０００５】ＭＯＳトランジスタ９１２のしきい値電圧
がＶtn1とされ、ＭＯＳトランジスタ９１３のしきい値
電圧がＶtp1とされ、ＭＯＳトランジスタ９２１のしき
い値電圧がＶtn2とされ、ＭＯＳトランジスタ９２２の
しきい値電圧がＶtp2とされるとき、各しきい値電圧の
関係は、 Ｖtn1＜Ｖtn2 且つ ｜Ｖtp1｜＜｜Ｖtp2｜ となるように設定されている。
【０００６】図９は、図８の中間電位生成回路の動作を
説明するための図である。接続点９５１及び９５２には
夫々、抵抗器９１１、９１４、ＭＯＳトランジスタ９１
２及びＭＯＳトランジスタ９１３によって分圧される駆
動能力が小さい２種類の中間電位Ｖn1、Ｖn2が生成され
る。ここで、抵抗器９１１及び９１４の抵抗値が相互に
等しいとすると、ＭＯＳトランジスタ９１２及び９１３
の相互の接続点の電位は、電源ＶＤＤとＶＳＳとの間の
中間電位になる。このとき、ＶＳＳ＝０〔Ｖ〕であれば
中間電位はＶＤＤ／２〔Ｖ〕である。
【０００７】従って、接続点９５１の電位Ｖn1は、ＶＤ
Ｄ／２よりＭＯＳトランジスタ９１２のしきい値電圧Ｖ
tn1だけ上昇した電位になり、接続点９５２の電位Ｖn2
は、ＶＤＤ／２よりＭＯＳトランジスタ９１３のしきい
値電圧Ｖtp1の絶対値だけ低減した電位になる。これら
２種類の中間電位Ｖn1、Ｖn2によって、駆動能力が大き
いＮチャネル型ＭＯＳトランジスタ９２１とＰチャネル
型ＭＯＳトランジスタ９２２とが導通制御される。ＭＯ
Ｓトランジスタ９１２及び９１３は、しきい値電圧近傍
で動作することから高いオン抵抗を有する。接続点９５
１の電位Ｖn1や接続点９５２の電位Ｖn2が変動した場合
には、抵抗器９１１、９１４と、オン抵抗が高い状態で
動作しているＭＯＳトランジスタ９１２、９１３とによ
って充放電され、変動を抑える方向に動作する。
【０００８】出力端子９５３の電位変動時に、出力端子
９５３の電位が、接続点９５２の電位Ｖn2にＭＯＳトラ
ンジスタ９２２のしきい値電圧の絶対値を加えた値より
高いと、ＭＯＳトランジスタ９２２がオンになり、出力
電位が低くなる方向に動作する。このとき、Ｎチャネル
型ＭＯＳトランジスタ９２１はオフになっている。一
方、出力端子９５３の電位が、接続点９５１の電位Ｖn1
からＭＯＳトランジスタ９２１のしきい値電圧Ｖtn2を
減じた値より低いと、ＭＯＳトランジスタ９２１がオン
になり、出力電位を高くする方向に動作する。このと
き、Ｐチャネル型ＭＯＳトランジスタ９２２はオフにな
っている。これらの動作が繰り返し行われることによ
り、出力電位は、電源ＶＤＤとＶＳＳとの間の中間電位
に設定される。
【０００９】上記特開昭63-12010号公報には、抵抗器９
１１、９１４に代えて、オン状態のＰチャネル型ＭＯＳ
トランジスタやＮチャネル型ＭＯＳトランジスタ等を用
いた中間電位生成回路も開示されている。この中間電位
生成回路では、種々の手法によって、ＭＯＳトランジス
タのしきい値電圧を制御し、図８の中間電位生成回路と
同様の効果を得ている。上記手法には、ＭＯＳトランジ
スタのチャネル長を変えてしきい値電圧を変化させる手
法、不純物濃度を変えてしきい値電圧を変化させる手
法、或いは、バックゲートのウェルを他のウェルとは異
なる中間電位に接続しバックバイアス効果によってしき
い値電圧を変化させる方法等がある。
【００１０】
【発明が解決しようとする課題】図１０は、図８の中間
電位生成回路における問題点を説明するための回路図で
ある。例えば、中間電位の生成動作中に、高速動作する
他の信号（ノイズ）が信号入力源９３４から入力され、
寄生容量９３２、９３３を介して接続点９５１、９５２
に伝達されたとする。この場合に、図８に示すＭＯＳト
ランジスタ９１２及び９１３は、オン抵抗がいずれも低
下し、接続点９５１、９５２の電位を元の電位に戻す方
向に動作する。このとき、ＭＯＳトランジスタ９１２、
９１３と抵抗９１１、９１４とは直列に接続されている
ため、電位変動に反応する時間は、抵抗値が変化しない
抵抗器９１１、９１４等の負荷素子に依存する。従っ
て、ノイズ耐量を向上させてノイズの影響を小さくする
には、抵抗器９１１、９１４の抵抗値を小さくする必要
があり、その場合に消費電流は大きくなる。
【００１１】例えば、ＭＯＳトランジスタ９１２、９１
３、９２１、９２２のチャネル幅Ｗが夫々１３０μｍ、
チャネル長Ｌが夫々０．７μｍ、抵抗器９１１、９１４
の抵抗値が夫々５ＫΩ、及び消費電流が３００μＡであ
るとき、信号は次のようになる。つまり、図１０で、５
Ｖ振幅で４ｎｓ周期の信号が、信号入力源９３４から
０．１ｐＦの寄生容量９３２を介して接続点９５１に、
また、同じ静電容量の寄生容量９３３を介して接続点９
５２に夫々伝達されたとき、出力端子９５３では、５ｐ
Ｆの容量９３１が接続された状態になり０．８３Ｖの振
幅で揺れる。逆に、出力端子９５３の電位の揺れが０．
１Ｖの振幅以下になるように抵抗器９１１、９１４の抵
抗値を選定すると、消費電流は４．６６ｍＡと大きくな
る。このように、上記従来の中間電位生成回路では、耐
ノイズ性の向上と低消費電流化とがトレードオフの関係
にあった。
【００１２】また、上記従来の中間電位生成回路では、
ＭＯＳトランジスタ９１２のしきい値電圧Ｖtn1をＭＯ
Ｓトランジスタ９２１のしきい値電圧Ｖtn2より小さい
値に設定し、ＭＯＳトランジスタ９１３のしきい値電圧
の絶対値｜Ｖtp1｜をＭＯＳトランジスタ９２２のしき
い値電圧の絶対値｜Ｖtp2｜より小さく設定する必要が
ある。これにより、出力部９６２のＭＯＳトランジスタ
９２１と９２２とが同時にオンすることを避けて消費電
流を抑える。更に、接続点９５１と９５２との電位差
を、しきい値電圧Ｖtn1としきい値電圧の絶対値｜Ｖtp1
｜を加えた値よりも大きく、且つしきい値電圧Ｖtn2と
しきい値電圧の絶対値｜Ｖtp2｜とを加えた値よりも小
さくする必要がある。
【００１３】中間電位発生部９６１では、ＭＯＳトラン
ジスタ９１２が自身のしきい値電圧Ｖtn1からＶtn2の間
で動作する必要があり、同様に、ＭＯＳトランジスタ９
１３も自身のしきい値電圧Ｖtp1からＶtp2の間で動作す
る必要がある。つまり、ＭＯＳトランジスタ９１２及び
９１３は夫々、ゲートとソースとの間の電位差をしきい
値電圧近傍で動作して得る必要があり、オン抵抗が非常
に高い。このため、ＭＯＳトランジスタ９１２、９１３
を上記動作範囲で動作させるには、抵抗器９１１、９１
４をＭＯＳトランジスタ９１２、９１３と同等の高い抵
抗値にする必要がある。従って、高い抵抗値の負荷素子
を設けることが困難なゲートアレイ等の分野では、オン
抵抗が低いＭＯＳトランジスタを複数個直列に接続する
手法が必要になる。これにより、半導体集積回路には、
複数のＭＯＳトランジスタを構成するための多くのレイ
アウト面積が必要になる。
【００１４】また、上記従来の中間電位生成回路では、
中間電位発生部９６１のＰチャネル型ＭＯＳトランジス
タ９１３と、出力部９６２のＰチャネル型ＭＯＳトラン
ジスタ９２２とが相互にゲートを接続されており、ソー
スはほぼ同電位になる。このため、ＭＯＳトランジスタ
９１３のバックゲートであるウェルを接続点９５１等に
接続して、中間電位を与える必要がある。従って、バッ
クバイアス効果でしきい値電圧を変動させ、ＭＯＳトラ
ンジスタ９１３のしきい値電圧の絶対値｜Ｖtp 1｜をＭ
ＯＳトランジスタ９２２のしきい値電圧の絶対値｜Ｖ
tp2｜より小さくしていた。これにより、ＭＯＳトラン
ジスタ９１３のバックゲートであるウェルを他のウェル
と分離する必要が生じ、半導体集積回路には、ウェルを
分離し中間電位に設定するための広いレイアウト面積が
必要になっていた。
【００１５】本発明は、上記に鑑み、大きな電流駆動能
力を備えながらも、大きな出力電流に拘わらず一定の電
圧を出力することができ、且つ大きな電流駆動能力を低
消費電流で得ることができ、耐ノイズ性に優れレイアウ
ト面積も小さくできる中間電位生成回路を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の中間電位生成回路は、第１の電圧源と第２
の電圧源の中間電位であって相互に電位が異なる第１及
び第２の中間電位を夫々有する第１及び第２の信号を生
成して第１及び第２の信号端子から夫々出力する中間電
位発生部と、ドレインが前記第１の電圧源に接続されソ
ースが出力端子に接続され且つゲートが前記第１の信号
端子に接続された第１導電型ＭＯＳトランジスタ、及び
ドレインが前記第２の電圧源に接続されソースが前記出
力端子に接続され且つゲートが前記第２の信号端子に接
続された第２導電型ＭＯＳトランジスタを有し、前記第
１の中間電位と第２の中間電位との間の第３の中間電位
を有する電源を出力する出力部とを備え、前記中間電位
発生部は、前記第１の電圧源と前記第１の信号端子との
間に接続されゲートとドレインとが共通接続された、１
つ又は直列接続された複数の第１のＭＯＳトランジスタ
と、前記第１の信号端子と前記第２の信号端子との間に
直列接続された、相互に導電型が異なる第２及び第３の
ＭＯＳトランジスタと、前記第２信号端子と前記第２の
電圧源との間に接続されゲートとドレインとが共通接続
された、１つ又は直列接続された複数の第４のＭＯＳト
ランジスタとを備えることを特徴とする。
【００１７】本発明の中間電位生成回路では、中間電位
発生部における第２及び第４のＭＯＳトランジスタのオ
ン抵抗が、ノイズによる電位の変動を抑制する方向に変
化するので、耐ノイズ性が向上する。このため、大きな
電流駆動能力を備えながらも、大きな出力電流に拘わら
ず一定の電圧を出力することができ、大きな電流駆動能
力を低消費電流で得ることができる。また、第２及び第
４のＭＯＳトランジスタのオン抵抗を高くできるので、
低いオン抵抗のトランジスタを多数個直列に接続する等
の場合に比較してレイアウト面積を小さくすることがで
きる。
【００１８】ここで、第１のＭＯＳトランジスタはソー
スとバックゲートとが接続され、前記第４のＭＯＳトラ
ンジスタはソースとバックゲートとが接続されることが
好ましい。更に好ましくは、第１の電圧源が高電位側、
前記第２の電圧源が低電位側であり、前記第１導電型Ｍ
ＯＳトランジスタがＰチャネル型ＭＯＳトランジスタ、
前記第２導電型ＭＯＳトランジスタがＮチャネル型ＭＯ
Ｓトランジスタであり、前記Ｐチャネル型ＭＯＳトラン
ジスタのバックゲートは前記第１の電圧源に接続され、
前記Ｎチャネル型ＭＯＳトランジスタのバックゲートは
前記第２の電圧源に接続される。
【００１９】また、上記目的を達成するために、本発明
の中間電位生成回路は、第１の電圧源と第２の電圧源と
の間に直列に接続された相互に導電型が等しい複数のＭ
ＯＳトランジスタを有し、各ＭＯＳトランジスタの夫々
のドレインとゲートとが接続され且つソースとバックゲ
ートとが接続され、前記第１の電圧源と第２の電圧源の
中間電位であって相互に電位が異なる第１から第ｎの中
間電位を夫々有するｎ個の信号を生成する中間電位発生
部と、前記ｎ個の信号から２つの信号を選択し、該選択
した２つの信号の内で高電位側の信号を第１の信号とし
て第１の信号端子から出力し、低電位側の信号を第２の
信号として第２の信号端子から出力する電位信号選択部
と、前記電位信号選択部によって選択された前記第１の
信号が有する中間電位と前記第２の信号が有する中間電
位との間の中間電位を有する電源を出力する出力端子、
ドレインが前記第１の電圧源に接続されソースが前記出
力端子に接続され且つゲートが前記第１の信号端子に接
続された第１導電型ＭＯＳトランジスタ、及びドレイン
が前記第２の電圧源に接続されソースが前記出力端子に
接続され且つゲートが前記第２の信号端子に接続された
第２導電型ＭＯＳトランジスタを有する出力部とを備え
ることを特徴とする。
【００２０】上記構成の中間電位生成回路によっても、
大きな電流駆動能力を備えながら、大きな出力電流に拘
わらず一定の電圧を出力することができ、耐ノイズ性を
向上させ、且つ大きな電流駆動能力を低消費電流で得る
ことができる。また、第２及び第４のＭＯＳトランジス
タのオン抵抗が高くなるので、半導体集積回路における
レイアウト面積を小さくできる。
【００２１】好ましくは、第１の電圧源が高電位側、前
記第２の電圧源が低電位側であり、前記複数のＭＯＳト
ランジスタが夫々Ｐチャネル型ＭＯＳトランジスタであ
り、該Ｐチャネル型ＭＯＳトランジスタは夫々、各ドレ
イン及びゲートが低電位側に共通に接続され且つ各ソー
スが高電位側に接続される。
【００２２】更に好ましくは、第１の電圧源が高電位
側、前記第２の電圧源が低電位側であり、前記複数のＭ
ＯＳトランジスタが夫々Ｎチャネル型ＭＯＳトランジス
タであり、該Ｎチャネル型ＭＯＳトランジスタは夫々、
各ソース及びゲートが低電位側に共通に接続され且つ各
ドレインが高電位側に接続される。
【００２３】また、電位信号選択部が、各１個ずつの第
１導電型及び第２導電型ＭＯＳトランジスタから成る複
数のトランスファーゲートと、対応する第１導電型又は
第２導電型ＭＯＳトランジスタの各ゲートに入力端子又
は出力端子が夫々接続されたインバータとを有し、該イ
ンバータに入力される選択信号に従って、前記中間電位
発生部から入力されるｎ個の中間電位信号の内から２つ
を選択することも好ましい態様である。
【００２４】好適には、出力部の第１導電型ＭＯＳトラ
ンジスタがＮチャネル型ＭＯＳトランジスタであり、前
記第２導電型ＭＯＳトランジスタがＰチャネル型ＭＯＳ
トランジスタであり、前記Ｎチャネル型ＭＯＳトランジ
スタのバックゲートが前記第２の電圧源に接続され、前
記Ｐチャネル型ＭＯＳトランジスタのバックゲートが前
記第１の電圧源に接続される。
【００２５】上記目的を達成するために、本発明の中間
電位生成回路は、第１の電圧源と第２の電圧源との間に
直列に接続され、各ゲートが前記第２の電圧源側に接続
された対応する各ドレインに接続され、各バックゲート
が前記第１の電圧源に接続された複数の第１導電型ＭＯ
Ｓトランジスタを有し、前記第１の電圧源と第２の電圧
源の中間電位であって相互に電位が異なる第１から第ｎ
の中間電位を夫々有するｎ個の信号を生成し該ｎ個の内
の１つの信号を第１の信号として第１の信号端子から出
力する第１中間電位発生部と、前記第１の電圧源と第２
の電圧源との間に直列に接続され、各ゲートが前記第１
の電圧源側に接続された対応する各ドレインに接続さ
れ、各バックゲートが前記第２の電圧源に接続された複
数の第２導電型ＭＯＳトランジスタを有し、前記第１の
電圧源と第２の電圧源の中間電位であって相互に電位が
異なる第１から第ｎの中間電位を夫々有するｎ個の信号
を生成し該ｎ個の内の１つの信号を第２の信号として第
２の信号端子から出力する第２中間電位発生部と、前記
第１の信号が有する中間電位と前記第２の信号が有する
中間電位との間の中間電位を有する電源を出力する出力
端子、ドレインが前記第１の電圧源に接続されソースが
前記出力端子に接続され且つゲートが前記第１の信号端
子に接続された第１導電型ＭＯＳトランジスタ、及びド
レインが前記第２の電圧源に接続されソースが前記出力
端子に接続され且つゲートが前記第２の信号端子に接続
された第２導電型ＭＯＳトランジスタを有する出力部と
を備えることを特徴とする。
【００２６】上記構成の中間電位生成回路によっても、
大きな電流駆動能力を備えながら、大きな出力電流に拘
わらず一定の電圧を出力することができる。また、耐ノ
イズ性を向上させ、大きな電流駆動能力を低消費電流で
得ることができると共に、半導体集積回路におけるレイ
アウト面積を小さくすることもできる。
【００２７】ここで、第１の電圧源が高電位側、前記第
２の電圧源が低電位側であり、前記第１中間電位発生部
では、前記第１中間電位発生部で生成された複数の中間
電位信号の内で、前記第２の信号端子の電位よりも前記
第１の信号端子の電位を高くする中間電位信号が選択さ
れて第１の信号端子に出力されることが好ましい。
【００２８】また、上記目的を達成するために、本発明
の中間電位生成回路は、第１の電圧源と第２の電圧源と
の間に直列に接続され、各ゲートが前記第２の電圧源側
に接続された対応する各ドレインに接続され、各バック
ゲートが前記第１の電圧源に接続された複数の第１導電
型ＭＯＳトランジスタを有し、前記第１の電圧源と第２
の電圧源の中間電位であって相互に電位が異なる第１か
ら第ｎの中間電位を夫々有するｎ個の信号を生成する第
１中間電位発生部と、前記第１の電圧源と第２の電圧源
との間に直列に接続され、各ゲートが前記第１の電圧源
側に接続された対応する各ドレインに接続され、各バッ
クゲートが前記第２の電圧源に接続された複数の第２導
電型ＭＯＳトランジスタを有し、前記第１中間電位発生
部からのｎ個の信号を入力しつつ、前記第１の電圧源と
第２の電圧源の中間電位であって相互に電位が異なる第
１及び第２の中間電位を夫々有する第１及び第２の信号
を生成する第２中間電位発生部と、前記第１の信号が有
する中間電位と前記第２の信号が有する中間電位との間
の中間電位を有する電源を出力する出力端子、ドレイン
が前記第１の電圧源に接続されソースが前記出力端子に
接続され且つゲートが前記第１の信号端子に接続された
第１導電型ＭＯＳトランジスタ、及びドレインが前記第
２の電圧源に接続されソースが前記出力端子に接続され
且つゲートが前記第２の信号端子に接続された第２導電
型ＭＯＳトランジスタを有する出力部とを備えることを
特徴とする。
【００２９】上記構成の中間電位生成回路によっても、
大きな電流駆動能力を備えながら、出力電流の大きな流
れに拘わらず一定の電圧を出力することができ、耐ノイ
ズ性を向上させると共に、大きな電流駆動能力を低消費
電流で得ることができる。更に、半導体集積回路におけ
るレイアウト面積を小さくすることができる。
【００３０】出力部の出力端子と、第２の電圧源との間
には、キャパシタが接続されることが好ましい。
【００３１】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例の中間電位
生成回路を示す回路図である。中間電位生成回路は、中
間電位発生部６１と出力部６２とキャパシタ３１とを備
えている。
【００３２】中間電位発生部６１では、電源ＶＤＤ（第
１の電圧源）とＶＳＳ（第２の電圧源）との間に、Ｐチ
ャネル型ＭＯＳトランジスタ１１、１２及びＮチャネル
型ＭＯＳトランジスタ１３、１４がこの順に直列に接続
されている。ＭＯＳトランジスタ１１〜１４の各ゲート
は、夫々のドレインと接続される。即ち、ＭＯＳトラン
ジスタ（第１のＭＯＳトランジスタ）１１のゲートは、
ＭＯＳトランジスタ１１と１２との接続点５１に接続さ
れ、ＭＯＳトランジスタ（第４のＭＯＳトランジスタ）
１４のゲートは、ＭＯＳトランジスタ１３と１４との接
続点５２に接続される。ＭＯＳトランジスタ１２（第２
のＭＯＳトランジスタ）及びＭＯＳトランジスタ（第３
のＭＯＳトランジスタ）１３の各ゲートは相互に接続さ
れており、この接続点は、ＭＯＳトランジスタ１２及び
１３の双方のドレインの接続点４１に接続される。ま
た、Ｐチャネル型ＭＯＳトランジスタ１１、１２の各バ
ックゲートはＶＤＤに接続され、Ｎチャネル型ＭＯＳト
ランジスタ１３、１４のバックゲートはＶＳＳに接続さ
れる。この構成により、中間電位発生部６１は、ＶＤＤ
とＶＳＳの中間電位であって相互に電位が異なる第１及
び第２の中間電位を夫々有する第１及び第２の信号を生
成し、第１の信号端子としての接続点５１及び第２の信
号端子としての接続点５２から夫々出力する。
【００３３】出力部６２では、電源ＶＤＤとＶＳＳとの
間に、Ｎチャネル型ＭＯＳトランジスタ２１とＰチャネ
ル型ＭＯＳトランジスタ２２とが直列に接続されてい
る。ＭＯＳトランジスタ２１は、ドレインがＶＤＤに接
続され、ゲートが中間電位発生部６１の接続点５１に接
続される。ＭＯＳトランジスタ２２は、ソースがＭＯＳ
トランジスタ２１のソースに接続され、ドレインがＶＳ
Ｓに接続され、ゲートが中間電位発生部６１の接続点５
２に接続される。ＭＯＳトランジスタ２１と２２との接
続点５４には、出力端子５３が接続される。Ｎチャネル
型ＭＯＳトランジスタ２１のバックゲートはＶＳＳに接
続され、Ｐチャネル型ＭＯＳトランジスタ２２のバック
ゲートはＶＤＤに接続される。また、出力端子５３とＶ
ＳＳとの間には、キャパシタ３１が接続される。この構
成により、出力部６２は、上記第１の中間電位と第２の
中間電位との間の第３の中間電位を有する電源を出力す
る。
【００３４】図２は、本第１実施形態例における中間電
位生成回路の動作を説明するための回路図である。中間
電位発生部６１では、ＭＯＳトランジスタ１１のゲート
とドレインとが接続された接続点５１の電位が、電源Ｖ
ＤＤからＭＯＳトランジスタ１１のしきい値電圧の絶対
値｜Ｖtp11｜を減じた値より小さくなる。ＭＯＳトラン
ジスタ１４のゲートとドレインとが接続された接続点５
２の電位は、ＶＳＳにＭＯＳトランジスタ１４のしきい
値電圧Ｖtn14を加えた値より大きくなる。
【００３５】ＭＯＳトランジスタ１２及び１３は、各ゲ
ートが相互に接続され且つ各ドレインが相互に接続さ
れ、両ゲートの接続点が両ドレインの接続点４１に接続
される。このため、接続点５１の電位は、接続点４１の
電位にＭＯＳトランジスタ１２のしきい値電圧の絶対値
｜Ｖtp12｜を加えた値より大きくなる。同様に、接続点
５２の電位は、接続点４１の電位からＭＯＳトランジス
タ１３のしきい値電圧Ｖ tn13を減じた値より小さくな
る。接続点５１、４１、５２の夫々の電位は、これらの
関係を維持した上で、電源ＶＤＤとＶＳＳとの電位差を
分圧した値となる。
【００３６】Ｎチャネル型ＭＯＳトランジスタ２１は、
ゲートが接続点５１に接続されるので、接続点５４の電
位が、ＭＯＳトランジスタ２１のしきい値電圧Ｖtn21を
接続点５１の電位から減じた値より小さくなるとオフに
なる。同様に、Ｐチャネル型ＭＯＳトランジスタ２２
は、ゲートが接続点５２に接続されるので、接続点５４
の電位が、ＭＯＳトランジスタ２２のしきい値電圧の絶
対値｜Ｖtp22｜を接続点５２の電位に加えた値より大き
くなるとオフになる。
【００３７】Ｎチャネル型ＭＯＳトランジスタ１３、１
４、２１の各バックゲートがＶＳＳに接続され、Ｐチャ
ネル型ＭＯＳトランジスタ１１、１２、２２の各バック
ゲートがＶＤＤに接続される。このため、各ソースの電
位の違いによって、ＭＯＳトランジスタ１３のしきい値
電圧Ｖtn13がＭＯＳトランジスタ２１のしきい値電圧Ｖ
tn21より低く、ＭＯＳトランジスタ２２のしきい値電圧
の絶対値｜Ｖtp22｜がＭＯＳトランジスタ１２のしきい
値電圧の絶対値｜Ｖtp112｜より低くなる。
【００３８】以上により、出力部６２では、Ｎチャネル
型ＭＯＳトランジスタ２１とＰチャネル型ＭＯＳトラン
ジスタ２２とが同時にオンになることがない。従って、
ＭＯＳトランジスタ２１及び２２の駆動能力を夫々に大
きくしても、ＭＯＳトランジスタ２１と２２とを経由し
て電源ＶＤＤからＶＳＳに流れる貫通電流は生じない。
【００３９】また、トランジスタサイズの変更によりＭ
ＯＳトランジスタ１１〜１４を、同等なオン抵抗にして
しきい値電圧の近傍で動作させ、接続点５１、５２の電
位を夫々調整することにより、出力部６２でＭＯＳトラ
ンジスタ２１と２２とが同時にオフすることを防ぐこと
ができる。このように電位調整し、ＭＯＳトランジスタ
２１と２２とを導通制御する場合に、ＭＯＳトランジス
タ２１及び２２は、しきい値電圧近傍で動作するためそ
のオン抵抗が高い状態であるが、出力端子５３にキャパ
シタ３１が接続されているので、ノイズの影響を抑えて
高速動作に対応できる。また、キャパシタ３１の対極が
ＶＤＤである場合、或いは、キャパシタ３１が等価的に
安定した電位との間にできる容量である場合でも、同様
の効果が得られる。
【００４０】中間電位発生部６１では、ＭＯＳトランジ
スタ１１〜１４がしきい値電圧近傍で動作するので、Ｖ
ＤＤからＭＯＳトランジスタ１１〜１４を経由してＶＳ
Ｓに流れる貫通電流が小さくなる。また、しきい値電圧
の和が、電源ＶＤＤとＶＳＳとの電位差に比較して極め
て小さい場合には、Ｐチャネル型ＭＯＳトランジスタ１
１とＶＤＤとの間に、このＭＯＳトランジスタ１１と同
様にゲートとドレインとを接続したＰチャネル型ＭＯＳ
トランジスタを挿入する。或いは、Ｎチャネル型ＭＯＳ
トランジスタ１４とＶＳＳとの間に、このＭＯＳトラン
ジスタ１４と同様にゲートとドレインとを接続したＮチ
ャネル型ＭＯＳトランジスタを挿入する。このようにす
れば、電源ＶＤＤからＶＳＳに流れる貫通電流をより小
さくすることができる。
【００４１】中間電位発生部６１では、ゲートとドレイ
ンとを接続したＰチャネル型ＭＯＳトランジスタ１１や
Ｎチャネル型ＭＯＳトランジスタ１４を負荷素子として
用いたので、接続点５１、５２に伝達されたノイズを打
ち消す方向にオン抵抗が変化することになり、耐ノイズ
性と低消費電流化とに寄与することができる。
【００４２】例えば、本中間電位生成回路における各Ｍ
ＯＳトランジスタのチャネル幅Ｗを夫々１３０μｍ、チ
ャネル長Ｌを夫々０．７μｍとし、キャパシタ３１の静
電容量を５ｐＦとする。この状態で、図１０で説明した
ように信号入力源９３４から５Ｖ振幅で４ｎｓ周期の信
号（ノイズ）が、０．１ｐＦの寄生容量９３２を介して
接続点５１に、また、同じ静電容量の寄生容量９３３を
介して接続点５２に伝達されたとする。このとき、出力
端子５３では、電位の揺れが０．１Ｖ以下で消費電流が
３００μＡであることがシミュレーションで確認でき
た。これに対し、従来の中間電位生成回路では、消費電
流が上記と同等の場合に、出力端子９５３の電位は約８
倍の０．８３Ｖの振幅で揺れた。逆に、出力端子９５３
の揺れが同等の場合には、消費電流は約１５．５倍の
４．６６ｍＡになることがシミュレーションで確認でき
た。
【００４３】即ち、本発明の中間電位生成回路では、出
力電位変動は、消費電流が従来回路と等しい場合に約１
／８になり、消費電流は、出力電位の変動が従来回路と
等しい場合に約１／１５になる。このように、ＭＯＳト
ランジスタのオン抵抗がノイズによる電位の変動を抑制
する方向に変化する接続構成としたことにより、大きな
電流駆動能力を備えながら、大きな出力電流が流れる状
況においても電圧降下を補償して出力端子電圧の変動を
抑えることができる。更に、耐ノイズ性に優れ、大きな
電流駆動能力を低消費電流で得ることができる。
【００４４】また、本実施形態例の中間電位生成回路に
よると、ゲートとドレインとを接続したＰチャネル型Ｍ
ＯＳトランジスタ１１やＮチャネル型ＭＯＳトランジス
タ１４を用いて、高いオン抵抗を実現することができ
る。これは、高い抵抗値の負荷素子を設けることが困難
な場合に特に有効である。例えば、従来の中間電位生成
回路で、特開昭63-12010の第３図に記載されるようにオ
ン状態のトランジスタを用いた場合には、ゲートアレイ
等の分野ではオン抵抗が低いトランジスタを多数個直列
に接続して高い抵抗値を得ることが必要であった。これ
に対し、本中間電位生成回路では、しきい値電圧近傍で
動作するオン抵抗の高いＰチャネル型ＭＯＳトランジス
タ１１等が用いられるので、ゲートアレイの個々のトラ
ンジスタのオン抵抗で足り、低いオン抵抗のトランジス
タを多数個直列に接続する場合等に比較してレイアウト
面積が小さくなる。抵抗素子としてのＰチャネル型ＭＯ
Ｓトランジスタ１１は、１個に限られず、複数個を直列
に接続して用いることもできる。これは、抵抗素子とし
てのＮチャネル型ＭＯＳトランジスタ１４においても同
様である。
【００４５】また、従来の中間電位生成回路では、バッ
クバイアス効果によってしきい値電圧を変動させる際
に、ウェルを分離する必要があった。これに対し、本発
明の中間電位生成回路では、バックバイアス効果による
しきい値電圧の変動をソースの電位の違いを利用して実
現できる。従って、バックバイアス効果でしきい値電圧
を変動させる場合に、ウェルを分離する必要がなく、ウ
ェルを分離するのに必要なレイアウト寸法が不要にな
る。これにより、ＭＯＳトランジスタのしきい値電圧の
差を、従来の中間電位生成回路に比較して小さいレイア
ウト面積で実現することができる。
【００４６】図３は、本発明による第２実施形態例を示
す回路図である。本実施形態例の中間電位生成回路は、
中間電位発生部４６１と出力部６２とキャパシタ３１と
を備え、出力部６２以降の段が第１実施形態例と同様の
構成になっている。中間電位発生部４６１では、電源Ｖ
ＤＤとＶＳＳとの間に、Ｎチャネル型ＭＯＳトランジス
タ４０１、Ｐチャネル型ＭＯＳトランジスタ４０２、Ｎ
チャネル型ＭＯＳトランジスタ４０３及びＰチャネル型
ＭＯＳトランジスタ４０４がこの順に直列に接続され
る。
【００４７】ＭＯＳトランジスタ４０１〜４０４の各ゲ
ートは、夫々のドレインと接続される。Ｎチャネル型Ｍ
ＯＳトランジスタ（第１のＭＯＳトランジスタ）４０１
のバックゲートは、ＭＯＳトランジスタ４０１と４０２
との接続点５１に接続され、Ｐチャネル型ＭＯＳトラン
ジスタ（第４のＭＯＳトランジスタ）４０４のバックゲ
ートは、ＭＯＳトランジスタ４０３と４０４との接続点
５２に接続される。ＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ）４０２及びＭＯＳトランジスタ（第３の
ＭＯＳトランジスタ）４０３の各ゲートは相互に接続さ
れており、この接続点は、ＭＯＳトランジスタ４０２及
び４０３の双方のドレインの接続点４４１に接続され
る。Ｐチャネル型ＭＯＳトランジスタ４０２のバックゲ
ートはＶＤＤに接続され、Ｎチャネル型ＭＯＳトランジ
スタ４０３のバックゲートはＶＳＳに接続される。この
構成により、中間電位発生部４６１は、ＶＤＤとＶＳＳ
の中間電位であって相互に電位が異なる第１及び第２の
中間電位を夫々有する第１及び第２の信号を生成し、第
１の信号端子としての接続点５１及び第２の信号端子と
しての接続点５２から夫々出力する。
【００４８】本第２実施形態例では、半導体基板から分
離されたＰ型ウェルとＮ型ウェルとが必要になるが、Ｐ
チャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳ
トランジスタ夫々のしきい値電圧が変動した場合に、そ
の影響を小さくすることができる。このような構成によ
り、中間電位発生部４６１では、第１実施形態例の中間
電位発生部６１と同様に、接続点５１、４４１、５２の
電位が、しきい値電圧近傍で動作するＭＯＳトランジス
タ４０１〜４０４の各オン抵抗によって分圧されて決定
される。
【００４９】本中間電位生成回路では、接続点４４１の
電源ＶＤＤ側とＶＳＳ側とに、Ｐチャネル型及びＮチャ
ネル型のＭＯＳトランジスタが夫々に存在する。従っ
て、全Ｎチャネル型ＭＯＳトランジスタのしきい値電圧
が高く変動し、全Ｐチャネル型ＭＯＳトランジスタのし
きい値電圧が低く変動した場合でも、接続点４４１での
電位変動は小さく、接続点５１での電位が高く且つ接続
点５２の電位が低くなる。この場合に、出力部６２にお
いても、Ｎチャネル型ＭＯＳトランジスタ２１及びＰチ
ャネル型ＭＯＳトランジスタ２２の各しきい値電圧が変
動するが、接続点５１及び５２における電位変動は、Ｍ
ＯＳトランジスタ２１及び２２のしきい値電圧の変動で
抑制される。本実施形態例では、ソースとバックゲート
との電位差が大きいＭＯＳトランジスタほどしきい値電
圧の変動による影響が大きいという性質が、出力電位の
変動を抑制する要因になっている。抵抗素子としてのＮ
チャネル型ＭＯＳトランジスタ４０１は、１個に限られ
ず、複数個を直列に接続して用いることもできる。これ
は、抵抗素子としてのＰチャネル型ＭＯＳトランジスタ
４０４においても同様である。
【００５０】本第２実施形態例の中間電位生成回路によ
っても、耐ノイズ性を向上させ、大きな電流駆動能力を
低消費電流で得ることができ、また、負荷素子としてオ
ン状態のトランジスタを複数接続する等の必要がなく、
レイアウト面積を小さくできる。
【００５１】図４は、本発明による第３実施形態例を示
す回路図である。本実施形態例における中間電位生成回
路は、中間電位発生部５６１と電位信号選択部５６３と
出力部６２とキャパシタ３１とを備え、出力部６２以降
の段が第１実施形態例と同様の構成になっている。
【００５２】中間電位発生部５６１では、電源ＶＤＤと
ＶＳＳとの間に、Ｐチャネル型ＭＯＳトランジスタ５０
１、５０２、５０３、５０４、５０５が、接続点５４
１、５４２、５４３、５４４を介してこの順に直列に接
続されている。Ｐチャネル型ＭＯＳトランジスタ５０１
〜５０５は、各ゲートが夫々のドレインに接続され、各
バックゲートが夫々のソースに接続される。即ち、ＭＯ
Ｓトランジスタ５０１は、ゲートが接続点５４１に接続
され且つバックゲートがＶＤＤに接続され、ＭＯＳトラ
ンジスタ５０２は、ゲートが接続点５４２に接続され且
つバックゲートが接続点５４１に接続される。ＭＯＳト
ランジスタ５０３は、ゲートが接続点５４３に接続され
且つバックゲートが接続点５４２に接続され、ＭＯＳト
ランジスタ５０４は、ゲートが接続点５４４に接続され
且つバックゲートが接続点５４３に接続される。ＭＯＳ
トランジスタ５０５は、ゲートがＶＳＳに接続され且つ
バックゲートが接続点５４４に接続される。この構成に
より、中間電位発生部５６１は、ＶＤＤとＶＳＳの中間
電位であって相互に電位が異なる第１から第４の中間電
位の内の１つずつを夫々有する４個の信号を生成する。
【００５３】中間電位発生部５６１では、直列に接続さ
れたＰチャネル型ＭＯＳトランジスタ５０１〜５０５
を、Ｎチャネル型ＭＯＳトランジスタから構成すること
も可能である。その場合には、直列に接続されたＮチャ
ネル型ＭＯＳトランジスタは、各ソースが各ゲートと低
電位（ＶＳＳ）側とに共通に接続され、且つドレインが
高電位（ＶＤＤ）側に接続される。
【００５４】電位信号選択部５６３では、接続点５４１
と接続点５１との間に、Ｐチャネル型ＭＯＳトランジス
タ５１１とＮチャネル型ＭＯＳトランジスタ５１６とか
ら成るトランスファーゲートが接続される。接続点５４
２と接続点５１との間には、Ｐチャネル型ＭＯＳトラン
ジスタ５１２とＮチャネル型ＭＯＳトランジスタ５１７
とから成るトランスファーゲートが接続される。接続点
５４３と接続点５２との間には、Ｐチャネル型ＭＯＳト
ランジスタ５１３とＮチャネル型ＭＯＳトランジスタ５
１８とから成るトランスファーゲートが接続される。接
続点５４４と接続点５２との間には、Ｐチャネル型ＭＯ
Ｓトランジスタ５１４とＮチャネル型ＭＯＳトランジス
タ５１９とから成るトランスファーゲートが接続され
る。また、Ｐチャネル型ＭＯＳトランジスタ５１１〜５
１４の各バックゲートは、ＶＤＤに夫々接続され、Ｎチ
ャネル型ＭＯＳトランジスタ５１６〜５１９の各バック
ゲートは、ＶＳＳに夫々接続される。
【００５５】Ｐチャネル型ＭＯＳトランジスタ５１１、
５１３及びＮチャネル型ＭＯＳトランジスタ５１７、５
１９の各ゲートには、インバータ５１５への入力が接続
される。Ｎチャネル型ＭＯＳトランジスタ５１６、５１
８及びＰチャネル型ＭＯＳトランジスタ５１２、５１４
には、インバータ５１５の出力が接続される。このイン
バータ５１５の入力端子には導通制御端子５５が接続さ
れており、各トランスファーゲートは導通制御端子５５
の電位によって制御される。
【００５６】中間電位発生部５６１では、Ｐチャネル型
ＭＯＳトランジスタ５０１〜５０５が、各バックゲート
を夫々のソースに接続しており、バックバイアス効果に
よるしきい値電圧の増大を防止している。これらのＭＯ
Ｓトランジスタ５０１〜５０５によって電源ＶＤＤとＶ
ＳＳとの間の電位を細かく分圧する。また、電位信号選
択部５６３では、導通制御端子５５の電位により各トラ
ンスファーゲートが導通制御されることによって、中間
電位発生部５６１からの４個の信号の内から２つの信号
が選択される。更に、この２つの信号の内で高電位側の
信号が第１の信号として接続点（第１の信号端子）５１
から出力され、低電位側の信号が第２の信号として接続
点（第２の信号端子）５２から出力される。これによ
り、接続端子５１及び５２の電位が変化し、出力端子５
３の電位が変化する。
【００５７】本第３実施形態例の中間電位生成回路によ
っても、耐ノイズ性を向上させることができると共に、
大きな電流駆動能力を低消費電流で得ることができ、レ
イアウト面積を小さくすることができる。
【００５８】図５は、本発明による第４実施形態例を示
す回路図である。本実施形態例における中間電位生成回
路は、中間電位発生部６６１と出力部６２とキャパシタ
３１とを備え、出力部６２以降の段が第１実施形態例と
同様の構成になっている。
【００５９】中間電位発生部６６１では、電源ＶＤＤと
ＶＳＳとの間に、Ｎチャネル型ＭＯＳトランジスタ６０
１、６０２及びＰチャネル型ＭＯＳトランジスタ６０
３、６０４がこの順に直列に接続されている。Ｎチャネ
ル型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
６０１は、ゲートがドレインに接続され、バックゲート
がＶＳＳに接続される。Ｎチャネル型ＭＯＳトランジス
タ（第２のＭＯＳトランジスタ）６０２は、ゲートがド
レインに接続され、バックゲートがＶＳＳに接続され
る。Ｐチャネル型ＭＯＳトランジスタ（第３のＭＯＳト
ランジスタ）６０３は、ゲートがドレインに接続されて
ＭＯＳトランジスタ６０３と６０４との接続点５２に導
通し、バックゲートがＭＯＳトランジスタ６０２と６０
３との接続点６４１に接続される。Ｐチャネル型ＭＯＳ
トランジスタ（第４のＭＯＳトランジスタ）６０４は、
ゲートがドレインに接続され、バックゲートがＭＯＳト
ランジスタ６０３と６０４との接続点５２に接続され
る。この構成により、中間電位発生部６６１は、ＶＤＤ
とＶＳＳの中間電位であって相互に電位が異なる第１及
び第２の中間電位を夫々有する第１及び第２の信号を生
成し、第１の信号端子としての接続点５１及び第２の信
号端子としての接続点５２から夫々出力する。
【００６０】中間電位発生部６６１では、Ｎチャネル型
ＭＯＳトランジスタ６０１のようにソース（接続点５
１）とバックゲート（ＶＳＳ）との間の電位差を大きく
し、バックバイアス効果によりしきい値電圧が高くなっ
たものを用いている。これにより、電源ＶＤＤとＶＳＳ
との電位差に対し、電源ＶＤＤとＶＳＳとの間に接続さ
れたＭＯＳトランジスタ６０１〜６０４のしきい値電圧
の絶対値の和との電位差が小さくなる。これらのＭＯＳ
トランジスタ６０１〜６０４が、しきい値電圧近傍で動
作することにより、消費電流が一層小さく抑えられる。
抵抗素子としてのＮチャネル型ＭＯＳトランジスタ６０
１は、１個に限られず、複数個を直列に接続して用いる
こともできる。これは、抵抗素子としてのＰチャネル型
ＭＯＳトランジスタ６０４においても同様である。
【００６１】本第４実施形態例の中間電位生成回路によ
っても、耐ノイズ性を向上させ、低消費電流で大きな電
流駆動能力を得ることができ、レイアウト面積を小さく
することができる。
【００６２】図６は、本発明による第５実施形態例を示
す回路図である。本実施形態例の中間電位生成回路は、
第１及び第２中間電位発生部７６１、７６３と、出力部
６２と、キャパシタ３１とを備え、出力部６２以降の段
が第１実施形態例と同様の構成になっている。
【００６３】第１中間電位発生部７６１では、電源ＶＤ
ＤとＶＳＳとの間に、Ｐチャネル型ＭＯＳトランジスタ
７０１〜７０５が、接続点５１、接続点７４１、７４
２、７４３を介してこの順に直列に接続される。Ｐチャ
ネル型ＭＯＳトランジスタ７０１〜７０５は、各ゲート
がＶＳＳ側の夫々のドレインに接続され、各バックゲー
トがＶＤＤに接続される。即ち、Ｐチャネル型ＭＯＳト
ランジスタ７０１のゲートが接続点５１に接続され、Ｍ
ＯＳトランジスタ７０２のゲートが接続点７４１に接続
される。ＭＯＳトランジスタ７０３のゲートが接続点７
４２に接続され、ＭＯＳトランジスタ７０４のゲートが
接続点７４３に接続され、ＭＯＳトランジスタ７０５の
ゲートがＶＳＳに接続される。この構成により、第１中
間電位発生部７６１は、ＶＤＤとＶＳＳの中間電位であ
って相互に電位が異なる第１から第５の中間電位の１つ
ずつを夫々有する５個の信号を生成し、この５個の内の
１つの信号を第１の信号として接続点（第１の信号端
子）５１から出力する。
【００６４】第２中間電位発生部７６３では、電源ＶＤ
ＤとＶＳＳとの間に、Ｎチャネル型ＭＯＳトランジスタ
７１１〜７１５が、接続点７４６、７４７、７４８、及
び接続点５２を介して直列に接続される。Ｎチャネル型
ＭＯＳトランジスタ７１１〜７１５は、各ゲートが夫々
のドレインに接続され、各バックゲートがＶＳＳに接続
される。即ち、Ｎチャネル型ＭＯＳトランジスタ７１１
のゲートがＶＤＤに接続され、ＭＯＳトランジスタ７１
２のゲートが接続点７４６に接続され、ＭＯＳトランジ
スタ７１３のゲートが接続点７４７に接続され、ＭＯＳ
トランジスタ７１４のゲートが接続点７４８に接続さ
れ、ＭＯＳトランジスタ７１５のゲートが接続点５２に
接続される。この構成により、第２中間電位発生部７６
３は、ＶＤＤとＶＳＳの中間電位であって相互に電位が
異なる第１から第５の中間電位の１つずつを夫々有する
５個の信号を生成し、この５個の内の１つの信号を第２
の信号として接続点（第２の信号端子）５２から出力す
る。
【００６５】第１及び第２中間電位発生部７６１、７６
３は、各ＭＯＳトランジスタのバックゲートが、Ｐチャ
ネル型ではＶＤＤに接続され、Ｎチャネル型ではＶＳＳ
に接続されてソース電位が相互に異なっている。従っ
て、しきい値電圧の絶対値は、バックバイアス効果によ
って、Ｐチャネル型ではＶＳＳ側ほど高く、Ｎチャネル
型ではＶＤＤ側ほど高くなる。これらのしきい値電圧の
違いにより、ＶＤＤとＶＳＳとの間の電圧は、各ＭＯＳ
トランジスタによって均一には分圧されない。また、Ｐ
チャネル型が直列接続された第１中間電位発生部７６１
と、Ｎチャネル型が直列接続された第２中間電位発生部
７６３との間においても、分圧のされ方が異なる。この
ように、本実施形態例では、電源ＶＤＤ及びＶＳＳ間の
電圧に対する分圧上の相違を利用して、Ｎチャネル型Ｍ
ＯＳトランジスタ２１及びＰチャネル型ＭＯＳトランジ
スタ２２の夫々のしきい値電圧に対応する中間電位を生
成することができる。
【００６６】本第５実施形態例の中間電位生成回路によ
っても、耐ノイズ性が向上し、低消費電流で大きな電流
駆動能力が得られ、レイアウト面積が小さくできる。
【００６７】図７は、本発明による第６実施形態例を示
す回路図である。本実施形態例の中間電位生成回路は、
第１及び第２中間電位発生部８６１、８６３と、出力部
６２と、キャパシタ３１とを備え、出力部６２以降の段
が第１実施形態例と同様の構成になっている。
【００６８】第１中間電位発生部８６１では、電源ＶＤ
ＤとＶＳＳとの間に、Ｐチャネル型ＭＯＳトランジスタ
８０１、８０２、８０３、８０４がこの順に直列に接続
される。Ｐチャネル型ＭＯＳトランジスタ８０１〜８０
４は、各ゲートが夫々のドレインに接続され、各バック
ゲートがＶＤＤに接続される。即ち、ＭＯＳトランジス
タ８０１のゲートが、ＭＯＳトランジスタ８０１と８０
２との接続点５１ａに接続され、ＭＯＳトランジスタ８
０２のゲートが、ＭＯＳトランジスタ８０２と８０３と
の接続点８４１に接続される。ＭＯＳトランジスタ８０
３のゲートが、ＭＯＳトランジスタ８０３と８０４との
接続点５２ａに接続され、ＭＯＳトランジスタ８０４の
ゲートがＶＳＳに接続される。この構成により、第１中
間電位発生部８６１は、ＶＤＤとＶＳＳの中間電位であ
って相互に電位が異なる第１から第３の中間電位の１つ
を夫々有する３個の信号を生成する。
【００６９】第２中間電位発生部８６３では、電源ＶＤ
ＤとＶＳＳとの間に、Ｎチャネル型ＭＯＳトランジスタ
８１１、８１２、８１３、８１４が直列に接続される。
Ｎチャネル型ＭＯＳトランジスタ８１１〜８１４は、各
ゲートが夫々のドレインに接続され、各バックゲートが
ＶＳＳに接続される。即ち、ＭＯＳトランジスタ８１１
のゲートがＶＤＤに接続され、ＭＯＳトランジスタ８１
２のゲートが、ＭＯＳトランジスタ８１１と８１２との
接続点５１ｂに接続される。ＭＯＳトランジスタ８１３
のゲートが、ＭＯＳトランジスタ８１２と８１３との接
続点８４２に接続され、ＭＯＳトランジスタ８１４のゲ
ートが、ＭＯＳトランジスタ８１３と８１４との接続点
５２ｂに接続される。また、接続点５１ｂは、第１中間
電位発生部８６１における接続点５１ａ、及び出力部６
２におけるＮチャネル型ＭＯＳトランジスタ２１のゲー
トの双方に導通する。接続点５２ｂは、第１中間電位発
生部８６１における接続点５２ａと、出力部６２におけ
るＰチャネル型ＭＯＳトランジスタ２２のゲートとの双
方に導通する。この構成により、第２中間電位発生部８
６３は、第１中間電位発生部８６１からの３個の信号を
入力しつつ、ＶＤＤとＶＳＳの中間電位であって相互に
電位が異なる第１及び第２の中間電位を夫々有する第１
及び第２の信号を生成し、接続点５１及び５２を介して
出力部６２に送出する。
【００７０】以上のように、本中間電位生成回路では、
Ｐチャネル型ＭＯＳトランジスタ８０１のゲートとドレ
インとが相互に接続され、Ｎチャネル型ＭＯＳトランジ
スタ８１１のゲートとドレインとが相互に接続され、両
ＭＯＳトランジスタ８０１及び８１１の双方のドレイン
とソースとが相互に接続されている。このため、接続点
５１の電位は、ＭＯＳトランジスタ８０１及び８１１の
内のしきい値電圧の絶対値が小さい方のしきい値電圧を
ＶＤＤから減じた値より低くなる。
【００７１】一方、Ｐチャネル型ＭＯＳトランジスタ８
０４のゲートとドレインとが相互に接続され、Ｎチャネ
ル型ＭＯＳトランジスタ８１４のゲートとドレインとが
相互に接続され、両ＭＯＳトランジスタ８０４及び８１
４の双方のソースとドレインとが相互に接続されてい
る。このため、接続点５２の電位は、ＭＯＳトランジス
タ８０４及び８１４の内のしきい値電圧の絶対値が小さ
い方のしきい値電圧をＶＳＳに加えた値より高くなる。
更に、接続点５１、８４１（８４２）及び５２は、上記
関係を維持しつつ、しきい値電圧近傍でのＭＯＳトラン
ジスタの動作による各オン抵抗で分圧された電位になる
ので、第１実施形態例の中間電位生成回路と同等の効果
を奏する。
【００７２】本第６実施形態例の中間電位生成回路によ
っても、耐ノイズ性が向上し、低消費電流で大きな電流
駆動能力が得られ、レイアウト面積が小さくできる。
【００７３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の中間電位生成回路は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施した中間
電位生成回路も、本発明の範囲に含まれる。
【００７４】
【発明の効果】以上説明したように、本発明によると、
大きな電流駆動能力を備えながらも、大きな出力電流に
拘わらず一定の電圧を出力することができ、且つ大きな
電流駆動能力を低消費電流で得ることができ、耐ノイズ
性に優れ、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の中間電位生成回路の
構成を示す回路図である。
【図２】第１実施形態例における中間電位生成回路の動
作を説明するための回路図である。
【図３】本発明の第２実施形態例の中間電位生成回路の
構成を示す回路図である。
【図４】本発明の第３実施形態例の中間電位生成回路の
構成を示す回路図である。
【図５】本発明の第４実施形態例の中間電位生成回路の
構成を示す回路図である。
【図６】本発明の第５実施形態例の中間電位生成回路の
構成を示す回路図である。
【図７】本発明の第６実施形態例の中間電位生成回路の
構成を示す回路図である。
【図８】従来の中間電位生成回路の構成を示す回路図で
ある。
【図９】図８の中間電位生成回路の動作を説明するため
の図である。
【図１０】図８の中間電位生成回路における問題点を説
明するための回路図である。
【符号の説明】
１１、１２、２２ Ｐチャネル型ＭＯＳトランジスタ １３、１４、２１ Ｎチャネル型ＭＯＳトランジスタ ３１ キャパシタ ５１、５２ 接続点 ５３ 出力端子 ６１、４６１、５６１、６６１ 中間電位発生部 ６２ 出力部 ４０１、４０３ Ｎチャネル型ＭＯＳトランジスタ ４０２、４０４ Ｐチャネル型ＭＯＳトランジスタ ５０１〜５０５ Ｐチャネル型ＭＯＳトランジスタ ５１１〜５１４ Ｐチャネル型ＭＯＳトランジスタ ５１５ インバータ ５１６〜５１９ Ｎチャネル型ＭＯＳトランジスタ ５６３ 電位信号選択部 ６０１、６０２ Ｎチャネル型ＭＯＳトランジスタ ６０３、６０４ Ｐチャネル型ＭＯＳトランジスタ ７０１〜７０５ Ｐチャネル型ＭＯＳトランジスタ ７１１〜７１５ Ｎチャネル型ＭＯＳトランジスタ ７６１、８６１ 第１中間電位発生部 ７６３、８６３ 第２中間電位発生部 ８０１〜８０４ Ｐチャネル型ＭＯＳトランジスタ ８１１〜８１４ Ｎチャネル型ＭＯＳトランジスタ ＶＤＤ 第１の電圧源 ＶＳＳ 第２の電圧源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１の電圧源と第２の電圧源の中間電位
    であって相互に電位が異なる第１及び第２の中間電位を
    夫々有する第１及び第２の信号を生成して第１及び第２
    の信号端子から夫々出力する中間電位発生部と、 ドレインが前記第１の電圧源に接続されソースが出力端
    子に接続され且つゲートが前記第１の信号端子に接続さ
    れた第１導電型ＭＯＳトランジスタ、及びドレインが前
    記第２の電圧源に接続されソースが前記出力端子に接続
    され且つゲートが前記第２の信号端子に接続された第２
    導電型ＭＯＳトランジスタを有し、前記第１の中間電位
    と第２の中間電位との間の第３の中間電位を有する電源
    を出力する出力部とを備え、 前記中間電位発生部は、前記第１の電圧源と前記第１の
    信号端子との間に接続されゲートとドレインとが共通接
    続された、１つ又は直列接続された複数の第１のＭＯＳ
    トランジスタと、前記第１の信号端子と前記第２の信号
    端子との間に直列接続された、相互に導電型が異なる第
    ２及び第３のＭＯＳトランジスタと、前記第２信号端子
    と前記第２の電圧源との間に接続されゲートとドレイン
    とが共通接続された、１つ又は直列接続された複数の第
    ４のＭＯＳトランジスタとを備えることを特徴とする中
    間電位生成回路。
  2. 【請求項２】 前記第１のＭＯＳトランジスタはソース
    とバックゲートとが接続され、前記第４のＭＯＳトラン
    ジスタはソースとバックゲートとが接続されることを特
    徴とする請求項１に記載の中間電位生成回路。
  3. 【請求項３】 前記第１の電圧源は高電位側、前記第２
    の電圧源は低電位側であり、前記第１導電型ＭＯＳトラ
    ンジスタはＰチャネル型ＭＯＳトランジスタ、前記第２
    導電型ＭＯＳトランジスタはＮチャネル型ＭＯＳトラン
    ジスタであり、前記Ｐチャネル型ＭＯＳトランジスタの
    バックゲートは前記第１の電圧源に接続され、前記Ｎチ
    ャネル型ＭＯＳトランジスタのバックゲートは前記第２
    の電圧源に接続されることを特徴とする請求項１又は２
    に記載の中間電位生成回路。
  4. 【請求項４】 第１の電圧源と第２の電圧源との間に直
    列に接続された相互に導電型が等しい複数のＭＯＳトラ
    ンジスタを有し、各ＭＯＳトランジスタの夫々のドレイ
    ンとゲートとが接続され且つソースとバックゲートとが
    接続され、前記第１の電圧源と第２の電圧源の中間電位
    であって相互に電位が異なる第１から第ｎの中間電位を
    夫々有するｎ個の信号を生成する中間電位発生部と、 前記ｎ個の信号から２つの信号を選択し、該選択した２
    つの信号の内で高電位側の信号を第１の信号として第１
    の信号端子から出力し、低電位側の信号を第２の信号と
    して第２の信号端子から出力する電位信号選択部と、 前記電位信号選択部によって選択された前記第１の信号
    が有する中間電位と前記第２の信号が有する中間電位と
    の間の中間電位を有する電源を出力する出力端子、ドレ
    インが前記第１の電圧源に接続されソースが前記出力端
    子に接続され且つゲートが前記第１の信号端子に接続さ
    れた第１導電型ＭＯＳトランジスタ、及びドレインが前
    記第２の電圧源に接続されソースが前記出力端子に接続
    され且つゲートが前記第２の信号端子に接続された第２
    導電型ＭＯＳトランジスタを有する出力部とを備えるこ
    とを特徴とする中間電位生成回路。
  5. 【請求項５】 前記第１の電圧源は高電位側、前記第２
    の電圧源は低電位側であり、前記複数のＭＯＳトランジ
    スタは夫々Ｐチャネル型ＭＯＳトランジスタであり、該
    Ｐチャネル型ＭＯＳトランジスタは夫々、各ドレイン及
    びゲートが低電位側に共通に接続され且つ各ソースが高
    電位側に接続されることを特徴とする請求項４に記載の
    中間電位生成回路。
  6. 【請求項６】 前記第１の電圧源は高電位側、前記第２
    の電圧源は低電位側であり、前記複数のＭＯＳトランジ
    スタは夫々Ｎチャネル型ＭＯＳトランジスタであり、該
    Ｎチャネル型ＭＯＳトランジスタは夫々、各ソース及び
    ゲートが低電位側に共通に接続され且つ各ドレインが高
    電位側に接続されることを特徴とする請求項４に記載の
    中間電位生成回路。
  7. 【請求項７】 前記電位信号選択部は、各１個ずつの第
    １導電型及び第２導電型ＭＯＳトランジスタから成る複
    数のトランスファーゲートと、対応する第１導電型又は
    第２導電型ＭＯＳトランジスタの各ゲートに入力端子又
    は出力端子が夫々接続されたインバータとを有し、該イ
    ンバータに入力される選択信号に従って、前記中間電位
    発生部から入力されるｎ個の中間電位信号の内から２つ
    を選択することを特徴とする請求項４乃至６の内の何れ
    か１項に記載の中間電位生成回路。
  8. 【請求項８】 前記出力部の第１導電型ＭＯＳトランジ
    スタはＮチャネル型ＭＯＳトランジスタであり、前記第
    ２導電型ＭＯＳトランジスタはＰチャネル型ＭＯＳトラ
    ンジスタであり、前記Ｎチャネル型ＭＯＳトランジスタ
    のバックゲートが前記第２の電圧源に接続され、前記Ｐ
    チャネル型ＭＯＳトランジスタのバックゲートが前記第
    １の電圧源に接続されることを特徴とする請求項５乃至
    ７の内の何れか１項に記載の中間電位生成回路。
  9. 【請求項９】 第１の電圧源と第２の電圧源との間に直
    列に接続され、各ゲートが前記第２の電圧源側に接続さ
    れた対応する各ドレインに接続され、各バックゲートが
    前記第１の電圧源に接続された複数の第１導電型ＭＯＳ
    トランジスタを有し、前記第１の電圧源と第２の電圧源
    の中間電位であって相互に電位が異なる第１から第ｎの
    中間電位を夫々有するｎ個の信号を生成し該ｎ個の内の
    １つの信号を第１の信号として第１の信号端子から出力
    する第１中間電位発生部と、 前記第１の電圧源と第２の電圧源との間に直列に接続さ
    れ、各ゲートが前記第１の電圧源側に接続された対応す
    る各ドレインに接続され、各バックゲートが前記第２の
    電圧源に接続された複数の第２導電型ＭＯＳトランジス
    タを有し、前記第１の電圧源と第２の電圧源の中間電位
    であって相互に電位が異なる第１から第ｎの中間電位を
    夫々有するｎ個の信号を生成し該ｎ個の内の１つの信号
    を第２の信号として第２の信号端子から出力する第２中
    間電位発生部と、 前記第１の信号が有する中間電位と前記第２の信号が有
    する中間電位との間の中間電位を有する電源を出力する
    出力端子、ドレインが前記第１の電圧源に接続されソー
    スが前記出力端子に接続され且つゲートが前記第１の信
    号端子に接続された第１導電型ＭＯＳトランジスタ、及
    びドレインが前記第２の電圧源に接続されソースが前記
    出力端子に接続され且つゲートが前記第２の信号端子に
    接続された第２導電型ＭＯＳトランジスタを有する出力
    部とを備えることを特徴とする中間電位生成回路。
  10. 【請求項１０】 前記第１の電圧源は高電位側、前記第
    ２の電圧源は低電位側であり、前記第１中間電位発生部
    では、前記第１中間電位発生部で生成された複数の中間
    電位信号の内で、前記第２の信号端子の電位よりも前記
    第１の信号端子の電位を高くする中間電位信号が選択さ
    れて第１の信号端子に出力されることを特徴とする請求
    項９に記載の中間電位生成回路。
  11. 【請求項１１】 第１の電圧源と第２の電圧源との間に
    直列に接続され、各ゲートが前記第２の電圧源側に接続
    された対応する各ドレインに接続され、各バックゲート
    が前記第１の電圧源に接続された複数の第１導電型ＭＯ
    Ｓトランジスタを有し、前記第１の電圧源と第２の電圧
    源の中間電位であって相互に電位が異なる第１から第ｎ
    の中間電位を夫々有するｎ個の信号を生成する第１中間
    電位発生部と、 前記第１の電圧源と第２の電圧源との間に直列に接続さ
    れ、各ゲートが前記第１の電圧源側に接続された対応す
    る各ドレインに接続され、各バックゲートが前記第２の
    電圧源に接続された複数の第２導電型ＭＯＳトランジス
    タを有し、前記第１中間電位発生部からのｎ個の信号を
    入力しつつ、前記第１の電圧源と第２の電圧源の中間電
    位であって相互に電位が異なる第１及び第２の中間電位
    を夫々有する第１及び第２の信号を生成する第２中間電
    位発生部と、 前記第１の信号が有する中間電位と前記第２の信号が有
    する中間電位との間の中間電位を有する電源を出力する
    出力端子、ドレインが前記第１の電圧源に接続されソー
    スが前記出力端子に接続され且つゲートが前記第１の信
    号端子に接続された第１導電型ＭＯＳトランジスタ、及
    びドレインが前記第２の電圧源に接続されソースが前記
    出力端子に接続され且つゲートが前記第２の信号端子に
    接続された第２導電型ＭＯＳトランジスタを有する出力
    部とを備えることを特徴とする中間電位生成回路。
  12. 【請求項１２】 前記出力端子と前記第２の電圧源との
    間にはキャパシタが接続されることを特徴とする請求項
    １乃至１１の内の何れか１項に記載の中間電位生成回
    路。
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