KR19990014027A - 중간전위생성회로 - Google Patents

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KR19990014027A
KR19990014027A KR1019980029272A KR19980029272A KR19990014027A KR 19990014027 A KR19990014027 A KR 19990014027A KR 1019980029272 A KR1019980029272 A KR 1019980029272A KR 19980029272 A KR19980029272 A KR 19980029272A KR 19990014027 A KR19990014027 A KR 19990014027A
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Abstract

중간전위생성회로는 주로, 중간전위발생부 및 출력부를 포함한다.
이 경우, 이 중간전위발생부는, 제 1 전압원 및 제 2 전압원 사이에, 다른 제 1 및 제 2 중간전위를 갖는 제 1 및 제 2 신호를 발생시켜, 이 제 1 및 제 2 신호를 제 1 및 제 2 신호단자를 통하여 출력한다.
특히, 이 중간전위발생부는 제 1, 제 2, 제 3 및 제 4 MOS 트랜지스터를 구비한다.
한편, 출력부는 제 1 중간전위 및 제 2 중간전위 사이의 제 3 중간전위를 갖는 전원을 출력단자를 통하여 출력하며, 제 5 및 제 6 MOS 트랜지스터에 의하여 형성된다.

Description

중간전위생성회로
본 발명은 전원 전압들 사이의 중간전위를 발생시키기 위한 중간전위생성회로에 관한 것으로, 더 자세하게는, 반도체 집적회로에 형성되며, 인가된 전원 전압으로부터 중간전위를 갖는 전원을 발생시키는 중간전위생성회로에 관한 것이다.
예를들어, 일본 특허출원공개 제 63-12010 (즉, 12010/1988) 호에 중간전위생성회로에 관하여 개시되어 있으며, 이하 참고문헌으로 부른다. 이러한 중간전위생성회로에서는, 큰 전류에 무관하게 일정한 전압을 발생시키는 기본 기능이 요구되고 있다.
특히, 상술한 중간전위생성회로는 일반적으로 중간전위발생부 및 출력부로 구성된다.
특히, 상기 중간전위생성회로에서는, VDD 및 VSS 사이에 제 1 저항기, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터 및 제 2 저항기가 순서대로 직렬로 접속되어 있다. 한편, 출력부에서는, N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터 양자가 전원 (VDD, VSS) 사이에 직렬로 접속되어 있다.
이상 설명한 바와 같이, 제 1 및 제 2 저항기가 MOS 트랜지스트에 직렬로 접속되게 된다. 그 결과, 전위변동에 대한 응답시간이, 저항값이 비가변적인 저항기와 같은, 부하 소자에 주로 의존하게 된다. 그러므로, 잡음에 대한 저항력을 향상시켜 잡음에 기인하는 효과를 감소시키기 위해서는, 저항기의 저항값을 감소시킬 필요가 있다.
그러나, 이 경우에는, 소비전류가 불가피하게 커지게 된다. 그러므로, 상기 종래의 중간전위생성회로에서는, 잡음에 대한 향상된 저항력 및 저소비전류 사이에는 트레이드-오프 (trade-off)의 관계가 존재하게 된다.
또한, 게이트 어레이에는, 저저항값을 갖는 복수개의 MOS 트랜지스터를 직렬로 접속할 필요가 있다. 이는 상기 게이트 어레이에 고저항값을 갖는 복수개의 MOS 트랜지스터를 배열하는 것이 어렵기 때문이다.
그 결과, 반도체 집적회로에 복수개의 MOS 트랜지스터를 배열하기 위하여, 레이아웃 영역이 불가피하게 증대되게 된다.
따라서, 본 발명의 목적은 큰 출력전류에 무관하게 일정한 전압을 출력할 수 있는 중간전위생성회로를 제공하는 것이다.
본 발명의 다른 목적은, 저소비전류로서 큰 구동능력을 얻을 수 있는 중간전위생성회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 레이아웃 영역을 줄일 수 있으면서도, 잡음에 대한 저항력이 우수한, 중간전위생성회로를 제공하는 것이다.
본 발명에 따른 중간전위생성회로는, 중간전위발생부 및 출력부를 주로 포함한다.
이 경우, 중간전위발생부는, 제 1 전압원 및 제 2 전압원 사이에 서로 다른 제 1 및 제 2 중간전위를 갖는 제 1 및 제 2 신호를 발생시켜, 이 제 1 및 제 2 신호를 제 1 및 제 2 신호단자를 통하여 출력한다.
이러한 환경하에서, 중간전위생성회로는 제 1, 제 2, 제 3 및 제 4 MOS 트랜지스터를 구비한다.
특히, 제 1 MOS 트랜지스터는 상기 제 1 및 제 2 전압원의 사이에 접속되며, 제 1 게이트 및 제 1 드레인을 구비한다. 여기서, 제 1 게이트는 제 1 드레인에 접속된다.
또한, 제 2 및 제 3 MOS 트랜지스터는 제 1 신호단자 및 제 2 신호단자의 사이에 직렬로 접속되며, 서로 다른 도전형을 갖는다.
또한, 제 4 MOS 트랜지스터는 제 1 및 제 2 전압원의 사이에 접속되며, 제 2 게이트 및 제 2 드레인을 구비한다. 여기서, 제 2 게이트는 제 2 드레인에 접속된다.
한편, 상기 출력부는 제 1 중간전위 및 제 2 중간전위 사이의 제 3 중간전위를 갖는 전원을 출력단자를 통하여 출력한다.
이 경우, 출력부는 제 5 및 제 6 MOS 트랜지스터를 갖는다. 더 자세히 설명하면, 제 5 MOS 트랜지스터는 제 3 드레인, 제 3 소오스 및 제 3 게이트를 갖는다. 여기서, 제 3 드레인은 제 1 전원에 접속되며, 제 3 소오스는 출력단자에 접속되며, 제 3 게이트는 제 1 신호단자에 접속되어 있다.
또한, 제 6 MOS 트랜지스터는 제 4 드레인, 제 4 소오스 및 제 4 게이트를 구비한다. 여기서, 제 4 드레인은 제 2 전원에 접속되며, 제 4 소오스는 출력단자에 접속되며, 제 4 게이트는 제 2 신호단자에 접속된다.
본 발명에 따르면, 중간전위생성회로는, 큰 전류구동능력을 가지며 큰 출력전류에 무관하게 일정한 전압을 출력하는 것이 가능하다.
또한, 중간전위생성회로는, 낮은 소비전류로 큰 전류구동능력을 얻을 수 있다. 게다가, 중간전위생성회로는, 잡음에 대한 저항력이 우수할 뿐만 아니라, 레이아웃 영역이 크게 감소될 수가 있다.
도 1 은 종래의 중간전위생성회로의 회로도.
도 2 는 도 1 에 나타낸 중간전위생성회로의 동작을 설명하기 위한 다이어그램.
도 3 은 도 1 에 나타낸 중간전위생성회로에서의 문제점을 설명하기 위한 회로도.
도 4 는 본 발명의 제 1 실시형태에 따른 중간전위생성회로를 나타낸 회로도.
도 5 는 본 발명의 제 1 실시형태에 따른 중간전위생성회로의 동작을 설명하는 회로도.
도 6 은 본 발명의 제 2 실시형태에 따른 중간전위생성회로를 나타낸 회로도.
도 7 은 본 발명의 제 3 실시형태에 따른 중간전위생성회로를 나타낸 회로도.
도 8 은 본 발명의 제 4 실시형태에 따른 중간전위생성회로를 나타낸 회로도.
도 9 는 본 발명의 제 5 실시형태에 따른 중간전위생성회로를 나타낸 회로도.
도 10 은 본 발명의 제 6 실시형태에 따른 중간전위생성회로를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명*
11 내지 14, 21 및 22 : MOS 트랜지스터
41, 51, 51, 54 : 접속점
61 : 중간전위발생부
31 : 캐패시터
62 : 출력부
도 1 을 참조하여, 본 발명의 더 이상의 이해를 도모하기 위하여, 먼저 종래의 중간전위생성회로에 대하여 설명한다. 이 중간전위생성회로는 본 명세서의 서두에서 언급한 종래의 중간전위생성회로에 상당하는 것이다.
도 1 에 나타낸 바와 같이, 중간전위생성회로는, 중간전위발생부 (961) 및 출력부 (962)를 포함한다. 이 중간전위발생부 (961)에는, 저항기 (911), N- 채널 MOS 트랜지스터 (912), P-채널 MOS 트랜지스터 (913) 및 저항기 (914)가 파워소오스 VDD와 VSS 의 사이에 직렬로 접속된다. 이 때, N-채널 MOS 트랜지스터 (912)의 게이트는 접속점 (915)에 접속되는 한편, P-채널 MOS 트랜지스터 (913)의 게이트는 접속점 (952)에 접속된다.
한편, 출력부 (962)에는, N-채널 MOS 트랜지스터 (921) 및 P-채널 MOS 트랜지스터 (922)가 파워소오스 VDD와 VSS 의 사이에 직렬로 접속된다. 여기서, N-채널 MOS 트랜지스터 (921)의 게이트는 접속점 (951)에 접속되는 한편, P-채널 MOS 트랜지스터 (922)의 게이트는 접속점 (952)에 접속된다. 이러한 구조에 의하여, 출력단자 (953)가 N-채널 MOS 트랜지스터 (921) 및 P-채널 MOS 트랜지스터 (922) 사이의 접속점에 접속되게 된다.
여기서, MOS 트랜지스터 (912)는 문턱 전압 (Vtn1)을 가지는 한편, MOS 트랜지스터 (913)는 문턱전압 (Vtp1)을 갖는 것으로 가정한다. 이와 마찬가지로, MOS 트랜지스터 (921)는 문턱 전압 (Vtn2)을 가지는 한편, MOS 트랜지스터 (922)는 문턱전압 (Vtp2)을 갖는 것으로 가정한다.
이러한 환경에서, 각 문턱전압간의 관계는,
Vtn1 Vtn2, |Vtp1| |Vtp2| 으로 표현된다.
도 2 에 나타낸 바와 같이, 저구동능력을 각각 갖는 2종류의 중간전위 (Vn1, Vn2)가 접속점 (951, 952)에서 각각 발생된다. 이 경우, 중간전위 (Vn1, Vn2)는 저항기 (911, 914) 및 MOS 트랜지스터 (912, 913)를 이용하여 얻어진다.
이때, 저항기 (911, 914)의 저항값이 서로 동일한 경우에는, MOS 트랜지스터 (912, 913) 사이의 접속점의 전위가, VDD 및 VSS 로 표시된 전원의 소오스 전압들 사이의 중간전위로 된다. 이 경우, VSS 가 0 [V] 가 되면, 중간전위는 VDD/2 [V]로 된다.
이러한 조건에서, 접속점 (951)의 전위 (Vn1)가, VDD/2 로부터 MOS 트랜지스터 (912)의 문턱전압 (Vtn1)에 의존하여 상승되는 한편, 접속점 (952)의 전위 (Vn2)가 VDD/2 로부터 MOS 트랜지스터 (913)의 문턱전압 (Vtp1)의 절대값에 따라서 하강된다.
이러한 조건하에서, 큰 구동능력을 각각 갖는 N-채널 MOS 트랜지스터 (921) 및 P-채널 MOS 트랜지스터 (922)가, 이들 2 종류의 중간전위 (Vn1, Vn2)를 이용하여, 온되도록 제어되게 된다.
이때, MOS 트랜지스터 (912, 913)는 문턱전압 근처에서 동작하므로, 높은 온-저항 (on-resistance)을 각각 갖는다. 이러한 환경하에서, 접속점 (951)의 전위 (Vn1) 또는 접속점 (952)의 전위 (Vn2)가 변동하는 경우에, 저항기 (911, 914) 및 MOS 트랜지스터 (912, 913)를 통하여 충전/방전이 일어나게 되어, 변동을 억제하게 된다.
이때, 출력단자 (953)의 전위가, 출력단자 (953)의 전위 변동시의 접속점 (952)의 전위 (Vn2)와 MOS 트랜지스터 (922)의 문턱값의 합산에 의하여 주어진 값보다 더 높은 경우에는, MOS 트랜지스터 (922)가 온되어 동작하므로, 출력 전위가 낮아지게 된다. 이 경우, N-채널 MOS 트랜지스터 (921)가 오프된다.
한편, 출력단자 (953)의 전위가, 접속점 (951)의 전위 (Vn1)으로부터 MOS 트랜지스터 (921)의 문턱값 전압 (Vtn2)의 감산에 의하여 주어진 값보다 더 낮은 경우에, MOS 트랜지스터 (921)가 온되어 동작하여, 출력전위가 높아지게 된다. 이 경우, P-채널 MOS 트랜지스터 (921)는 오프 된다. 따라서, 이러한 동작을 반복함으로써, 출력단자 (953)의 출력전위가 전원 VDD와 VSS 사이의 중간전위에서 선택되게 된다.
여기서, 위에서 설명한 종래의 참고문헌에서의 저항기 (911, 914) 대신에, 온-상태의 P-채널 MOS 트랜지스터 또는 N-채널 MOS 트랜지스터가 사용된, 중간전위생성회로에 대하여 개시하였음에 주의해야 한다. 이러한 중간전위생성회로에서도, 다양한 기술을 이용하여 MOS 트랜지스터의 문턱 전압을 제어함으로써, 도 1에 나타낸 중간전위생성회로에서와 동일한 효과를 얻을 수 있다.
상술한 기술은, MOS 트랜지스터의 채널 길이를 변화시킴으로써 문턱 전압을 가변시키는 방법, 불순물 농도를 변화시킴으로써 문턱 전압을 가변시키는 방법, 또는 역바이어스 효과를 이용하여 백 게이트 (back gate)의 웰 (well)을 다른 웰과 서로 다른 중간전위로 접속시킴으로써 문턱 전압을 가변시키는 방법을 포함한다.
여기서, 도 3과 함께 도 1을 참조하여, 도 1에 나타낸 중간전위생성회로의 문제점에 대하여 설명한다.
예를들어, 고속으로 동작하는 다른 신호 (즉, 잡음)가 신호입력소오스 (934)로부터 주어져, 기생 캐패시터 (932, 933)를 거쳐 접속점 (951, 952)로 전송되는 것으로 가정한다. 이 경우, 도 1에 나타낸 MOS 트랜지스터 (912, 913)는 각기, 온-저항이 감소되게 되며 각 접속점 (951, 952)의 전위를 원래의 전위로 회복시키도록 동작한다.
이러한 환경하에서, 전위변동에 대한 응답시간은, MOS 트랜지스터 (912, 913)가 저항기 (911, 914)에 직렬로 접속되어 있기 때문에, 저항값이 비가변적인 저항기 (911, 914)와 같은 부하 소자에 의존한다.
따라서, 잡음에 대한 저항력을 개선하고 이 잡음에 기인한 효과를 감소시키기 위하여, 각 저항기 (911, 914)의 저항값을 감소시킬 필요가 있다. 그러나, 이경우에는 소비전류가 불가피하게 커지게 된다.
예를들어, 각 MOS 트랜지스터 (912, 913, 921 및 922)는 130 ㎛의 채널폭과 0.7 ㎛의 채널길이 (L)를 가지며, 각 저항기 (911, 914)는 5㏀의 저항값과 300 ㎂의 소비전류를 갖는 것으로 가정한다. 이 경우, 신호는 다음과 같이 표현된다.
즉, 5 V의 크기, 4 ㎱의 주기를 갖는 신호가, 신호입력소오스 (934)로부터 0.1 ㎊의 기생 캐패시터 (932)를 통하여 접속점 (951)로 전송되고, 도 3에서와 동일한 정전 용량을 갖는 기생 캐패시터 (933)를 통하여 접속점 (952)에 전송되게 되는 경우에, 출력단자 (953)에 5 ㎊의 캐패시터 (931)가 접속된 상태가 실현된다. 그 결과, 출력단자 (953)가 0.83 V의 크기로 변화된다.
반대로, 이 출력단자 (953)의 전위 변동이 0.1 V 이하의 크기가 되도록, 각 저항기 (911, 914)의 저항값이 선택되면, 소비전류는 4.66 ㎃로 커진다.
따라서, 종래의 중간전위생성회로에서는, 잡음에 대한 저항력과 소비전류의 사이에는 트레이드-오프의 관계가 있다.
또한, 종래의 중간전위생성회로에서는, MOS 트랜지스터 (912)의 문턱전압 (Vtn1)이 MOS 트랜지스터 (921)의 문턱전압 (Vtn2) 보다 더 낮은 값으로 설정되어야 하며, MOS 트랜지스터 (913)의 문턱값 (Vtp1) 의 절대값이 MOS 트랜지스터 (922)의 문턱값의 절대값 (Vtp2) 보다 더 낮은 값으로 설정되어야 한다. 그럼으로써, 출력부 (962)의 MOS 트랜지스터 (921, 922)가, 소비전류를 억제하기 위하여 동시에 온되는 것이 방지되게 된다.
게다가, 접속점 (951, 952)간의 전위차는, 문턱전압의 절대값 (Vtp1)에 문턱전압 (Vtn1)이 합산된 값보다 더 큰 값으로, 문턱전압의 절대값 (Vtp2)에 문턱전압 (Vtn2)이 합산된 값보다 더 낮은 값으로 설정되는 것이 요구된다.
또한, 중간전위발생부 (961)에서와 유사한 방식으로, MOS 트랜지스터 (912) 자체가 문턱전압 (Vtn1)과 문턱전압 (Vtn2)의 사이에서 동작하며 MOS 트랜지스터 (913) 자체가 문턱전압 (Vtp1)과 문턱전압 (Vtp2)의 사이에서 동작하는 것이 요구된다. 즉, 각 MOS 트랜지스터 (912, 913)는 게이트와 소오스 사이의 전위차의 문턱전압의 근처에서 동작하는 것이 필요하게 된다. 결과적으로, 온-저항이 과도하게 높게 된다.
이를 위하여, 상기의 동작범위에서 MOS 트랜지스터 (912, 913)를 동작시키기 위하여, 각 저항기 (911, 914)는 각 트랜지스터 (912, 913)와 등가인 고저항값으로 설정되어야 한다.
따라서, 게이트 어레이에서는 낮은 온-저항을 각각 갖는 복수개의 MOS 트랜지스터가 직렬로 접속되어야 한다. 이는 고 저항값을 갖는 부하 소자를 게이트 어레이에 배치시키는 것이 어렵기 때문이다. 따라서, 반도체 집적회로에 이 복수개의 MOS 트랜지스터를 배치하기 위해서는, 레이아웃 영역이 불가피하게 증대되게 된다.
또한, 중간전위발생부 (961)의 P-채널 MOS 트랜지스터 (913) 및 출력부 (962)의 P-채널 MOS 트랜지스터 (922)는 서로 게이트에 접속되며, 그 소오스는 거의 동일한 전위를 갖는다. 그러므로, MOS 트랜지스터 (913)의 백 게이트인 웰은, 중간전위를 나타내기 위하여 접속점 (951)에 접속되어야 한다.
결과적으로, 바이어스 효과를 이용하여 문턱전압을 변화시킴으로써, MOS 트랜지스터 (913)의 문턱전압의 절대값 (|Vtp1|)이 MOS 트랜지스터 (922)의 문턱전압의 절대값 (|Vtp2|)보다 더 낮게 설정된다. 그 결과, MOS 트랜지스터 (913)의 백 게이트인 웰은 다른 웰과 서로 분리되어야 한다. 따라서, 반도체 집적회로내의 웰을 분리하여 중간전위로 설정되어지도록 하기 위해서는, 레이아웃 영역이 불가피하게 증대되게 된다.
상기의 문제점을 고려하여, 본 발명에서는 큰 출력전류에 무관하게 일정한 전압을 출력할 수 있는 중간전위생성회로를 제공한다.
(제 1 실시형태)
도 4 및 5를 참조하여, 본 발명의 제 1 실시형태에 따른 중간전위생성회로에 대하여 설명한다.
도 4 에 나타낸 바와 같이, 중간전위생성회로는 중간전위발생부 (61), 출력부 및 캐패시터 (31)를 포함한다.
중간전위발생부 (61)에는, P-채널 MOS 트랜지스터 (11, 12) 및 N-채널 MOS 트랜지스터 (13, 14)가 순서대로 전원 VDD (이하, 제 1 전압원라 칭함)와 VSS (이하, 제 2 전압원라 칭함)의 사이에 직렬로 접속된다. 이 때, MOS트랜지스터 (11 내지 14)의 각 게이트는 각 드레인에 공통 접속된다.
즉, 제 1 MOS 트랜지스터 (11)의 게이트가 MOS 트랜지스터 (11, 12) 사이의 접속점 (51)에 접속되는 한편, 제 2 MOS 트랜지스터 (14)의 게이트는 MOS 트랜지스터 (13, 14) 사이의 접속점 (52)에 접속된다. MOS 트랜지스터 (12, 13)의 각 게이트는 MOS 트랜지스터 (12, 13)의 각 드레인의 접속점에서 서로 접속된다.
또한, P-채널 MOS 트랜지스터 (11, 12)의 각 백 게이트는 VDD 에 접속되는 한편, N-채널 MOS 트랜지스터 (13, 14)의 각 백 게이트는 VSS 에 접속된다.
이러한 구조에 의하여, 중간전위발생부 (61)는, 전위가 서로 다르며 VDD 와 VSS 사이의 제 1 및 제 2 중간전위를 각각 갖는 제 1 및 제 2 신호를 발생시킨다. 이 제 1 및 제 2 신호는, 각각 접속점 (51)로부터 제 1 신호단자를 통하여 발생되며 접속점 (52)로부터 제 2 신호단자를 통하여 발생된다.
또한, 출력부 (62)에는, N-채널 MOS 트랜지스터 (21) 및 P-채널 MOS 트랜지스터 (22)가 전원 VDD와 VSS 사이에 직렬로 접속된다. 이 MOS 트랜지스터 (21)에서, 드레인은 VDD 에 접속되며, 게이트는 중간전위발생부 (61)의 접속점 (51)에 접속된다. 한편, MOS 트랜지스터 (22)는, MOS 트랜지스터 (21)의 소오스에 접속된 소오스, VSS 에 접속된 드레인, 중간전위발생부 (61)의 접속점 (52)에 접속된 게이트를 갖는다. 또한, 출력단자 (53)가 MOS 트랜지스터 (21, 22) 사이의 접속점 (54) 로부터 유도된다.
나타낸 예에서, N-채널 MOS 트랜지스터 (21)의 백 게이트는 VSS 에 접속되는 한편, P-채널 MOS 트랜지스터 (22)의 백 게이트는 VDD 에 접속된다. 또한, 캐패시터는 출력단자와 VSS 사이에 접속된다.
이러한 구조에 의하여, 제1 중간전위 및 제 2 중간전위 사이의 제 3 중간전위가 출력부 (62)를 통하여 파워출력전압으로서 생성된다.
계속하여, 도 5와 함께 도 4를 참조하여, 제 1 실시형태에 따른 중간전위생성회로의 동작에 대하여 설명한다.
중간전위발생부 (61)에서, 접속점 (51)의 전위는 MOS 트랜지스터 (11)의 문턱전압의 절대값 (|Vtp11|)과 전원 (VDD)와의 차이보다 더 낮다. 한편, 접속점 (52)의 전위는 MOS 트랜지스터 (14)의 문턱전압 (Vtn14)과 VSS 와의 합에 해당하는 값보다 더 높다.
MOS 트랜지스터 (12, 13)의 각 게이트는 서로 공통 접속되며, 또한 그의 각 드레인도 서로 공통 접속되어, 양 드레인의 접속점 (41)를 형성하게 된다. 그 결과, 접속점 (51)의 전위가 MOS 트랜지스터 (12)의 문턱전압의 절대값 (|Vtp12|)에 접속점 (41)의 전위의 합에 해당하는 값보다 더 높게 된다.
이와 유사하게, 접속점 (52)의 전위는 MOS 트랜지스터 (13)의 문턱전압 (Vtn13)에 접속점 (41)의 전위의 차이보다 더 낮다. 접속점 (51, 41 및 52)의 각 전위는, 상기의 관계가 유지되는 조건하에서, 전원 VDD와 VSS 사이의 전위차를 각각 분압한 값이 된다.
게이트가 접속점 (51)에 접속되어 있기 때문에, 접속점 (54)의 전위가, 접속점 (51)의 전위로부터 MOS 트랜지스터 (21)의 문턱전압 (Vtn21)을 감산한 값 보다 더 낮게 되는 경우에는, N-채널 MOS 트랜지스터 (21)가 오프된다.
이와 마찬가지로, 게이트가 접속점 (52)에 접속되어 있기 때문에, 접속점 (54)의 전위가, 접속점 (52)의 전위에 MOS 트랜지스터 (22)의 문턱전압의 절대값 (|Vtp22|)을 더한 값보다 더 높게 되는 경우에는, P-채널 MOS 트랜지스터 (22)가 온된다.
또한, N-채널 MOS 트랜지스터 (13, 14 및 21)의 백 게이트가 VSS 에 각각 접속되는 한편, P-채널 MOS 트랜지스터 (11, 12 및 22)의 백 게이트가 VDD 에 각각 접속된다. 그 결과, MOS 트랜지스터 (13)의 문턱전압 (Vtn13)이 MOS 트랜지스터 (21)의 문턱전압 (Vtn21)보다 더 낮게 되며, 한편, MOS 트랜지스터 (22)의 문턱전압의 절대값 (|Vtp22|)이 MOS 트랜지스터 (12)의 문턱전압의 절대값 () 보다 더 낮게 된다.
그 결과, 출력부 (62)에서, N-채널 MOS 트랜지스터 (21) 및 P-채널 MOS 트랜지스터 (22)가 동시에 온되지 않게 된다. 그러므로, MOS 트랜지스터 (21, 22) 각각의 구동능력이 크게 되더라도, 전원 VDD 로부터 MOS 트랜지스터 (21, 22)를 통하여 VSS로 아무런 전류도 흐르지 않게 된다.
또한, MOS 트랜지스터 (11 내지 14) 각각은, 트랜지스터의 크기를 변화시킴으로써, 서로 동일한 온-저항을 갖게 된다. 그럼으로써, MOS 트랜지스터 (11 내지 14)의 각각은, 문턱전압 근처에서 동작하게 된다. 결과적으로, 접속점 (51, 52)의 각 전위를 조절함으로써, 출력부 (62)의 MOS 트랜지스터 (21, 22)가 동시에 오프되지 않게 된다.
MOS 트랜지스터 (21, 22)는 그 전위를 조절함으로써, 온 되도록 조절되어질 때, 문턱전압의 근처에서 동작하므로, MOS 트랜지스터 (21, 22)의 각각은, 높은 온-저항을 갖게 된다. 그러나, MOS 트랜지스터 (21, 22)의 각각은, 캐패시터 (31)가 출력단자 (53)에 접속되어 있으므로, 잡음에 기인하는 효과를 억제함으로써, 고속동작을 가능하게 한다.
게다가, 캐패시터 (31)의 반대극성이 VDD 에 접속되게 될 때, 또는, 등가의 안정한 전위 사이에 캐패시터 (31)가 형성될 때에도, 위와 동일한 효과가 얻어질 수 있다.
중간전위발생부 (61)에서, MOS 트랜지스터 (11 내지 14)의 각각이 문턱전압의 근처에서 동작하므로, VDD 로부터 MOS 트랜지스터 (11 내지 14)를 거쳐 VSS 로 흐르는 전류가 작아지게 된다.
또한, 문턱전압의 총합이, 전원 VDD 와 VSS 사이의 전위차에 비하여 과도하게 작은 경우에는, MOS 트랜지스터 (11)와 마찬가지로 드레인에 그 게이트가 접속된 또 다른 P-채널 MOS 트랜지스터가, P-채널 MOS 트랜지스터 (11)와 VDD 의 사이에 삽입되어질 수도 있다. 다른 방법으로는, MOS 트랜지스터 (14)와 마찬가지로 드레인에 그 게이트가 접속되어 있는 또 다른 N-채널 MOS 트랜지스터가 N-채널 MOS 트랜지스터 (14)와 VSS 의 사이에 삽입되어질 수도 있다. 그럼으로써, 전원 VDD 로부터 VSS 로 흐르는 전류가 감소될 수 있다.
드레인에 게이트가 접속된 P-채널 MOS 트랜지스터 (11) 또는 N-채널 MOS 트랜지스터 (14)가, 중간전위발생부 (61)에서 부하 소자로서 사용된다. 그 결과, 접속점 (51, 52)로 전송된 잡음이 제거될 수 있도록, 온-저항이 변화되게 된다. 따라서, 잡음에 대한 저항력 및 낮은 소비전류가 실현될 수 있게 된다.
예를들어, 중간전위발생부 (61)의 각 MOS 트랜지스터의 채널 폭 (W) 130 ㎛ 로, 채널 길이는 0.7 ㎛ 로, 캐패시터 (31)의 정적 용량은 5 ㎊ 으로 간주된다.
이 조건에서, 도 3에 나타낸 바와 같이, 5 V 크기 및 4 ㎱ 주기를 갖는 신호 (잡음)가, 신호입력소오스 (934)로부터, 0.1 ㎊ 의 기생 캐패시턴스 (932)를 통하여 접속점 (51)로, 동일한 기생 용량을 갖는 기생 캐패시턴스 (933)를 통하여 접속점 (52)로 전송된다. 이 경우, 시뮬레이션 (가상실험)에 의하여, 출력단자 (53)에서 0.1 V 이하의 전위변동과 300 ㎂ 의 소비전류가 나타나는 것이 확인되었다.
대조적으로, 종래의 전위생성회로에서는, 소비전류가 위의 경우와 같은 경우에, 출력단자 (953)의 전위가 8 배인 0.83 V 의 크기로 변동되었다. 반대로, 시뮬레이션을 통하여, 출력단자 (953)가 동일한 방식으로 변동하는 경우에, 소비전류가 15.5 배인 4.66 ㎃ 로 되는 것이 확인되었다.
즉, 본 발명에 따른 중간전위생성회로에서는, 소비전류가 종래의 경우와 동일한 경우에 출력전위의 변동이 약 1/8 인 되며, 한편, 출력전위의 변동이 종래의 경우와 동일한 경우에는 소비전류가 약 1/15 가 된다.
따라서, MOS 트랜지스터는, MOS 트랜지스터의 온-저항이 잡음에 기인한 전위변동을 억제시켜 변동시킬수 있도록 접속된다. 그 결과, 출력단자전압의 변동은, 큰 출력전류가 큰 구동능력을 갖고 흐르는 조건하에서 전압강하를 보상함으로써 억제될 수 있게 된다. 게다가, 잡음에 대한 저항력이 우수한 큰 구동 능력이, 낮은 소비전류로서 얻어질 수 있다.
본 실시형태에 따른 중간전위생성회로에서는, 드레인에 게이트가 접속된 P-MOS 트랜지스터 (11) 또는 N-MOS 트랜지스터 (14)를 사용함으로써, 높은 온-저항이 실현될 수 있다. 특히, 이 구조는 고저항성 부하 소자가 반도체 기판에 배열 또는 형성될 수 없는 경우에 효과적이다.
예를들어, 도 3 및 상기 참고문헌에서 설명한 바와 같이, 종래의 중간전위생성회로의 게이트 어레이 분야에서는 트랜지스터가 온-상태로 사용하는 경우에는, 낮은 저항을 갖는 복수개의 트랜지스터를 접속하여, 고저항값을 얻어야 한다.
이와 반대로, 본 발명의 중간전위생성회로에서는, 높은 온-저항을 가지고 문턱전압의 근처에서 동작하는 P-채널 MOS 트랜지스터 (11)가 사용된다. 그 결과, 상기의 게이트 어레이에, 각 트랜지스터가 온-상태로 사용되는 경우에, 충분히 높은 저항을 얻을 수 있게 된다. 따라서, 레이아웃 영역이 종래의 회로에 비하여 현저하게 감소되게 된다.
한편, P-채널 MOS 트랜지스터는 하나가 아닌, 복수개의 P-채널 MOS 트랜지스터가 직렬로 접속될 수도 있다는 것에 주의해야 한다. 또한, 이는, 저항 소자로서 동작가능한 N-채널 MOS 트랜지스터 (14)에도 적용된다.
또한, 역바이어스 효과를 이용하여 문턱전압이 변화되는 경우에, 종래의 중간전위생성회로에서는, 충분한 문턱전압을 갖는 MOS 트랜지스터를 분리시키기 위하여, 웰이 불가피하게 형성되어야 한다. 이와 반대로, 본 발명에 따른 중간전위생성회로에서는, 역바이어스 효과에 기인하는 문턱전압의 변동을, 소오스의 전위차를 이용하여 달성할 수 있다. 그러므로, 역바이어스 효과의 이용에 의하여 문턱전압이 변화하더라도, 웰을 형성할 필요가 없게 된다. 따라서, 웰이 불필요하게 되어, 레이아웃 크기가 감소될 수 있다. 그럼으로써, MOS 트랜지스트의 문턱전압의 차이가, 종래의 경우에 비하여, 작은 레이아웃 영역으로 실현될 수 있게 된다.
(제 2 실시형태)
계속하여, 도 6을 참조하여, 본 발명의 제 2 실시형태에 따른 중간전위생성회로에 대하여 설명한다.
중간전위생성회로는 중간전위발생부 (461), 출력부 (62) 및 캐패시터 (31)를 포함한다. 이 경우, 출력부 (62)는 제 1 실시형태에서와 동일한 구조를 갖는다. N-채널 MOS 트랜지스터 (401), P-채널 MOS 트랜지스터 (402), N-채널 MOS 트랜지스터 (403) 및 P-채널 MOS 트랜지스터 (404)는, 중간전위발생부 (461)내의 전원 (VDD,VSS) 사이에 순서대로 직렬로 접속된다.
MOS 트랜지스터 (401 내지 404)의 각 게이트는 각 드레인에 접속된다. N-채널 MOS 트랜지스터 (401)의 백 게이트는 MOS 트랜지스터 401 와 402 사이의 접속점에 접속되어 있는 한편, P-채널 MOS 트랜지스터 (404)의 백 게이트는 MOS 트랜지스터 403 와 404 사이의 접속점에 접속되어 있다. 또한, MOS 트랜지스터 (402) 및 MOS 트랜지스터 (403)의 각각의 게이트는 서로 접속되어 있으며, 그 접속점는 MOS 트랜지스터 (402, 403)의 양 드레인의 접속점 (441)에 접속되어 있다. 또한, P-채널 MOS 트랜지스터 (402)의 백 게이트는 전원 (VDD)에 접속되어 있는 한편, N-채널 MOS 트랜지스터 (403)의 백 게이트는 VSS에 접속되어 있다.
이 구조에 의하여, 중간전위발생부는 VDD 와 VSS 사이의 제 1 및 제 2 중간전위의 제 1 및 제 2 신호를 발생시킨다. 이 제 1 및 제 2 신호는 전위가 서로 다르며, 제 1 및 제 2 신호단자를 형성하는 접속점 (51, 52)를 통하여 각각 발생된다.
이 경우, 제 2 실시형태에서는 반도체 기판을 분리하는 P-형 웰 및 N-형 웰을 마련할 필요가 있다. 그러나, P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터 각각의 문턱전압이 변동하는 경우에도, 이 변동에 기인한 효과는 감소될 수 있다.
이 구조에 의하여, 접속점 (51, 441 및 52) 각각의 전위는, 제 1 실시형태의 중간전위발생부 (61)에서와 같이, 문턱전압의 근처에서 동작하는 MOS 트랜지스터 (401 내지 404) 각각의 온-저항에 의하여 분압함으로써, 결정된다.
상기 중간전위생성회로에서는, P-채널 MOS 트랜지스터 (404) 및 N-채널 MOS 트랜지스터 (401)가 접속점 (441)의 전원 (VDD,VSS) 측에 배치된다. 그 결과, 모든 N-채널 MOS 트랜지스터의 각 문턱전압이 크게 변동하는 경우에도, 모든 P-채널 MOS 트랜지스터의 각 문턱전압이 거의 변동되지 않게 되며, 따라서, 접속점 (441) 에서의 전위변동이 매우 작아지게 된다. 그럼으로써, 접속점 (51)에서의 전위가 높게 되는 한편, 접속점 (52)의 전위는 낮아지게 된다.
이러한 환경하에서는, N-채널 MOS 트랜지스터 (21) 및 P-채널 MOS 트랜지스터 (22)의 각 문턱전압이 출력부 (62)에서 변동하더라도, 접속점 (51, 52)에서의 각 전위변동이 MOS 트랜지스터 (21, 22)의 각 문턱전압의 변동에 의하여 억제되게 된다.
여기서, MOS 트랜지스터가 소오스 및 백 게이트의 사이에 고전위차를 가질수록, 문턱전압의 변동에 기인하는 효과가 더 커진다는 점에 주의해야 한다. 이러한 성질은 출력 전위의 변동을 억제하는 역할을 한다. 이 경우, 저항 소자인 N-채널 MOS 트랜지스터 (401)는 하나가 아니라, 복수개의 N-채널 MOS 트랜지스터가 직렬로 접속될어질 수도 있다. 또한, 이는 저항 소자로 사용된 P-채널 MOS 트랜지스터에도 적용된다.
이 제 2 실시형태에 따른 중간전위생성회로에 의하여, 잡음에 대한 저항성이 향상될 수 있으며, 낮은 소비전류로 큰 전류 구동 능력이 얻어질 수 있다.
또한, 온-상태의 복수개의 트랜지스터를 부하 소자로 접속할 필요가 없게 된다. 따라서, 종래의 경우에 비하여, 레이아웃 영역이 크게 감소될 수 있다.
(제 3 실시형태)
계속하여, 도 7을 참조하여 제 3 실시형태에 따른 중간전위생성회로에 대하여 설명한다.
상기 중간전위생성회로는 중간전위발생부 (561), 전위신호선택부 (563), 출력부 (62) 및 캐패시터 (31)를 포함한다. 이 경우, 출력부 (62)는 제 1 실시예의 출력부와 유사하다.
특히, P-채널 MOS 트랜지스터 (501, 502, 503, 504 및 505)는 전원 (VDD,VSS)의 사이에 순서대로 중간전위발생부 (561)내의 접속점 (541, 542, 543 및 544)를 통하여 접속된다. 이 경우, MOS 트랜지스터 (501 내지 505)에서, 각 게이트는 각 드레인에 접속되어 있으며, 각 백 게이트는 각 소오스에 접속되어 있다. 즉, MOS 트랜지스터 (501)에서, 게이트는 접속점 (542)에 접속되며 백 게이트는 VDD 에 접속되는 한편, MOS 트랜지스터 (502)에서는, 게이트가 접속점 (542)에 접속되며, 백 게이트는 접속점 (541)에 접속된다.
또한, MOS 트랜지스터 (503)에서, 게이트는 접속점 (543)에 접속되며 백 게이트는 접속점 (542)에 접속되는 한편, MOS 트랜지스터 (504)에서는, 게이트는 접속점 (544)에 접속되며, 백 게이트는 접속점 (543)에 접속된다. 게다가, MOS 트랜지스터 (505)에서, 게이트는 VSS 에 접속되며 백 게이트는 접속점 (544)에 접속된다.
이 구조에 의하여, 중간전위발생부 (561)는, 서로 전위가 다르며 VDD 및 VSS 사이의 제 1 내지 제 4 중간전위 중의 하나를 각각 갖는, 제 1 내지 제 4 신호를 발생시킨다.
다른 방법으로는, 중간전위발생부 (561)에서, 직렬로 접속된 P-채널 MOS 트랜지스터 (501 내지 505)를 N-채널 MOS 트랜지스터로 대체하는 것이 가능하다. 이 경우, N-채널 MOS 트랜지스터에서, 각 소오스는 각 게이트와 저전위측 (VS)에 공통접속되며, 각 드레인은 고전위측 (VDD)에 접속하게 된다.
전위신호선택부 (563)에서, P-채널 MOS 트랜지스터 (511) 및 N-채널 MOS 트랜지스터 (516)으로 구성된 트랜스퍼 게이트는, 접속점 (541) 및 접속점 (51) 사이에 접속된다. 또한, P-채널 MOS 트랜지스터 (512) 및 N-채널 MOS 트랜지스터 (517)로 구성된 트랜스퍼 게이트는, 접속점 (542) 및 접속점 (51) 사이에 접속된다.
또한, P-채널 MOS 트랜지스터 (513) 및 N-채널 MOS 트랜지스터 (518)으로 구성된 트랜스퍼 게이트는, 접속점 (543) 및 접속점 (52) 사이에 접속된다. 또한, P-채널 MOS 트랜지스터 (514) 및 N-채널 MOS 트랜지스터 (519)으로 구성된 트랜스퍼 게이트는, 접속점 (544) 및 접속점 (52) 사이에 접속된다.
이 경우, P-채널 MOS 트랜지스터 (511 내지 514)의 각 백 게이트는 VDD 에 접속되는 한편, N-채널 MOS 트랜지스터 (516 내지 519)의 각 백 게이트는 VSS 에 접속된다.
또한, P-채널 MOS 트랜지스터 (511, 513) 및 N-채널 MOS 트랜지스터 (517, 519)의 각 게이트는 인버터 (515)의 입력에 접속된다. 한편, N-채널 MOS 트랜지스터 (516, 518) 및 P-채널 MOS 트랜지스터 (512, 514)의 게이트는 인버터 (515)의 출력에 접속된다. 인버터 (515)의 입력단자에 도통제어단자 (55)가 접속되어 있다. 상기 트랜스퍼 게이트는 도통제어단자 (55)의 전위에 의하여 제어된다.
P-채널 MOS 트랜지스터 (501 내지 505)의 각 백 게이트는, 중간전위발생부 (561) 에서의 역 바이어스 효과에 기인하는 문턱전압의 증가를 방지하기 위하여, 각 소오스에 접속되어 있다. 이 경우, 전원 (VDD,VSS) 사이의 전위는, 이들 MOS 트랜지스터 (501 내지 505)에 의하여 정확하게 분압된다. 또한, 중간전위발생부 (561)로부터의 4개의 신호 중의 2개의 신호는, 전위신호선택부 (563)내의 연속제어단자 (55)의 전위를 이용하여, 각 트랜스퍼 게이트를 도전성으로 제어함으로써, 선택된다. 또한, 이 2개의 신호중 고전위측의 신호가 접속점 (51)(제 1 신호단자)로부터 제 1 신호로서 출력되는 한편, 저전위측의 신호가 제 2 접속점 (52)(제 2 신호단자)로부터 제 2 신호로서 출력된다. 그럼으로써, 접속점 (51, 52)의 각 전위는 변동가능하게 되어, 출력단자 (53)의 전위가 변화된다.
제 3 실시형태에 의하여, 잡음에 대한 저항력이 증대될 수 있으며, 낮은 소비전류로 큰 전류구동능력이 얻어질 수 있게 된다. 결과적으로, 레이아웃 영역이 크게 감소될 수 있게 된다.
(제 4 실시형태)
계속하여, 도 8을 참조하여, 본 발명의 제 4 실시형태에 따른 중간전위생성회로에 대하여 설명한다.
상기 중간전위생성회로는, 중간전위발생부 (661), 출력부 (62) 및 캐패시터 (31)를 포함한다. 이 경우, 출력부 (62)는 제 1 실시형태에서와 유사한 구조를 갖는다.
특히, 중간전위발생부 (661)에서, N-채널 MOS 트랜지스터 (601, 602) 및 P-채널 MOS 트랜지스터 (603, 604)는 이 순서로 전원 (VDD, VSS) 사이에서 접속되어 있다. 이 경우, N-채널 MOS 트랜지스터 (601)(제 1 MOS 트랜지스터)에서, 게이트는 드레인에 접속되어 있으며, 백 게이트는 VSS 에 접속되어 있다.
또한, N-채널 MOS 트랜지스터 (602)(제 2 MOS 트랜지스터)에서, 게이트는 드레인에 접속되어 있으며, 백 게이트는 VSS 에 접속되어 있다. 또한, P-채널 MOS 트랜지스터 (603)(제 3 MOS 트랜지스터)에서, MOS 트랜지스터 (603, 604) 사이의 접속점 (52)가 도전형이 되도록 게이트가 드레인에 접속되어 있으며, 백 게이트가 MOS 트랜지스터 (602, 603) 사이의 접속점 (641)에 접속되어 있다. 한편, P-채널 MOS 트랜지스터 (604)(제 4 MOS 트랜지스터)에서, 게이트는 드레인에 접속되어 있으며, 백 게이트는 MOS 트랜지스터 (603, 604) 사이의 접속점 (52)에 접속되어 있다.
이 구조에 의하여, 중간전위발생부 (661)는, 서로 전위가 다르며 VDD 및 VSS 사이에서 제 1 및 제 2 중간전위를 갖는 제 1 및 제 2 신호를 발생시키며, 이를 각각 제 1 신호단자인 접속점 (51)로부터 출력하며, 제 2 신호단자인 접속점 (52)로부터 출력한다.
중간전위발생부 (661)에서, 역 바이어스 효과를 이용하여, 높은 문턱전압을 얻기 위하여, 소오스 (접속점 (51))와 백 게이트 (VSS) 사이에 큰 전위차를 갖는, MOS 트랜지스터 (601)가 사용된다. 그 결과, 전원 (VDD,VSS) 사이에 접속된 MOS 트랜지스터 (601 내지 604)의 문턱전압의 절대값의 합계의 전위차가, 전원 (VDD,VSS) 사이의 전위차에 비하여, 작아지게 된다. 이들 MOS 트랜지스터 (601 내지 604)는 소비 전류를 더욱 억제하기 위하여 문턱전압의 근처에서 동작하게 된다.
여기서, 저항 소자인 N-채널 MOS 트랜지스터 (601)는 하나가 아닌, 복수개의 MOS 트랜지스터가 직렬로 접속되어질 수도 있다. 또한, 이는 저항 소자인 P-채널 MOS 트랜지스터에도 적용될 수 있다.
이 제 4 실시형태에 의하여, 잡음에 대한 저항력이 증대되며, 낮은 소비전류로 큰 전류 구동능력을 얻을 수 있게 된다. 결과적으로, 레이아웃 영역이 크게 감소될 수 있다.
(제 5 실시형태)
계속하여, 도 9를 참조하여 본 발명의 제 5 실시형태에 따른 중간전위생성회로에 대하여 설명한다.
상기 중간전위생성회로는 제 1 및 제 2 중간전위발생부 (761, 763), 출력부 (62) 및 캐패시터 (31)를 포함한다. 이 경우, 출력부 (62)는 제 1 실시형태의 것과 유사하다.
특히, 제 1 중간전위발생부 (761)에는, P-채널 MOS 트랜지스터 (701 내지 705)가 순서대로 전원 (VDD,VSS) 사이에 접속점 (51) 및 접속점 (741, 742 및 743)를 통하여 접속되어 있다. 또한, 각 P-채널 MOS 트랜지스터 (701 내지 705)에는, 각 게이트가 각 드레인과 VSS 측에서 접속되어 있으며 각 백 게이트는 VDD 에 접속되어 있다.
즉, P-채널 MOS 트랜지스터 (701)의 게이트는 접속점 (51)에 접속되어 있는 한편, MOS 트랜지스터 (702)의 게이트는 접속점 (741)에 접속되어 있다. 게다가, MOS 트랜지스터 (705)의 게이트는 VSS 에 접속되어 있다.
이 구조에 의하여, 제 1 중간전위발생부 (761)는, 서로 전위가 다른, VDD 및 VSS 사이의 제 1 내지 제 5 중간전위 중의 하나를 갖는 5개의 신호를 발생시켜, 이들 5개의 신호중 하나를 접속점 (51)(제 1 신호단자)로부터 제 1 신호로서 출력한다.
한편, 제 2 중간전위발생부 (763)에는, N-채널 MOS 트랜지스터 (711 내지 725)가 전원 (VDD,VSS) 사이에 접속점 (746, 747 및 748) 및 접속점 (52)를 통하여 직렬로 접속된다. 또한, 각 N-채널 MOS 트랜지스터 (711 내지 715)에서, 각 게이트는 각 드레인에 접속되어 있고, 각 백 게이트는 VSS 에 접속되어 있다.
즉, N-채널 MOS 트랜지스터 (711)의 게이트는 VDD 에 접속되는 한편, MOS 트랜지스터 (712)의 게이트는 접속점 (746)에 접속된다. 또한, MOS 트랜지스터 (713)의 게이트는 접속점 (747)에 접속되는 한편, MOS 트랜지스터 (714)의 게이트는 접속점 (748)에 접속된다. 또한, MOS 트랜지스터 (715)의 게이트는 접속점 (52)에 접속된다.
이 구조에 의하여, 제 2 중간전위발생부 (763)는, 서로 전위가 다른, VDD 및 VSS 사이에서 제 1 내지 제 5 중간전위 중의 하나를 갖는 5개의 신호를 발생시키며, 이들 5개의 신호 중의 하나를 접속점 (52)(제 2 신호단자)로부터 제 2 신호로서 출력한다.
이상 설명한 바와 같이, 제 1 중간전위발생부 (761)에서는, 각 MOS 트랜지스터의 백 게이트가 VDD 에 접속되는 한편, 제 2 중간전위발생부 (763)에서는, 각 MOS 트랜지스터의 백 게이트가 VSS 에 접속된다. 이 경우, 소오스 전위가 서로 다르다. 그 결과, 문턱전압의 절대값이, 역 바이어스 효과에 의하여, P-채널형에서는 VSS 측에서 더 높게 되는 한편, N-채널 MOS 트랜지스터에서는 VDD 측에서 더 높게 된다. 이 경우, VDD 및 VSS 사이의 전압이, 이들 문턱전압 사이의 차이에 따라서, 각 MOS 트랜지스터에 의하여 균등하게 분압되지 않는다.
또한, 이 분압방법은, P-채널 MOS 트랜지스터가 직렬로 접속되어 있는 제 1 중간전위발생부 (761)와, N-채널 MOS 트랜지스터가 직렬로 접속되어 있는 제 2 중간전위발생부 (763)에서 서로 다르다.
그러므로, 이 실시형태에서는, N-채널 MOS 트랜지스터 (21) 및 P-채널 MOS 트랜지스터 (22)의 문턱전압에 각각 해당하는 중간전위가, 전원 VDD와 VSS 사이의 전압차를 분압시켜 사용함으로써, 발생될 수도 있다.
이 제 5 실시형태에 의해서, 잡음에 대한 저항력이 향상될 수 있으며, 낮은 소비전류로 큰 구동능력을 얻을 수 있으므로 레이아웃 영역을 감소시킬 수 있게 된다.
(제 6 실시형태)
계속하여, 도 10을 참조하여 본 발명의 제 6 실시형태에 따른 중간전위생성회로에 대하여 설명한다.
상기 중간전위생성회로는, 제 1 및 제 2 중간전위발생부 (861, 863), 출력부 (62) 및 캐패시터 (31)를 포함한다. 이 경우, 출력부 (62)는 제 1 실시형태에서의 것과 유사하다.
특히, 제 1 중간전위발생부 (861)에는, P-채널 MOS 트랜지스터 (801 내지 804)가 순서대로 전원 (VDD,VSS) 사이에 접속되어 있다. 이 경우, 각 P-채널 MOS 트랜지스터 (801 내지 804)에서, 각 게이트는 각 드레인에 접속되며 각 백 게이트는 VDD 에 접속된다.
즉, MOS 트랜지스터 (801)의 게이트는 MOS 트랜지스터 801 와 802 사이의 접속점 (51a)에 접속되는 한편, MOS 트랜지스터 (802)의 게이트는 MOS 트랜지스터 802 와 803 사이의 접속점 (841)에 접속된다.
또한, MOS 트랜지스터 (803)의 게이트는 MOS 트랜지스터 803 와 804 사이의 접속점 (52a)에 접속되는 한편, MOS 트랜지스터 (804)의 게이트는 VSS 에 접속된다.
이 구조에 의하여, 제 1 중간전위생성회로 (861)는 서로 전위가 다른, VDD 및 VSS 사이의 제 1 내지 제 3 전위 중의 하나를 갖는 3개의 신호를 발생시킨다.
한편, 제 2 중간전위발생부 (863)에는, N-채널 MOS 트랜지스터 (811 내지 814)가 전원 VDD와 VSS 사이에 직렬로 접속된다. 이 경우, 각 N-채널 MOS 트랜지스터 (811 내지 814)에서, 각 게이트는 각 드레인에 접속되며, 각 백 게이트는 VSS 에 접속된다.
즉, MOS 트래지스터 (811)의 게이트는 VDD에 접속되는 한편, MOS 트랜지스터 (812)의 게이트는 MOS 트랜지스터 811 와 812 사이의 접속점 (51b)에 접속된다. 또한, MOS 트랜지스터 (813)의 게이트는 MOS 트랜지스터 812 와 813 사이의 접속점 (842)에 접속되는 한편, MOS 트랜지스터 (814)의 게이트는 MOS 트랜지스터 813 와 814 사이의 접속점 (52b)에 접속된다.
또한, 접속점 (51b)는 제 1 중간전위생성회로 (861)의 접속점 (51a) 및 출력부 (62)의 N-채널 MOS 트랜지스터 (21)의 게이트에 모두 접속된다. 한편, 접속점 (52b)는 제 1 중간전위생성회로 (861)의 접속점 (52a) 및 출력부 (62)의 P-채널 MOS 트랜지스터 (22)의 게이트에 모두 접속된다.
이 구조에 의하여, 제 2 중간전위생성회로 (863)는 제 1 중간전위생성회로 (861)로부터 3개의 신호를 수신하며, 서로 전위가 다른, VDD 및 VSS 사이의 제 1 및 제 2 중간전위를 갖는 제 1 및 제 2 신호를 발생시키며, 이들을 접속점 (51, 52)를 통하여 출력부 (62)로 출력한다.
이상 설명한 바와 같이, P-채널 MOS 트랜지스터 (801)의 게이트 및 드레인은 서로 접속되어 있는 한편, N-채널 MOS 트랜지스터 (811)의 게이트 및 드레인도 서로 접속되어 있다. 또한, 양 MOS 트랜지스터 (801, 811)의 드레인 및 소오스도 서로 접속되어 있다. 그 결과, 접속점 (51)의 전위가 VDD로부터 MOS 트랜지스터 (801, 811)의 문턱전압의 절대값중의 낮은 절대값을 감산한 값보다 더 작아지게 된다.
한편, P-채널 MOS 트랜지스터 (804)의 게이트 및 드레인은 서로 접속되어 있는 한편, N-채널 MOS 트랜지스터 (814)의 게이트 및 드레인도 서로 접속되어 있다. 또한, 양 MOS 트랜지스터 (804, 814)의 소오스 및 드레인도 서로 접속되어 있다. 그 결과, 접속점 (52)의 전위가, VSS에 MOS 트랜지스터 (804, 814)의 문턱전압의 절대값중 낮은 절대값을 합산한 값보다 더 커지게 된다.
게다가, 접속점 (51, 841(842) 및 52)가 상기의 관계를 유지하므로, MOS 트랜지스터의 문턱전압 근처에서의 동작에 의하여 각 온-저항으로 분압된 전위가 된다. 따라서, 제 1 실시형태에서와 동일한 효과가 제 6 실시형태에서도 얻어질 수 있게 된다.
이 제 6 실시형태에 의하여, 잡음에 대한 저항력이 향상될 수 있으며, 낮은 소비전류로 큰 구동능력을 얻을 수 있으므로 레이아웃 영역을 감소시킬 수 있게 된다.
이상 설명한 바와 같이, 본 발명은 바람직한 실시형태에 기초하여 설명하였다. 그러나, 상기 중간전위생성회로는 상기의 실시형태에 한정되지 않으며, 다른 변형된 중간전위생성회로에도 적용가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 큰 전류구동능력을 구비하면서도 큰 출력전류에 무관계하게 일정한 전압을 출력할 수가 있는 한편, 큰 전류구동능력을 저소비전류로 얻을 수 있어, 잡음에 대한 저항성이 우수하며, 레이아웃 영역을 작게 할 수 있게 되는 효과가 있다.

Claims (17)

  1. 제 1 소오스 전압과 제 2 소오스 전압의 사이의, 서로 다른 제 1 및 제 2 중간전위를 갖는 제 1 및 제 2 신호를 발생시켜, 상기 제 1 및 제 2 신호를 제 1 및 제 2 신호단자를 통하여 출력하는 중간전위발생부 및
    출력단자를 통하여 제 1 중간전위와 제 2 중간전위의 사이의 제 3 중간전위를 갖는 전원을 출력하는 출력부를 포함하며,
    상기 중간전위발생부는,
    상기 제 1 및 제 2 전압원의 사이에 접속되며, 제 1 게이트 및 이 제 1 게이트에 접속된 제 1 드레인을 갖는 하나 이상의 제 1 MOS 트랜지스터,
    제 1 신호단자와 제 2 신호단자의 사이에 직렬로 접속되며, 서로 상이한 도전형을 갖는 제 2 및 제 3 MOS 트랜지스터, 및
    상기 제 1 및 제 2 전압원의 사이에 접속되며, 제 2 게이트 및 이 제 2 게이트에 접속된 제 2 드레인을 갖는 하나 이상의 제 4 MOS 트랜지스터를 구비하고,
    상기 출력부는,
    상기 제 1 전원에 접속된 제 3 드레인, 출력단자에 접속된 제 3 소오스 및 제 1 신호단자에 접속된 제 3 게이트를 가지는 제 5 MOS 트랜지스터 및
    상기 제 2 전원에 접속된 제 4 드레인, 출력단자에 접속된 제 4 소오스 및 제 2 단자에 접속된 제 4 게이트를 가지는 제 6 MOS 트랜지스터를 구비하는 것을 특징으로 하는 중간전위생성회로.
  2. 제 1 항에 있어서,
    상기 제 1 전원는 고전위측에 위치되는 한편, 상기 제 2 전원는 저전위측에 위치되며,
    상기 제 2 MOS 트랜지스터는 P-채널형이며, 고전위측에 위치되는 한편, 상기 제 3 MOS 트랜지스터는 N-채널형이며, 저전위측에 위치되는 것을 특징으로 하는 중간전위생성회로.
  3. 제 1 항에 있어서,
    상기 제 1 MOS 트랜지스터는 제 1 소오스에 접속된 제 1 백 게이트를 더 포함하는 한편, 상기 제 4 MOS 트랜지스터는 제 2 소오스에 접속된 제 2 백 게이트를 더 포함하는 것을 특징으로 하는 중간전위생성회로.
  4. 제 1 항에 있어서,
    상기 제 1 전원는 고전위측에 위치되는 한편, 상기 제 2 전원는 저전위측에 위치되며,
    상기 제 5 MOS 트랜지스터는 N-채널형이며 상기 제 2 전원에 접속된 제 3 백 게이트를 더 포함하는 한편, 상기 제 6 MOS 트랜지스터는 P-채널형이며 상기 제 1 전원에 접속된 제 4 백 게이트를 더 포함하는 것을 특징으로 하는 중간전위생성회로.
  5. 제 1 항에 있어서,
    출력단자와 상기 제 2 전원 사이에 접속된 캐패시터를 더 구비하는 것을 특징으로 하는 중간전위생성회로.
  6. 제 1 소오스 전압을 출력하는 제 1 소오스 단자와 제 2 소오스 전압을 출력하는 제 2 소오스 단자의 사이에, 전위가 서로 다른 제 1 및 제 2 중간전위를 갖는 제 1 및 제 2 신호를 발생시켜, 상기 제 1 및 제 2 신호를 제 1 및 제 2 신호단자를 통하여 출력하는 중간전위발생부, 및
    출력단자를 통하여 제 1 중간전위와 제 2 중간전위의 사이의 제 3 중간전위를 갖는 전원을 출력하는 출력부를 포함하며,
    상기 중간전위발생부는,
    상기 제 1 및 제 2 소오스 단자의 사이에 접속되며, 제 1 게이트 및 이 제 1 게이트에 접속된 제 1 드레인을 가지는 하나 이상의 제 1 MOS 트랜지스터,
    제 1 신호단자와 제 2 신호단자의 사이에 직렬로 접속되며, 서로 상이한 도전형을 갖는 제 2 및 제 3 MOS 트랜지스터, 및
    상기 제 1 및 제 2 소오스 단자의 사이에 접속되며, 제 2 게이트 및 이 제 2 게이트에 접속된 제 2 드레인을 가지는 하나 이상의 제 4 MOS 트랜지스터를 구비하고,
    상기 출력부는,
    상기 제 1 소오스 단자에 접속된 제 3 드레인, 출력단자에 접속된 제 3 소오스 및 제 1 신호단자에 접속된 제 3 게이트를 가지는 제 5 MOS 트랜지스터 및
    상기 제 2 소오스 단자에 접속된 제 4 드레인, 출력단자에 접속된 제 4 소오스 및 제 2 신호단자에 접속된 제 4 게이트를 가지는 제 6 MOS 트랜지스터를 포함하는 것을 특징으로 하는 중간전위생성회로.
  7. 제 1 전원과 제 2 전원의 사이에, 서로 다른 제 1 내지 제 n 의 중간전위를 갖는 제 1 내지 제 n 의 신호를 발생시키는 중간전위발생부,
    제 1 내지 제 n 의 신호로부터 2개의 신호를 선택하여, 이 선택된 2개의 신호들 중의 고전위측의 신호를 제 1 신호로서 제 1 신호단자로부터 출력하며, 이 선택된 2개의 신호들 중의 저전위측의 신호를 제 2 신호로서 제 2 신호단자로부터 출력하는 전위신호선택부, 및
    제 1 신호에 대응하는 제 1 중간전위와 제 2 신호에 대응하는 제 2 중간전위의 사이의 제 3 중간전위를 갖는 전원을 발생시키는 출력단자, 상기 제 1 전원에 접속된 제 2 드레인, 출력단자에 접속된 제 2 소오스 및 제 1 신호단자에 접속된 제 2 게이트를 가지는 제 2 MOS 트랜지스터 및 상기 제 2 전원에 접속된 제 3 드레인, 출력단자에 접속된 제 3 소오스 및 제 2 신호단자에 접속된 제 3 게이트를 가지는 제 3 MOS 트랜지스터를 구비하는 출력부를 포함하며,
    상기 중간전위발생부는,
    상기 제 1 전원과 제 2 전원의 사이에 직렬로 접속되며, 제 1 소오스, 제 1 드레인, 제 1 게이트 및 제 1 백 게이트를 가지며, 제 1 게이트는 제 1 드레인에 접속되며, 제 1 백 게이트는 제 1 소오스에 접속되며, 도전형이 서로 동일한 복수개의 제 1 MOS 트랜지스터를 포함하는 것을 특징으로 하는 중간전위생성회로.
  8. 제 7 항에 있어서,
    상기 제 1 전원는 고전위측에 위치되는 한편, 상기 제 2 전원는 저전위측에 위치되며,
    상기 제 1 MOS 트랜지스터 각각은 P-채널형이며, 상기 제 1 게이트가 제 1 드레인과 저전위측에 접속되며, 제 1 소오스가 고전위측에 접속되는 것을 특징으로 하는 중간전위생성회로.
  9. 제 7 항에 있어서,
    상기 제 1 전원는 고전위측에 위치되는 한편, 상기 제 2 전원는 저전위측에 위치되며,
    상기 제 1 MOS 트랜지스터 각각은 N-채널형이며,
    제 1 게이트가 제 1 소오스와 저전위측에 접속되며, 드레인이 고전위측에 접속되는 것을 특징으로 하는 중간전위생성회로.
  10. 제 7 항에 있어서,
    상기 전위신호선택부는,
    제 2 게이트를 갖는 제 1 도전형 MOS 트랜지스터 및 제 3 게이트를 갖는 제 2 도전형 MOS 트랜지스터에 의하여 각각 구성되는 복수개의 트랜스퍼 게이트, 및
    제 2 게이트 및 제 3 게이트에 접속된, 입력단자 및 출력단자를 갖는 인버터를 구비하고,
    상기 중간전위발생부로부터 입력된 n 개의 중간전위신호로부터 2개의 신호가 선택되는 것을 특징으로 하는 중간전위생성회로.
  11. 제 10 항에 있어서,
    상기 제 1 도전형 MOS 트랜지스터는 N-채널형이며, 상기 제 2 전원에 접속된 제 2 백 게이트를 더 포함하며,
    상기 제 2 도전형 MOS 트랜지스터는 P-채널형이며, 상기 제 1 전원에 접속된 제 3 백 게이트를 더 포함하는 것을 특징으로 하는 중간전위생성회로.
  12. 제 7 항에 있어서,
    출력단자와 상기 제 2 전원 사이에 접속된 캐패시터를 더 구비하는 것을 특징으로 하는 중간전위생성회로.
  13. 제 1 전원과 제 2 전원의 사이에서, 서로 다른 전위를 갖는, 제 1 내지 제 n 의 중간전위를 갖는 n 개의 신호를 발생시켜, 이 제 1 내지 제 n 의 중간전위 중의 하나의 신호를 제 1 신호로서 제 1 신호단자로부터 출력하는 제 1 중간전위발생부,
    제 1 전원과 제 2 전원의 사이에서, 서로 다른 전위를 가지는 제 1 내지 제 n 의 중간전위를 갖는 n 개의 신호를 발생시켜, 이 제 1 내지 제 n 의 중간전위 중의 하나의 신호를 제 2 신호로서 제 2 신호단자로부터 출력하는 제 2 중간전위발생부, 및
    제 1 신호에 대응하는 제 1 중간전위와 제 2 신호에 대응하는 제 2 중간전위의 사이의 제 3 중간전위를 갖는 전원을 출력하는 출력단자, 상기 제 1 전원에 접속된 제 3 드레인, 출력단자에 접속된 제 3 소오스 및 제 1 신호단자에 접속된 제 3 게이트를 가지는 제 3 MOS 트랜지스터 및 상기 제 2 전원에 접속된 제 4 드레인, 출력단자에 접속된 제 4 소오스 및 제 2 신호단자에 접속된 제 4 게이트를 가지는 제 4 MOS 트랜지스터를 구비하는 출력부를 포함하며,
    상기 제 1 중간전위발생부는,
    상기 제 1 전원과 제 2 전원의 사이에 직렬로 접속되며, 제 1 드레인, 제 1 게이트 및 제 1 백 게이트를 각각 가지며, 제 1 게이트가 제 2 전원측에 접속된 제 1 드레인에 접속되며 제 1 백 게이트가 상기 제 1 전원에 접속된 복수개의 제 1 MOS 트랜지스터를 포함하며,
    상기 2 중간전위발생부는,
    상기 제 1 전원과 제 2 전원의 사이에 직렬로 접속되며, 제 2 드레인, 제 2 게이트 및 제 2 백 게이트를 각각 가지며, 제 2 게이트가 제 1 전원측에 접속된 제 2 드레인에 접속되며 제 2 백 게이트가 상기 제 2 전원에 접속된, 복수개의 제 2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 중간전위생성회로.
  14. 제 13 항에 있어서,
    상기 제 1 전원는 고전위측에 위치되는 한편, 상기 제 2 전원는 저전위측에 위치되며,
    상기 제 1 중간전위발생부는 중간신호를 선택하여, 이를 제 1 신호단자에 출력하여, 제 1 신호단자가 상기 제 1 중간전위발생부에서 발생된 복수개의 중간전위신호들 중의 제 2 신호단자의 전위보다 더 높은 전위를 갖도록 하는 것을 특징으로 하는 중간전위생성회로.
  15. 제 13 항에 있어서,
    출력단자와 상기 제 2 전원 사이에 접속된 캐패시터를 더 구비하는 것을 특징으로 하는 중간전위생성회로.
  16. 제 1 전원과 제 2 전원의 사이에서, 서로 다른 전위를 가지는 제 1 내지 제 n 의 중간전위를 갖는 n 개의 신호를 발생시키는 제 1 중간전위발생부,
    상기 제 1 전원과 상기 제 2 전원의 사이에서, 서로 다른 전위를 가지는 제 1 내지 제 n 의 중간전위를 갖는, n 개의 신호를 발생시켜, 이 n 개의 신호 중의 하나의 신호를 제 2 신호로서 제 2 신호단자로부터 출력하는 제 2 중간전위발생부, 및
    제 1 신호에 대응하는 제 1 중간전위와 제 2 신호에 대응하는 제 2 중간전위의 사이의 제 3 중간전위를 갖는 전원을 출력하는 출력단자, 상기 제 1 전원에 접속된 제 3 드레인, 출력단자에 접속된 제 3 소오스 및 제 1 신호단자에 접속된 제 3 게이트를 가지는 제 3 MOS 트랜지스터 및 상기 제 2 전원에 접속된 제 4 드레인, 출력단자에 접속된 제 4 소오스 및 제 2 신호단자에 접속된 제 4 게이트를 가지는 제 4 MOS 트랜지스터를 구비하는 출력부를 포함하며,
    상기 제 1 중간전위발생부는,
    상기 제 1 전원과 상기 제 2 전원의 사이에 직렬로 접속되며, 제 1 게이트, 제 1 드레인 및 제 1 백 게이트를 가지며, 제 1 게이트가 제 2 전원측에 접속된 제 1 드레인에 접속되며 제 1 백 게이트가 상기 제 1 전원에 접속된, 복수개의 제 1 MOS 트랜지스터를 포함하며,
    상기 제 2 중간전위발생부는,
    상기 제 1 전원과 상기 제 2 전원의 사이에 직렬로 접속되며, 제 2 게이트, 제 2 드레인 및 제 2 백 게이트를 각각 가지며, 제 2 게이트가 제 1 전원에 접속된 제 2 드레인에 접속되며 제 2 백 게이트가 상기 제 2 전원에 접속된, 복수개의 제 2 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 중간전위생성회로.
  17. 제 16 항에 있어서,
    출력단자와 상기 제 2 전원 사이에 접속된 캐패시터를 더 구비하는 것을 특징으로 하는 중간전위생성회로.
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