JPH0760351B2 - 中間電位生成回路 - Google Patents
中間電位生成回路Info
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- JPH0760351B2 JPH0760351B2 JP61131234A JP13123486A JPH0760351B2 JP H0760351 B2 JPH0760351 B2 JP H0760351B2 JP 61131234 A JP61131234 A JP 61131234A JP 13123486 A JP13123486 A JP 13123486A JP H0760351 B2 JPH0760351 B2 JP H0760351B2
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- JP
- Japan
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- mos transistor
- threshold voltage
- generation circuit
- gate
- mos
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路装置内に形成され、この装
置に印加される電源電圧からその中間の電位を生成する
中間電位生成回路に関する。
置に印加される電源電圧からその中間の電位を生成する
中間電位生成回路に関する。
（従来の技術） 従来、半導体集積回路装置内に形成される中間電位生成
回路は、例えば第12図に示すように構成されている。す
なわち、電源VccとVss間には抵抗R1,R2が直列接続され
ており、この抵抗R1とR2とによって電源電圧を抵抗分割
する。そして、上記抵抗R1とR2との接続点から中間電位
VRを得る。このような中間電位生成回路の出力は、従来
は補助的な回路に使われるだけであり大電流は要求され
なかった。このため、上記第12図に示したような抵抗分
割方式の中間電位生成回路で充分な場合が多かった。
回路は、例えば第12図に示すように構成されている。す
なわち、電源VccとVss間には抵抗R1,R2が直列接続され
ており、この抵抗R1とR2とによって電源電圧を抵抗分割
する。そして、上記抵抗R1とR2との接続点から中間電位
VRを得る。このような中間電位生成回路の出力は、従来
は補助的な回路に使われるだけであり大電流は要求され
なかった。このため、上記第12図に示したような抵抗分
割方式の中間電位生成回路で充分な場合が多かった。
しかし、近年、半導体集積回路装置の大規模化に伴って
その動作方式が複雑化し、大きな電流駆動能力を持つ中
間電位生成回路が望まれている。しかも、消費電流は可
能な限り低く抑えたいという要求がある。ところが、前
記第12図に示したような抵抗分割方式の中間電位生成回
路では、出力電流を大きくしようとすると電源VccからV
ssへ大きな電流を流す必要がある。この電源VccからVss
への電流は、例えば出力電流の10倍程度の大きな値とな
る。従って、消費電流が著しく増加する欠点がある。
その動作方式が複雑化し、大きな電流駆動能力を持つ中
間電位生成回路が望まれている。しかも、消費電流は可
能な限り低く抑えたいという要求がある。ところが、前
記第12図に示したような抵抗分割方式の中間電位生成回
路では、出力電流を大きくしようとすると電源VccからV
ssへ大きな電流を流す必要がある。この電源VccからVss
への電流は、例えば出力電流の10倍程度の大きな値とな
る。従って、消費電流が著しく増加する欠点がある。
（発明が解決しようとする問題点） 上述したように、従来の中間電位生成回路では、大きな
電流駆動能力と低消費電流性とを両立させることは困難
であった。
電流駆動能力と低消費電流性とを両立させることは困難
であった。
従ってこの発明の目的は、低消費電流で且つ大きな電流
駆動能力を持った中間電位生成回路を提供することにあ
る。
駆動能力を持った中間電位生成回路を提供することにあ
る。
［発明の構成］ （問題点を解決するための手段） すなわち、この発明の中間電位生成回路は、一端が電源
の高電位側に接続される第１の負荷素子と、この第１の
負荷素子の他端に一端およびゲートが接続されるＮチャ
ネル型の第1MOSトランジスタと、この第1MOSトランジス
タの他端に一端が接続されるＰチャネル型の第2MOSトラ
ンジスタと、この第2MOSトランジスタの他端およびゲー
トと電源の低電位側間に接続される第２の負荷素子と、
一端が上記電源の高電位側に接続されゲートが上記第１
の負荷素子と上記第1MOSトランジスタとの接続点に接続
されるＮチャネル型の第3MOSトランジスタと、この第3M
OSトランジスタの他端と上記電源の低電位側間に接続さ
れ、ゲートが上記第2MOSトランジスタと上記第２の負荷
素子との接続点に接続されるＰチャネル型の第4MOSトラ
ンジスタとを具備し、上記第3MOSトランジスタと上記第
4MOSトランジスタとの接続点から上記電源の高電位側と
低電位側との間の電位を得るようにして成り、上記第1M
OSトランジスタのしきい値電圧と上記第2MOSトランジス
タのしきい値電圧の絶対値との和は、上記第3MOSトラン
ジスタのしきい値電圧と上記第4MOSトランジスタのしき
い値電圧の絶対値との和よりも小さいことを特徴とす
る。
の高電位側に接続される第１の負荷素子と、この第１の
負荷素子の他端に一端およびゲートが接続されるＮチャ
ネル型の第1MOSトランジスタと、この第1MOSトランジス
タの他端に一端が接続されるＰチャネル型の第2MOSトラ
ンジスタと、この第2MOSトランジスタの他端およびゲー
トと電源の低電位側間に接続される第２の負荷素子と、
一端が上記電源の高電位側に接続されゲートが上記第１
の負荷素子と上記第1MOSトランジスタとの接続点に接続
されるＮチャネル型の第3MOSトランジスタと、この第3M
OSトランジスタの他端と上記電源の低電位側間に接続さ
れ、ゲートが上記第2MOSトランジスタと上記第２の負荷
素子との接続点に接続されるＰチャネル型の第4MOSトラ
ンジスタとを具備し、上記第3MOSトランジスタと上記第
4MOSトランジスタとの接続点から上記電源の高電位側と
低電位側との間の電位を得るようにして成り、上記第1M
OSトランジスタのしきい値電圧と上記第2MOSトランジス
タのしきい値電圧の絶対値との和は、上記第3MOSトラン
ジスタのしきい値電圧と上記第4MOSトランジスタのしき
い値電圧の絶対値との和よりも小さいことを特徴とす
る。
（作用） 上記のような構成において、電源間に接続された第1,第
２の負荷素子と第1,第2MOSトランジスタとによって電流
駆動能力の小さい２種類の中間電位を発生させ、この２
種類の中間電位を電流駆動能力の大きい第3,第４のMOS
トランジスタのゲートに各々供給して導通制御し、これ
ら第3,第４のMOSトランジスタの接続点から中間電位を
得るようにしている。この際、上記第1MOSトランジスタ
のしきい値電圧と上記第2MOSトランジスタのしきい値電
圧の絶対値との和を、上記第3MOSトランジスタのしきい
値電圧と上記第4MOSトランジスタのしきい値電圧の絶対
値との和よりも小さくすることにより、上記出力段の第
3,第4MOSトランジスタを相補的に動作させ、同時にオン
状態とならないようにしている。
２の負荷素子と第1,第2MOSトランジスタとによって電流
駆動能力の小さい２種類の中間電位を発生させ、この２
種類の中間電位を電流駆動能力の大きい第3,第４のMOS
トランジスタのゲートに各々供給して導通制御し、これ
ら第3,第４のMOSトランジスタの接続点から中間電位を
得るようにしている。この際、上記第1MOSトランジスタ
のしきい値電圧と上記第2MOSトランジスタのしきい値電
圧の絶対値との和を、上記第3MOSトランジスタのしきい
値電圧と上記第4MOSトランジスタのしきい値電圧の絶対
値との和よりも小さくすることにより、上記出力段の第
3,第4MOSトランジスタを相補的に動作させ、同時にオン
状態とならないようにしている。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図における電源Vcc（第１の電位供給源）とV
ss（第２の電位供給源）間には、抵抗R3,Nチャネル型
（第１導通型）のMOSトランジスタQ1,Pチャネル型（第
２導電型）のMOSトランジスタQ2,および抵抗R4が直列接
続される。上記MOSトランジスタQ1のゲートには、このM
OSトランジスタQ1と上記抵抗R3との接続点N1が、上記MO
SトランジスタQ2のゲートには、このMOSトランジスタQ2
と上記抵抗R4との接続点N2がそれぞれ接続される。上記
接続点N1には一端が電源Vccに接続されたＮチャネル型
のMOSトランジスタQ3のゲートが接続され、上記接続点N
2には上記MOSトランジスタQ3の他端と電源Vss間に接続
されたＰチャネル型のMOSトランジスタQ4のゲートが接
続される。そして、上記MOSトランジスタQ3とQ4との接
続点N3には出力端子11が接続され、この出力端子11から
電源VccとVssとの間の電位VRを得るようにして成る。
する。第１図における電源Vcc（第１の電位供給源）とV
ss（第２の電位供給源）間には、抵抗R3,Nチャネル型
（第１導通型）のMOSトランジスタQ1,Pチャネル型（第
２導電型）のMOSトランジスタQ2,および抵抗R4が直列接
続される。上記MOSトランジスタQ1のゲートには、このM
OSトランジスタQ1と上記抵抗R3との接続点N1が、上記MO
SトランジスタQ2のゲートには、このMOSトランジスタQ2
と上記抵抗R4との接続点N2がそれぞれ接続される。上記
接続点N1には一端が電源Vccに接続されたＮチャネル型
のMOSトランジスタQ3のゲートが接続され、上記接続点N
2には上記MOSトランジスタQ3の他端と電源Vss間に接続
されたＰチャネル型のMOSトランジスタQ4のゲートが接
続される。そして、上記MOSトランジスタQ3とQ4との接
続点N3には出力端子11が接続され、この出力端子11から
電源VccとVssとの間の電位VRを得るようにして成る。
上記のような構成において、MOSトランジスタQ1のしき
い値電圧をVtn1、MOSトランジスタQ2のしきい値電圧をV
tp1、MOSトランジスタQ3のしきい値電圧をVtn2、および
MOSトランジスタQ4のしきい値電圧をVtp2とすると、MOS
トランジスタQ1〜Q4の各しきい値電圧Vtn1,Vtp1,Vtn2,V
tp2はそれぞれ、“Vtn1＜Vtn2"および“|Vtp1|＜|Vtp2
|"なる関係に設定する。このような関係は、例えばMOS
トランジスタQ2のチャネル長をMOSトランジスタQ4のチ
ャネル長より短くすることにより達成できる。これによ
って、MOSトランジスタQ2のしきい値電圧Vtp1がMOSトラ
ンジスタQ4のしきい値電圧Vtp2より低くなる。このよう
にMOSトランジスタQ1〜Q4の各しきい値電圧Vtn1,Vtp1,V
tn2,Vtp2を設定するのは、MOSトランジスタQ1,Q2の各ゲ
ート間の電位差は“Vtn1＋|Vtp1|"であるが、上記“Vtn
1＜Vtn2",“|Vtp1|＜|Vtp2|なる条件を満たすようにす
ることにより、出力段のMOSトランジスタQ3,Q4が同時に
オン状態とならないようにするためである。また、上記
MOSトランジスタQ3,Q4のチャネル幅W3,W4は、上記MOSト
ランジスタQ1,Q2のチャネル幅W1,W2よりも大きく設定す
る。これは、大きな電流駆動能力を得るとともに、出力
レベルが低下したり上昇したりしてもすぐく安定したレ
ベルに戻すためである。
い値電圧をVtn1、MOSトランジスタQ2のしきい値電圧をV
tp1、MOSトランジスタQ3のしきい値電圧をVtn2、および
MOSトランジスタQ4のしきい値電圧をVtp2とすると、MOS
トランジスタQ1〜Q4の各しきい値電圧Vtn1,Vtp1,Vtn2,V
tp2はそれぞれ、“Vtn1＜Vtn2"および“|Vtp1|＜|Vtp2
|"なる関係に設定する。このような関係は、例えばMOS
トランジスタQ2のチャネル長をMOSトランジスタQ4のチ
ャネル長より短くすることにより達成できる。これによ
って、MOSトランジスタQ2のしきい値電圧Vtp1がMOSトラ
ンジスタQ4のしきい値電圧Vtp2より低くなる。このよう
にMOSトランジスタQ1〜Q4の各しきい値電圧Vtn1,Vtp1,V
tn2,Vtp2を設定するのは、MOSトランジスタQ1,Q2の各ゲ
ート間の電位差は“Vtn1＋|Vtp1|"であるが、上記“Vtn
1＜Vtn2",“|Vtp1|＜|Vtp2|なる条件を満たすようにす
ることにより、出力段のMOSトランジスタQ3,Q4が同時に
オン状態とならないようにするためである。また、上記
MOSトランジスタQ3,Q4のチャネル幅W3,W4は、上記MOSト
ランジスタQ1,Q2のチャネル幅W1,W2よりも大きく設定す
る。これは、大きな電流駆動能力を得るとともに、出力
レベルが低下したり上昇したりしてもすぐく安定したレ
ベルに戻すためである。
次に、上記第１図に示した中間電位生成回路の動作を第
２図を参照しつつ詳しく説明する。接続点N1,N2にはそ
れぞれ、抵抗R3,R4とMOSトランジスタQ1,Q2とによって
電流駆動能力の小さい２種類の中間電位Vn1,Vn2が生成
される。今、抵抗R3とR4の抵抗値が等しいものとする
と、MOSトランジスタQ1とQ2との接続点の電位は、電源V
ccとVssとの中間の電位（Vss＝0Vであれば、Vcc/2）と
なる。従って、接続点N1の電位Vn1はVcc/2よりMOSトラ
ンジスタQ1のしきい値電圧Vtn1だけ上昇した電位、接続
点N2の電位Vn2はVcc/2よりMOSトランジスタQ2のしきい
値電圧Vtp1の絶対値だけ低下した電位となる。そして、
上記２種類の中間電位Vn1,Vn2によって駆動能力の大き
いMOSトランジスタQ3,Q4が各々導通制御される。接続点
N3の電位Vn3が、接続点N2の電位Vn2にMOSトランジスタQ
4のしきい値電圧Vtp2の絶対値を足した値より高いと、M
OSトランジスタQ4がオン状態（この時MOSトランジスタQ
3はオフ状態）となって出力電位VRを低くする方向に動
作する。一方、接続点N3の電位Vn3が、接続点N1の電位V
n1からMOSトランジスタQ3のしきい値電圧Vtn2を引いた
値より低下すると、MOSトランジスタQ3がオン状態（こ
の時MOSトランジスタQ4はオフ状態）となって出力電位V
Rを上昇させる方向に動作する。このような動作を繰り
返すことにより、出力電位VRは電源VccとVssとの間の電
位に設定される。
２図を参照しつつ詳しく説明する。接続点N1,N2にはそ
れぞれ、抵抗R3,R4とMOSトランジスタQ1,Q2とによって
電流駆動能力の小さい２種類の中間電位Vn1,Vn2が生成
される。今、抵抗R3とR4の抵抗値が等しいものとする
と、MOSトランジスタQ1とQ2との接続点の電位は、電源V
ccとVssとの中間の電位（Vss＝0Vであれば、Vcc/2）と
なる。従って、接続点N1の電位Vn1はVcc/2よりMOSトラ
ンジスタQ1のしきい値電圧Vtn1だけ上昇した電位、接続
点N2の電位Vn2はVcc/2よりMOSトランジスタQ2のしきい
値電圧Vtp1の絶対値だけ低下した電位となる。そして、
上記２種類の中間電位Vn1,Vn2によって駆動能力の大き
いMOSトランジスタQ3,Q4が各々導通制御される。接続点
N3の電位Vn3が、接続点N2の電位Vn2にMOSトランジスタQ
4のしきい値電圧Vtp2の絶対値を足した値より高いと、M
OSトランジスタQ4がオン状態（この時MOSトランジスタQ
3はオフ状態）となって出力電位VRを低くする方向に動
作する。一方、接続点N3の電位Vn3が、接続点N1の電位V
n1からMOSトランジスタQ3のしきい値電圧Vtn2を引いた
値より低下すると、MOSトランジスタQ3がオン状態（こ
の時MOSトランジスタQ4はオフ状態）となって出力電位V
Rを上昇させる方向に動作する。このような動作を繰り
返すことにより、出力電位VRは電源VccとVssとの間の電
位に設定される。
このような構成によれば、出力段の駆動能力の大きいMO
SトランジスタQ3とQ4は同時にオン状態とならないの
で、電源VccからMOSトランジスタQ3,Q4を介して電源Vss
への大きな貫通電流は全く流れない。また、電源Vccか
ら抵抗R3,MOSトランジスタQ1,Q2および抵抗R4を介して
電源Vssへ流れる貫通電流は、抵抗R3,R4の抵抗値を高く
設定することにより充分低く抑えることができる。な
お、出力電位VRには、第２図に示すようにMOSトランジ
スタQ3のしきい値電圧Vtn2とMOSトランジスタQ4のしき
い値電圧Vtp2の絶対値のオーバーラップ部分ΔＶだけの
不安定性があるが、これは極めてわずかになるように各
MOSトランジスタQ3,Q4のしきい値電圧Vtn2,Vtp2を制御
できる。また、MOSトランジスタQ1〜Q4の各しきい値電
圧Vtn1,Vtp1,Vtn2,Vtp2、および抵抗R3,R4の設定値に応
じて出力電位VRのレベルを自由に設定できる。但し、前
述したしきい値電圧の関係は崩してはならない。
SトランジスタQ3とQ4は同時にオン状態とならないの
で、電源VccからMOSトランジスタQ3,Q4を介して電源Vss
への大きな貫通電流は全く流れない。また、電源Vccか
ら抵抗R3,MOSトランジスタQ1,Q2および抵抗R4を介して
電源Vssへ流れる貫通電流は、抵抗R3,R4の抵抗値を高く
設定することにより充分低く抑えることができる。な
お、出力電位VRには、第２図に示すようにMOSトランジ
スタQ3のしきい値電圧Vtn2とMOSトランジスタQ4のしき
い値電圧Vtp2の絶対値のオーバーラップ部分ΔＶだけの
不安定性があるが、これは極めてわずかになるように各
MOSトランジスタQ3,Q4のしきい値電圧Vtn2,Vtp2を制御
できる。また、MOSトランジスタQ1〜Q4の各しきい値電
圧Vtn1,Vtp1,Vtn2,Vtp2、および抵抗R3,R4の設定値に応
じて出力電位VRのレベルを自由に設定できる。但し、前
述したしきい値電圧の関係は崩してはならない。
上述したように、出力段のMOSトランジスタQ3,Q4に駆動
能力の大きなものを設け、これらのMOSトランジスタQ3,
Q4が交互にオン／オフし、同時にオン状態とならないよ
うにしたので、低消費電流で且つ大きな電流駆動能力を
有する中間電位生成回路が得られる。
能力の大きなものを設け、これらのMOSトランジスタQ3,
Q4が交互にオン／オフし、同時にオン状態とならないよ
うにしたので、低消費電流で且つ大きな電流駆動能力を
有する中間電位生成回路が得られる。
第３図は、この発明の他の実施例を示すもので、第３図
において前記第１図と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。すなわち、負荷素子とし
てMOSトランジスタを用いたもので、前記第１図におけ
る抵抗R3に代えてエンハンスメント型でＰチャネル型の
MOSトランジスタQ5を設け、抵抗R4に代えてエンハンス
メント型でＮチャネル型のMOSトランジスタQ6を設けて
いる。上記MOSトランジスタQ5のゲートには、電源Vssが
接続されて導通状態に設定され、上記MOSトランジスタQ
6のゲートには電源Vccが接続されて導通状態に設定され
る。
において前記第１図と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。すなわち、負荷素子とし
てMOSトランジスタを用いたもので、前記第１図におけ
る抵抗R3に代えてエンハンスメント型でＰチャネル型の
MOSトランジスタQ5を設け、抵抗R4に代えてエンハンス
メント型でＮチャネル型のMOSトランジスタQ6を設けて
いる。上記MOSトランジスタQ5のゲートには、電源Vssが
接続されて導通状態に設定され、上記MOSトランジスタQ
6のゲートには電源Vccが接続されて導通状態に設定され
る。
このような構成においても前記実施例と同様な動作を行
ない同じ効果が得られるのはもちろんである。
ない同じ効果が得られるのはもちろんである。
また、第４図に示すように負荷素子としてディプレッシ
ョン型のMOSトランジスタQ7,Q8を用いても良い。ディプ
レッション型でＰチャネル型のMOSトランジスタQ7のゲ
ートには電源Vccが接続され、ディプレッション型でＮ
チャネルのMOSトランジスタQ8のゲートには電源Vssが接
続されて中間電位生成回路が構成される。
ョン型のMOSトランジスタQ7,Q8を用いても良い。ディプ
レッション型でＰチャネル型のMOSトランジスタQ7のゲ
ートには電源Vccが接続され、ディプレッション型でＮ
チャネルのMOSトランジスタQ8のゲートには電源Vssが接
続されて中間電位生成回路が構成される。
ところで、上記第１図，第３図および第４図に示した各
実施例では、各MOSトランジスタのしきい値電圧の設定
をチャネル長を調整することによって行なっている。し
かし、この方法では比較的小さなしきい値電圧の差しか
生成できない。このため、製造工程のばらつき等により
出力段のMOSトランジスタQ3,Q4間に貫通電流が流れる可
能性が生ずる。そこで、大きなしきい値電圧差を生成し
て確実に貫通電流を防止するためには、MOSトランジス
タQ2のウェル電位を中間電位に設定し、バックバイアス
効果により上述したしきい値電圧の関係を成立させれば
良い。例えば第５図に示すように、MOSトランジスタQ2
のバックゲートをこのMOSトランジスタQ2とMOSトランジ
スタQ1との接続点に接続する。これによてMOSトランジ
スタQ2のしきい値電圧Vtp1が低下し、MOSトランジスタQ
1,Q2と出力段のMOSトランジスタQ3,Q4とのしきい値電圧
差を明確につけることができるので、出力段のMOSトラ
ンジスタQ3,Q4間の貫通電流を皆無にできる。
実施例では、各MOSトランジスタのしきい値電圧の設定
をチャネル長を調整することによって行なっている。し
かし、この方法では比較的小さなしきい値電圧の差しか
生成できない。このため、製造工程のばらつき等により
出力段のMOSトランジスタQ3,Q4間に貫通電流が流れる可
能性が生ずる。そこで、大きなしきい値電圧差を生成し
て確実に貫通電流を防止するためには、MOSトランジス
タQ2のウェル電位を中間電位に設定し、バックバイアス
効果により上述したしきい値電圧の関係を成立させれば
良い。例えば第５図に示すように、MOSトランジスタQ2
のバックゲートをこのMOSトランジスタQ2とMOSトランジ
スタQ1との接続点に接続する。これによてMOSトランジ
スタQ2のしきい値電圧Vtp1が低下し、MOSトランジスタQ
1,Q2と出力段のMOSトランジスタQ3,Q4とのしきい値電圧
差を明確につけることができるので、出力段のMOSトラ
ンジスタQ3,Q4間の貫通電流を皆無にできる。
第６図はこの発明の他の実施例を示すもので、上記第５
図の実施例においてはMOSトランジスタQ2のバックゲー
トをMOSトランジスタQ1とQ2との接続点に接続したのに
対し、MOSトランジスタQ2のバックゲートを抵抗R3とMOS
トランジスタQ1との接続点N1に接続している。
図の実施例においてはMOSトランジスタQ2のバックゲー
トをMOSトランジスタQ1とQ2との接続点に接続したのに
対し、MOSトランジスタQ2のバックゲートを抵抗R3とMOS
トランジスタQ1との接続点N1に接続している。
このような構成においても前述した各MOSトランジスタQ
1〜Q4のしきい値電圧の関係を満足できるので、上記第
５図の実施例と同様な動作を行ない同じ効果が得られ
る。
1〜Q4のしきい値電圧の関係を満足できるので、上記第
５図の実施例と同様な動作を行ない同じ効果が得られ
る。
なお、上記第５図および第６図において、負荷素子とし
ての抵抗R3,R4に代えて前記第３図に示したように電源V
ssで導通設定されたＰチャネル型MOSトランジスタQ5、
および電源Vccで導通設定されたＮチャネル型MOSトラン
ジスタQ6を設けても良い。また、第４図に示したように
ディプレッション型のMOSトランジスタQ7,Q8を用いても
良いのはもちろんである。
ての抵抗R3,R4に代えて前記第３図に示したように電源V
ssで導通設定されたＰチャネル型MOSトランジスタQ5、
および電源Vccで導通設定されたＮチャネル型MOSトラン
ジスタQ6を設けても良い。また、第４図に示したように
ディプレッション型のMOSトランジスタQ7,Q8を用いても
良いのはもちろんである。
第７図は、更にこの発明の他の実施例を示すもので、MO
SトランジスタQ2のバックゲートを抵抗R3の中間点に接
続している。これによって、MOSトランジスタQ2のバッ
クゲートには抵抗R3の内部中間電位が印加される。この
ような構成においても前記各実施例と同様な動作を行な
い同じ効果が得られる。
SトランジスタQ2のバックゲートを抵抗R3の中間点に接
続している。これによって、MOSトランジスタQ2のバッ
クゲートには抵抗R3の内部中間電位が印加される。この
ような構成においても前記各実施例と同様な動作を行な
い同じ効果が得られる。
また、第８図に示す回路では、第１の負荷素子として直
列接続されそれぞれ電源Vssで導通設定されるＰチャネ
ル型のMOSトランジスタQ9,Q5を設けるとともに、第２の
負荷素子として電源Vccで導通設定されるＮチャネル型
のMOSトランジスタQ6を設け、MOSトランジスタQ2のバッ
クゲートを上記MOSトランジスタQ9とQ5との接続点に接
続している。このような構成においても上述した各実施
例と同様な動作を行ない同じ効果が得られる。
列接続されそれぞれ電源Vssで導通設定されるＰチャネ
ル型のMOSトランジスタQ9,Q5を設けるとともに、第２の
負荷素子として電源Vccで導通設定されるＮチャネル型
のMOSトランジスタQ6を設け、MOSトランジスタQ2のバッ
クゲートを上記MOSトランジスタQ9とQ5との接続点に接
続している。このような構成においても上述した各実施
例と同様な動作を行ない同じ効果が得られる。
更に、第９図に示すように、MOSトランジスタQ2のバッ
クゲートに外部からMOSトランジスタQ4のバックゲート
の電位より低いV1なる電位を与えても前述した各MOSト
ランジスタQ1〜Q4のしきい値電圧の関係を満足できる。
要するに、MOSトランジスタQ2のバックゲートの電位をM
OSトランジスタQ4のバックゲートの電位より低く設定す
れば良い。
クゲートに外部からMOSトランジスタQ4のバックゲート
の電位より低いV1なる電位を与えても前述した各MOSト
ランジスタQ1〜Q4のしきい値電圧の関係を満足できる。
要するに、MOSトランジスタQ2のバックゲートの電位をM
OSトランジスタQ4のバックゲートの電位より低く設定す
れば良い。
上述した各MOSトランジスタQ1〜Q4のしきい値電圧の関
係は、MOSトランジスタQ2のチャネル領域の不純物濃度
をMOSトランジスタQ4のチャネル領域の不純物濃度より
低く設定することによっても可能である。すなわち、第
10図に示すように、前記各実施例におけるMOSトランジ
スタQ2に対して選択的にチャネルイオン注入を行ない
（一点鎖線12内）、このMOSトランジスタQ2のしきい値
電圧を低下させれば良い。このような方法でも前述した
各MOSトランジスタQ1〜Q4のしきい値電圧の関係を満足
できるので、前記各実施例と同様な動作を行ない同じ効
果が得られる。また、チャネルイオン注入を行なった場
合にも、負荷素子としてエンハンスメント型あるいはデ
ィプレッション型のMOSトランジスタを用いることがで
きるのは言うまでもない。
係は、MOSトランジスタQ2のチャネル領域の不純物濃度
をMOSトランジスタQ4のチャネル領域の不純物濃度より
低く設定することによっても可能である。すなわち、第
10図に示すように、前記各実施例におけるMOSトランジ
スタQ2に対して選択的にチャネルイオン注入を行ない
（一点鎖線12内）、このMOSトランジスタQ2のしきい値
電圧を低下させれば良い。このような方法でも前述した
各MOSトランジスタQ1〜Q4のしきい値電圧の関係を満足
できるので、前記各実施例と同様な動作を行ない同じ効
果が得られる。また、チャネルイオン注入を行なった場
合にも、負荷素子としてエンハンスメント型あるいはデ
ィプレッション型のMOSトランジスタを用いることがで
きるのは言うまでもない。
なお、上述した全ての実施例は、Ｐ型の半導体基板内に
Ｎ型のウェル領域を設け、上記半導体基板内およびウェ
ル領域内にMOSトランジスタQ1〜Q4および負荷素子（例
えば抵抗R3,R4）を形成する場合について説明した。し
かし、Ｎ型の半導体基板内にＰ型のウェル領域を設け、
上記半導体基板内およびウェル領域内にMOSトランジス
タQ1〜Q4および負荷素子（抵抗R3,R4）を形成する場合
には、例えば第11図に示すように、MOSトランジスタQ1
のバックゲートをMOSトランジスタQ1とQ2との接続点に
接続し、MOSトランジスタQ1のバックゲートの電位をMOS
トランジスタQ3のバックゲートの電位より低く設定すれ
ば前述した各MOSトランジスタQ1〜Q4のしきい値電圧の
関係が設定できる。また、MOSトランジスタQ1に対して
前記第５図ないし第10図で説明した種々の構成および方
法を用いても良いのはもちろんである。
Ｎ型のウェル領域を設け、上記半導体基板内およびウェ
ル領域内にMOSトランジスタQ1〜Q4および負荷素子（例
えば抵抗R3,R4）を形成する場合について説明した。し
かし、Ｎ型の半導体基板内にＰ型のウェル領域を設け、
上記半導体基板内およびウェル領域内にMOSトランジス
タQ1〜Q4および負荷素子（抵抗R3,R4）を形成する場合
には、例えば第11図に示すように、MOSトランジスタQ1
のバックゲートをMOSトランジスタQ1とQ2との接続点に
接続し、MOSトランジスタQ1のバックゲートの電位をMOS
トランジスタQ3のバックゲートの電位より低く設定すれ
ば前述した各MOSトランジスタQ1〜Q4のしきい値電圧の
関係が設定できる。また、MOSトランジスタQ1に対して
前記第５図ないし第10図で説明した種々の構成および方
法を用いても良いのはもちろんである。
［発明の効果］ 以上説明したようにこの発明によれば、低消費電流で且
つ大きな電流駆動能力を持った中間電位生成回路が得ら
れる。
つ大きな電流駆動能力を持った中間電位生成回路が得ら
れる。
第１図はこの発明の一実施例に係わる中間電位生成回路
を示す回路図、第２図は上記第１図の回路の動作を説明
するための図、第３図ないし第11図はそれぞれこの発明
の他の実施例について説明するための回路図、第12図は
従来の中間電位生成回路を示す回路図である。 R3,R4…抵抗（第1,第２の負荷素子）、Q1〜Q4…第１な
いし第4MOSトランジスタ、Vcc,Vss…電源（Vcc:第１の
電位供給源,Vss:第２の電位供給源）、VR…出力電位、1
1…出力端子、Q5〜Q9…MOSトランジスタ（負荷素子）。
を示す回路図、第２図は上記第１図の回路の動作を説明
するための図、第３図ないし第11図はそれぞれこの発明
の他の実施例について説明するための回路図、第12図は
従来の中間電位生成回路を示す回路図である。 R3,R4…抵抗（第1,第２の負荷素子）、Q1〜Q4…第１な
いし第4MOSトランジスタ、Vcc,Vss…電源（Vcc:第１の
電位供給源,Vss:第２の電位供給源）、VR…出力電位、1
1…出力端子、Q5〜Q9…MOSトランジスタ（負荷素子）。
フロントページの続き (72)発明者 清水 満 神奈川県川崎市川崎区東田町２の11 東芝 マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭57−157315（ＪＰ，Ａ) 特開 昭57−157313（ＪＰ，Ａ)
Claims (12)
- 【請求項１】一端が電源の高電位側に接続される第１の
負荷素子と、この第１の負荷素子の他端に一端およびゲ
ートが接続されるＮチャネル型の第1MOSトランジスタ
と、この第1MOSトランジスタの他端に一端が接続される
Ｐチャネル型の第2MOSトランジスタと、この第2MOSトラ
ンジスタの他端およびゲートと電源の低電位側間に接続
される第２の負荷素子と、一端が上記電源の高電位側に
接続されゲートが上記第１の負荷素子と上記第1MOSトラ
ンジスタとの接続点に接続されるＮチャネル型の第3MOS
トランジスタと、この第3MOSトランジスタの他端と上記
電源の低電位側間に接続され、ゲートが上記第2MOSトラ
ンジスタと上記第２の負荷素子との接続点に接続される
Ｐチャネル型の第4MOSトランジスタとを具備し、上記第
3MOSトランジスタと上記第4MOSトランジスタとの接続点
から上記電源の高電位側と低電位側との間の電位を得る
ようにして成り、上記第1MOSトランジスタのしきい値電
圧と上記第2MOSトランジスタのしきい値電圧の絶対値と
の和は、上記第3MOSトランジスタのしきい値電圧と上記
第4MOSトランジスタのしきい値電圧の絶対値との和より
も小さいことを特徴とする中間電位生成回路。 - 【請求項２】前記第1MOSトランジスタのしきい値電圧
は、前記第3MOSトランジスタのしきい値電圧より低く、
且つ前記第2MOSトランジスタのしきい値電圧の絶対値
は、前記第4MOSトランジスタのしきい値電圧の絶対値よ
り低いことを特徴とする特許請求の範囲第１項記載の中
間電位生成回路。 - 【請求項３】前記第2MOSトランジスタのバックゲートに
は、前記第4MOSトランジスタのバックゲートより低い電
位が印加されることを特徴とする特許請求の範囲第１項
記載の中間電位生成回路。 - 【請求項４】前記第2MOSトランジスタのバックゲート
は、前記第1MOSトランジスタと前記第2MOSトランジスタ
との接続点に接続されることを特徴とする特許請求の範
囲第１項記載の中間電位生成回路。 - 【請求項５】前記第2MOSトランジスタのバックゲート
は、前記第１の負荷素子と前記第１のMOSトランジスタ
との接続点に接続されることを特徴とする特許請求の範
囲第１項記載の中間電位生成回路。 - 【請求項６】前記第１の負荷素子は抵抗から成り、前記
第2MOSトランジスタのバックゲートはこの抵抗の中間点
に接続されることを特徴とする特許請求の範囲第１項記
載の中間電位生成回路。 - 【請求項７】前記第１の負荷素子は、直列接続されゲー
トがそれぞれ電源の低電位側に接続されたMOSトランジ
スタから成り、前記第2MOSトランジスタのバックゲート
はこれらのMOSトランジスタの接続点に接続されること
を特徴とする特許請求の範囲第１項記載の中間電位生成
回路。 - 【請求項８】前記第2MOSトランジスタのチャネル領域の
不純物濃度は、前記第4MOSトランジスタのチャネル領域
の不純物濃度より低いことを特徴とする特許請求の範囲
第１項記載の中間電位生成回路。 - 【請求項９】前記第3,第4MOSトランジスタのチャネル長
はそれぞれ、前記第1,第2MOSトランジスタのチャネル長
より長いことを特徴とする特許請求の範囲第１項記載の
中間電位生成回路。 - 【請求項１０】前記第1,第２の負荷素子はそれぞれ、抵
抗から成ることを特徴とする特許請求の範囲第１項記載
の中間電位生成回路。 - 【請求項１１】前記第１の負荷素子は、ゲートが前記電
源の低電位側に接続されたエンハンスメント型でＰチャ
ネル型のMOSトランジスタから成り、前記第２の負荷素
子は、ゲートが前記電源の高電位側に接続されたエンハ
ンスメント型でＮチャネル型のMOSトランジスタから成
ることを特徴とする特許請求の範囲第１項記載の中間電
位生成回路。 - 【請求項１２】前記第１の負荷素子は、ゲートが前記電
源の高電位側に接続されたディプレッション型でＰチャ
ネル型のMOSトランジスタから成り、前記第２の負荷素
子は、ゲートが前記電源の低電位側に接続されたディプ
レッション型でＮチャネル型のMOSトランジスタから成
ることを特徴とする特許請求の範囲第１項記載の中間電
位生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131234A JPH0760351B2 (ja) | 1985-06-10 | 1986-06-06 | 中間電位生成回路 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12567085 | 1985-06-10 | ||
| JP60-125670 | 1985-06-10 | ||
| JP61-65142 | 1986-03-24 | ||
| JP6514286 | 1986-03-24 | ||
| JP61131234A JPH0760351B2 (ja) | 1985-06-10 | 1986-06-06 | 中間電位生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312010A JPS6312010A (ja) | 1988-01-19 |
| JPH0760351B2 true JPH0760351B2 (ja) | 1995-06-28 |
Family
ID=27298681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131234A Expired - Lifetime JPH0760351B2 (ja) | 1985-06-10 | 1986-06-06 | 中間電位生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760351B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3022815B2 (ja) * | 1997-07-24 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 中間電位生成回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157313A (en) * | 1981-03-23 | 1982-09-28 | Nec Corp | Integrated semiconductor device |
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS588328A (ja) * | 1981-07-06 | 1983-01-18 | Pioneer Electronic Corp | 基準電圧発生回路及びその使用方法 |
-
1986
- 1986-06-06 JP JP61131234A patent/JPH0760351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312010A (ja) | 1988-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |