JPS588328A - 基準電圧発生回路及びその使用方法 - Google Patents
基準電圧発生回路及びその使用方法Info
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- JPS588328A JPS588328A JP10523181A JP10523181A JPS588328A JP S588328 A JPS588328 A JP S588328A JP 10523181 A JP10523181 A JP 10523181A JP 10523181 A JP10523181 A JP 10523181A JP S588328 A JPS588328 A JP S588328A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は基準電圧発生回路に関し、特に複数の基準電
圧出カラインを有する基準電圧発生回路及びその使用方
法に関するものである。
圧出カラインを有する基準電圧発生回路及びその使用方
法に関するものである。
回路電源を降圧して必要な回路部の基準電圧とする場合
があるが、その簡易な方法として抵抗素子による分圧回
路が用いられる。しかしながら、ｔの方法では直流出力
インピーダンスが小ではないために負荷の変・動により
出力基準電圧が変動する。特に、重負荷であってかつ直
流的な負荷変動がある場合には出力電圧の変動は著しく
なり、よって共通の基準電圧の供給をうける他の負荷が
ある場合には、この他の負荷へ悪影響を及ぼす。
があるが、その簡易な方法として抵抗素子による分圧回
路が用いられる。しかしながら、ｔの方法では直流出力
インピーダンスが小ではないために負荷の変・動により
出力基準電圧が変動する。特に、重負荷であってかつ直
流的な負荷変動がある場合には出力電圧の変動は著しく
なり、よって共通の基準電圧の供給をうける他の負荷が
ある場合には、この他の負荷へ悪影響を及ぼす。
本発明の目的は簡単な構成で直流出力インピーダンスが
小であってかつ複数の基準出力ラインを有する基準電圧
発生回路を提供することである。
小であってかつ複数の基準出力ラインを有する基準電圧
発生回路を提供することである。
本発明の他の目的は軽負荷と変動する重負荷との相互干
渉をなくすようにし得る基準電圧発生回路の使用方法を
提供することである。
渉をなくすようにし得る基準電圧発生回路の使用方法を
提供することである。
本発明による基準電圧発生回路は、複数の分圧出力を有
する分圧手段と、この分圧出力の２つをそれぞれ制御入
力とし素子の閾値に関与する方の被制御電極同士が共通
接続されて直流電源間にて直列接続された１対の互いに
コンプリメンタリな能動素子とを有し、分圧出力のうち
他の出力及び能動素子の被制御電極の共通接続点におけ
る出力とを基準電圧として用いるようにしたことを特徴
とする。
する分圧手段と、この分圧出力の２つをそれぞれ制御入
力とし素子の閾値に関与する方の被制御電極同士が共通
接続されて直流電源間にて直列接続された１対の互いに
コンプリメンタリな能動素子とを有し、分圧出力のうち
他の出力及び能動素子の被制御電極の共通接続点におけ
る出力とを基準電圧として用いるようにしたことを特徴
とする。
本発明による基準電圧発生回路の使用方法は、上記構成
の基準電圧発生−回路の分圧出力電圧を軽負荷へ、また
能動素子の被制御電極の共通接続点における出力電圧を
直流的な負荷変動を伴う重負荷へそれぞれ供給するよう
にしたことを特徴としている。
の基準電圧発生−回路の分圧出力電圧を軽負荷へ、また
能動素子の被制御電極の共通接続点における出力電圧を
直流的な負荷変動を伴う重負荷へそれぞれ供給するよう
にしたことを特徴としている。
以下に図面により本発明を説明する。
第１図は本発明の詳細な説明するための回路図であり、
直流回路電源Ｖｃｃを複数の分圧出力に分圧する簡易な
抵抗分圧回路１が設けられており、基本的には抵抗Ｒ１
とＲ２との直列接続構成とされているが、抵抗Ｒ，，Ｒ
２の間には２個のダイオードＤ１゜Ｄ２よりなる直列接
続回路が付加されており、このダイオードＤ、、Ｄ２の
共通接続点から第１の基準電圧出フＶＲ＋が導出されて
いる。
直流回路電源Ｖｃｃを複数の分圧出力に分圧する簡易な
抵抗分圧回路１が設けられており、基本的には抵抗Ｒ１
とＲ２との直列接続構成とされているが、抵抗Ｒ，，Ｒ
２の間には２個のダイオードＤ１゜Ｄ２よりなる直列接
続回路が付加されており、このダイオードＤ、、Ｄ２の
共通接続点から第１の基準電圧出フＶＲ＋が導出されて
いる。
更に、互いにコンプリメンタリな１対の能動素子である
ＮＰＮ及びＰＮＰ ）ランジスタＱ１及びＱ２が、直流
回路電源ｖｃｃとアースとの間に直列に接続されていわ
ゆるシングルエンデツド構成２とされている。すなわち
、両トランジスタの閾値（ＶＢＥ）に関与する方の被制
御電極であるエミッタ同士が共通接続されており、他方
の被制御電極であるコレクタが正電源ｖｃｃ及びアース
となっている。そして、両トランジスタの制御電極であ
るベース間には、分圧回路１の分圧出力であるダイオー
ドＤＩ。
ＮＰＮ及びＰＮＰ ）ランジスタＱ１及びＱ２が、直流
回路電源ｖｃｃとアースとの間に直列に接続されていわ
ゆるシングルエンデツド構成２とされている。すなわち
、両トランジスタの閾値（ＶＢＥ）に関与する方の被制
御電極であるエミッタ同士が共通接続されており、他方
の被制御電極であるコレクタが正電源ｖｃｃ及びアース
となっている。そして、両トランジスタの制御電極であ
るベース間には、分圧回路１の分圧出力であるダイオー
ドＤＩ。
Ｄ、の両端電圧が印加されており、両ダイオードＤＩ。
Ｄ２によりトランジスタＱ、ｊＱ、のベースバイアスが
発生されていることになる。両トランジスタの共通エミ
ッタが第２の基準電圧出力ＶＲ２となっている。尚、Ｃ
１は交流バイパス用コンデンサである。
発生されていることになる。両トランジスタの共通エミ
ッタが第２の基準電圧出力ＶＲ２となっている。尚、Ｃ
１は交流バイパス用コンデンサである。
以上が本発明による基準電圧発生回路の実施例の構成で
あり、複数の出力ＶＲ＋及びＶＨ２が例えば図示のよう
な回路装置における基準電圧として用いられている。図
においては、テープレコーダのノイズ低減方式であるい
わゆるドルビーノイズリダクションシステム回路（Ｃタ
イプ）の１部が示されており、ハイレベルステージ段の
副信号路におけるオーバーシーートサブレッション回路
の例である。ドルビーノイズリダクションシステムにお
いては、中高域の信号を圧縮して録音しこれを伸長して
再生するものであるが、この場合大きな入力信号に対し
ては何部信号処理をしないで小さな入力信号に対しての
み上記圧縮及び伸長処理が行われるようになっており、
ハイレベルステージ段ドローレベルステージ段が設けら
れている。この両者のステージ段において、入力信号レ
ベルの変化が急激で大きいときには信号の検波回路には
、整流するための時定数回路が必らず設けられるため回
路の性質上過渡的にオーバーシュートが発生して、テー
プのダイナミックレンジの上限を越えて歪を生じること
があり、よってこれを防ぐために、オーバーシュートサ
プレッション回路３が用いられる。この回路３はダイオ
ードＤ、〜Ｄ６より成る周知の振幅制限（スライサ）回
路構成とされており、ダイオードＤ、、Ｄ４よりなる振
幅制限回路がオペアンプＯＰの増幅出力の抵抗Ｒ４を経
た信号ラインと上記基準電圧（Ｖｕｔ）ラインとの間に
設けられており、ダイオードＤ、、Ｄ６よりなる振幅制
御回路がオペアンプＯＰの増幅出力の抵抗Ｒ，，Ｒ，を
経・た信号ラインと上記基準電圧（ＶＲＩ）ラインとの
間に設けられている。尚、抵抗Ｒ６，Ｒ，及びコンデン
サＣ２はオペアンプＯＰの負帰還画、路網となっていや
０ ここで、ドルビーノイズリダクション方式にはＢ及びＣ
タイプの２方雰があり、両方式の相違の１つは半ハイレ
ベルステージ段のみをＣタイプの時ハ、ハイレベルステ
ージ段とローレベルステージ段の両者で構成される点で
あり、かつＢタイプとＣタイプではハイレベルそテージ
段の手オーツ（−シュートサプレッション回路３のスラ
イスレベルも異なるよう制御される。従って、ダイオー
ドＤ、とＤ４よりなる振幅制限回路のオンオフを行って
スライスレベルを制御すべく、こΩ回路と基準電圧（Ｖ
Ｒ２）ラインとの間にＢタイプ方式によりオンとされる
スイッチングトランジスタＱ、が設けられている。
あり、複数の出力ＶＲ＋及びＶＨ２が例えば図示のよう
な回路装置における基準電圧として用いられている。図
においては、テープレコーダのノイズ低減方式であるい
わゆるドルビーノイズリダクションシステム回路（Ｃタ
イプ）の１部が示されており、ハイレベルステージ段の
副信号路におけるオーバーシーートサブレッション回路
の例である。ドルビーノイズリダクションシステムにお
いては、中高域の信号を圧縮して録音しこれを伸長して
再生するものであるが、この場合大きな入力信号に対し
ては何部信号処理をしないで小さな入力信号に対しての
み上記圧縮及び伸長処理が行われるようになっており、
ハイレベルステージ段ドローレベルステージ段が設けら
れている。この両者のステージ段において、入力信号レ
ベルの変化が急激で大きいときには信号の検波回路には
、整流するための時定数回路が必らず設けられるため回
路の性質上過渡的にオーバーシュートが発生して、テー
プのダイナミックレンジの上限を越えて歪を生じること
があり、よってこれを防ぐために、オーバーシュートサ
プレッション回路３が用いられる。この回路３はダイオ
ードＤ、〜Ｄ６より成る周知の振幅制限（スライサ）回
路構成とされており、ダイオードＤ、、Ｄ４よりなる振
幅制限回路がオペアンプＯＰの増幅出力の抵抗Ｒ４を経
た信号ラインと上記基準電圧（Ｖｕｔ）ラインとの間に
設けられており、ダイオードＤ、、Ｄ６よりなる振幅制
御回路がオペアンプＯＰの増幅出力の抵抗Ｒ，，Ｒ，を
経・た信号ラインと上記基準電圧（ＶＲＩ）ラインとの
間に設けられている。尚、抵抗Ｒ６，Ｒ，及びコンデン
サＣ２はオペアンプＯＰの負帰還画、路網となっていや
０ ここで、ドルビーノイズリダクション方式にはＢ及びＣ
タイプの２方雰があり、両方式の相違の１つは半ハイレ
ベルステージ段のみをＣタイプの時ハ、ハイレベルステ
ージ段とローレベルステージ段の両者で構成される点で
あり、かつＢタイプとＣタイプではハイレベルそテージ
段の手オーツ（−シュートサプレッション回路３のスラ
イスレベルも異なるよう制御される。従って、ダイオー
ドＤ、とＤ４よりなる振幅制限回路のオンオフを行って
スライスレベルを制御すべく、こΩ回路と基準電圧（Ｖ
Ｒ２）ラインとの間にＢタイプ方式によりオンとされる
スイッチングトランジスタＱ、が設けられている。
オペアンプＯＰの信号入力である正相入力には抵抗分圧
回路１による分圧出力■ＲＩが抵抗馬な介して付与され
ており、入力信号は直流阻止用のカップリングコンデン
サＣ３を介してこのオペアンプＯＰの正相入力となって
いる。当該オペアンプの正相入力は高入力インピーダン
スであるから直流電流の流入は無視することができ、よ
ってこの正相入力へのバイアス電源′はその直流出力イ
ンピーダンスが小でなくとも何等さしつかえないために
、簡易な抵抗分圧回路１の分圧出力■Ｒ７を用いている
〇 一方、オーバーシュートサプレッション回路３の特性制
御のだにトランジスタＱ３をオンオフすれば、トランジ
スタＱ３にはコレクタからエミッタへ直流電流が流れバ
イアス電流値が大きく変動するためにこの回路３のバイ
アス電源としては直流出力インピーダンスが小である必
要がある。よって、トランジスタＱ、、Ｑ２によるシン
グルエンデツド構成２の出力電圧■Ｒ２が用いられてい
る。この回路２はトランジスタＱ、、Ｑ２の共通エミッ
タ出力とな 、っているために、いわゆるエミッタフ
ォロワ回路として動作し極めて低い直流出力インピーダ
ンスを呈すると共にその電流駆動若しくは吸引能力も火
である。従って、図のオーツく−シュートサプレッショ
ン回路３の如く直流的な負荷変動カー激しくかつ重い負
荷の基準電圧供給源として（ま最適となるＯ 第２図は上述したドルビーＣタイプのノイズ１ノダクシ
ヨンシステムの概略を示すブロック図であり、記録され
るべき入力信号はスペクトラルスキューイング回路１０
．アンチサチュレーション回路１１よりなる主信号路を
経る。また回路１０の出力力１ハイレベルステージ段）
１３により信号処理されカロ算器１５にて回路１０の出
力と加算される’、−ｚたアンチサチュレーション回路
１１ノ出力ハローレヘルステージ段１４により信号処理
され加算器１６にて回路１１の出力と加算される。これ
らノ・イ及びローレベルステージ段が副信号路となり、
加算器１６の出力力１デツキ１２に入力されてテープへ
記録される。力・力・る信号処理回路によって中高域信
号＆’：１２０ ｄＢ圧縮されてエンコード処理される
。また、再生時におけるデコード処理は、エンコード処
理と逆特性を有する回路により処理されて２０ ｄＢの
伸長カーなされる。
回路１による分圧出力■ＲＩが抵抗馬な介して付与され
ており、入力信号は直流阻止用のカップリングコンデン
サＣ３を介してこのオペアンプＯＰの正相入力となって
いる。当該オペアンプの正相入力は高入力インピーダン
スであるから直流電流の流入は無視することができ、よ
ってこの正相入力へのバイアス電源′はその直流出力イ
ンピーダンスが小でなくとも何等さしつかえないために
、簡易な抵抗分圧回路１の分圧出力■Ｒ７を用いている
〇 一方、オーバーシュートサプレッション回路３の特性制
御のだにトランジスタＱ３をオンオフすれば、トランジ
スタＱ３にはコレクタからエミッタへ直流電流が流れバ
イアス電流値が大きく変動するためにこの回路３のバイ
アス電源としては直流出力インピーダンスが小である必
要がある。よって、トランジスタＱ、、Ｑ２によるシン
グルエンデツド構成２の出力電圧■Ｒ２が用いられてい
る。この回路２はトランジスタＱ、、Ｑ２の共通エミッ
タ出力とな 、っているために、いわゆるエミッタフ
ォロワ回路として動作し極めて低い直流出力インピーダ
ンスを呈すると共にその電流駆動若しくは吸引能力も火
である。従って、図のオーツく−シュートサプレッショ
ン回路３の如く直流的な負荷変動カー激しくかつ重い負
荷の基準電圧供給源として（ま最適となるＯ 第２図は上述したドルビーＣタイプのノイズ１ノダクシ
ヨンシステムの概略を示すブロック図であり、記録され
るべき入力信号はスペクトラルスキューイング回路１０
．アンチサチュレーション回路１１よりなる主信号路を
経る。また回路１０の出力力１ハイレベルステージ段）
１３により信号処理されカロ算器１５にて回路１０の出
力と加算される’、−ｚたアンチサチュレーション回路
１１ノ出力ハローレヘルステージ段１４により信号処理
され加算器１６にて回路１１の出力と加算される。これ
らノ・イ及びローレベルステージ段が副信号路となり、
加算器１６の出力力１デツキ１２に入力されてテープへ
記録される。力・力・る信号処理回路によって中高域信
号＆’：１２０ ｄＢ圧縮されてエンコード処理される
。また、再生時におけるデコード処理は、エンコード処
理と逆特性を有する回路により処理されて２０ ｄＢの
伸長カーなされる。
図においてデコード処理回路の各ブロックには、エンコ
ード処理回路の、対応する各ブロックの符号に「ｌ」を
付して示している。
ード処理回路の、対応する各ブロックの符号に「ｌ」を
付して示している。
ドルビーＣタイプのノイズリダクションシステムにおい
てはスペクトラルスキューイング回路１０゜１０′及び
アンチサチュレーション回路１１．１１’がノくイパス
され、また副信号路における中高域信号の圧縮伸長が１
０ ｄＢとされるように切替制御されるものである。
てはスペクトラルスキューイング回路１０゜１０′及び
アンチサチュレーション回路１１．１１’がノくイパス
され、また副信号路における中高域信号の圧縮伸長が１
０ ｄＢとされるように切替制御されるものである。
これら、各回路の機能等につ℃代は周知である故に特に
説明しない。
説明しない。
゛このように、本発明によれば簡単な構成で軽負荷用と
負荷変動を伴ったより重負荷用との複数の系統の基準電
圧を発生することが可能となり、よって負荷間の悪影響
を有効に防止しうろことになるＯ 尚、上記においては基準電圧出力を２系統としたが更に
コンプリメンタリなトランジスタによるシングルエンデ
ツド構成２を複数個追加して互（・に並列に設けること
により、負荷に応じた基準電圧の供給が安定になされる
ものである。また、能動素子としては電界効果トランジ
スタを用いても良く、この場合には互いのソースが共通
接続されてソースフォロワ出力となる。更にはまた、テ
ープレコーダのノイズリダクションシステムの回路に限
らず種々の回路に適用可能であることは勿論である。
負荷変動を伴ったより重負荷用との複数の系統の基準電
圧を発生することが可能となり、よって負荷間の悪影響
を有効に防止しうろことになるＯ 尚、上記においては基準電圧出力を２系統としたが更に
コンプリメンタリなトランジスタによるシングルエンデ
ツド構成２を複数個追加して互（・に並列に設けること
により、負荷に応じた基準電圧の供給が安定になされる
ものである。また、能動素子としては電界効果トランジ
スタを用いても良く、この場合には互いのソースが共通
接続されてソースフォロワ出力となる。更にはまた、テ
ープレコーダのノイズリダクションシステムの回路に限
らず種々の回路に適用可能であることは勿論である。
第１図は本発明の実施例の回路図、第２図はテープレコ
ーダのドルビーノイズリダクションシステムのブロック
図である。 主要部分の符号の説明 １ ・・・・・・・・・分圧回路 ２ ・・・・・・・・・トランジスタによるシングルエ
ンテッド回路
ーダのドルビーノイズリダクションシステムのブロック
図である。 主要部分の符号の説明 １ ・・・・・・・・・分圧回路 ２ ・・・・・・・・・トランジスタによるシングルエ
ンテッド回路
Claims (4)
- （１）複数の分圧出力を有する分圧手段と、前記分圧出
力の２つをそれぞれ制御入力とし閾値に関与する方の被
制御電極同士が共通接続されて直流電源間において直列
接続された１対の互いにコンプリメンタリな能動素子と
を有し、前記分圧出力のうち他の出力及び前記能動素子
の被制御電極の共通接続点における出力とを基準電圧と
して用いるようにしたことを特徴とする基準電圧発生回
路。 - （２）前記−動素子はバイポーラトランジスタであり、
制御電極及び前記被制御電極はベース及びエミッタであ
ることを特徴とする特許請求の範囲第１項記載の回路。 - （３）前記分圧手段はｔｌｒ、ｐ及びダイオードの直列
接続ロ歌″：；爪であり、前記ダイオードは直列接続さ
れた２個の素子よりなり、このダイオードの直列接続部
の両端電圧が前記トランジスタの各ベースへ印加されて
いることを特徴とする特許請求の範囲第２項記載の回路
。 - （４）複数の分圧出力を有する分圧手段と、前記分圧出
力の２つをそれぞれ制御入力とし閾値に関与する方の被
制御電極同士が共通接続されて直流電源間において直列
接続された１対の互いにコンプリメンタリな能動素子と
からなる基準電圧発生回路の使用方法であって、前記分
圧出力のうち他の出力には軽負荷を、また前記能動素子
の被制御電極の共通接続点における出力にはより重負荷
でかつ負荷変動を生ずる負荷をそれぞれ接続して使用す
るようにしたことを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10523181A JPS588328A (ja) | 1981-07-06 | 1981-07-06 | 基準電圧発生回路及びその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10523181A JPS588328A (ja) | 1981-07-06 | 1981-07-06 | 基準電圧発生回路及びその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588328A true JPS588328A (ja) | 1983-01-18 |
| JPH0576043B2 JPH0576043B2 (ja) | 1993-10-21 |
Family
ID=14401876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10523181A Granted JPS588328A (ja) | 1981-07-06 | 1981-07-06 | 基準電圧発生回路及びその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312010A (ja) * | 1985-06-10 | 1988-01-19 | Toshiba Corp | 中間電位生成回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349246A (en) * | 1976-10-15 | 1978-05-04 | Toshiba Corp | Constant voltage circuit |
-
1981
- 1981-07-06 JP JP10523181A patent/JPS588328A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349246A (en) * | 1976-10-15 | 1978-05-04 | Toshiba Corp | Constant voltage circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312010A (ja) * | 1985-06-10 | 1988-01-19 | Toshiba Corp | 中間電位生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576043B2 (ja) | 1993-10-21 |
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