JPH0319508A - バイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、回路構成トランジスタのコレクタ・エミッタ
間電圧のバラッキを低減させ、人力バイアス電流の増大
を防止したバイアス回路に関するものである。

従来の技術 従来、人力バイアス電流の低減を目的としたバイアス回
路は、第４図に示すように構成されている。第４図では
、トランジスタ１のエミッタとトランジスタ２のコレク
タを接続し、トランジスタ２のエミッタと抵抗器ｌ６を
接続した回路と、トランジスタ３のコレクタとトランジ
スタ４のエミッタを接続した回路を電源に並列に接続す
るとともに、トランジスタ１とトランジスタ３の各ベー
ス間及びトランジスタ２とトランジスタ４の各ベース間
をそれぞれ接続してバイアス回路を形成している。トラ
ンジスタ１．２はｎｐｎ型、トランジスタ３，４はｐｎ
ｐ型である．６は電源電圧端子、７は信号入力端子、８
は信号出力端子である。

以上のように構威されたバイアス回路の動作原理を以下
に説明する。

入力端子７に基準電圧■１を与えることにより、抵抗器
１６に電流１０が流れる。トランジスタ１〜４の電流増
幅率をｈＰＥｌ〜ｈ　ＦＥ４とすると、トランジスタ２
のコレクタ電流１ｃ２はとなる。トランジスタ２のコレ
クタ電流とトランジスタ１のエミッタ電流が等しいこと
により、トランジスタ１のベース電流ＩＢＩは ・・・・・・■ となる。トランジスタ１のベース電流とトランジスタ３
のベース電流が等しいことにより、トランジスタ３のコ
レクタ電流ｒｃｉは ・・・・・・（３） となる。トランジスタ３のコｌ／クタ電流とトランジス
タ４のエミッタ電流が等しいことにより、トランジスタ
４のベース電流１８４は １０　　・・・・・・（４） となる。一方、トランジスタ２のベース電流ＩＢ２は、 であるから、トランジスタ２とトランジスタ４の各ベー
ス電流の差、すなわち入力バイアス電流■１は ＩＯ　　・・・・・・（６） となり、口をベース電流値以下に低減させることができ
る。

発明が解決しようとする課題 従来例に示すようなバイアス回路が有効に動作するには
、（６）式より、各トランジスタの電流増幅率が均等に
なることが前提である。これには、コレクタ・エミッタ
間電圧の均等化が必要となる。

第４図の回路で、電源電圧をＶＣＣ、トランジスタ１〜
４のベース・エミッタ間電圧をそれぞれＶ８ＥＩ〜Ｖ　
８Ｅ４、コレクタ・エミッタ間電圧をそれぞれＶＣＥＩ
〜Ｖ　ＣＥ４とずると ＶＣＥＩ　”　ＶＢＥ３　＋　ｖａｇ＋　　　　　　　
　　”’“−（７）ＶＣＥ２”ＶＣＣ　　ｖ，　　ＶＢ
Ｅ３−ＶＢＥｌ＋ＶＢＦ！２・・・・・・（８） である。各トランジスタのコレクタ・エミッタ間電圧が
等しくなる条件は、 Ｖｃｃ＝　４　ＶＢＥ３＋　４　Ｖ８ＥＩ　−　２　Ｖ
ＢＥ４　−　２　ＶＢ［！２・・・・・・ω Ｖ　＋　＝　２　Ｖ　ｓビ３＋２ＶＢＥｌ　　２ＶＢＥ
４−ＶＢＥ２・・・・・・（１１） の場合に限定され、Ｖｃｃ　”ｔ　２．　８　Ｖ　．　
Ｖｌ　＃　０．　７■である。ＶＣＣが２．８Ｖより大
きくなるに従い、各トランジスタのコレクタ・エミッタ
間電圧のバラツキが増大する。この結果、アーリー効果
により、各トランジスタの電流増幅率のバラツキが増大
し、入力バイアス電流の増大を招いていた。

課題を解決するための手段 本発明は、バイアス回路において、各トランジスタのコ
レクタ・エミッタ間電圧が均等化するような回路構成に
より、入力バイアス電流の少ない回路を提供するもので
ある。

第１のトランジスタのエミッタと第２のトランジスタの
コレクタを接続し、第２のトランジスタのエミッタと定
電流源を接続した回路と、第３のトランジスタのコレク
タと第４のトランジスタのエミッタを接続した回路を電
源に対して並列に接続し、第１及び第３のトランジスタ
の各へースと、第２及び第４のトランジスタの各ベース
をそれぞれ接続したバイアス回路において、第４のトラ
ンジスタのコレクタと一方の電ＴＩＡ側との間に、定電
圧回路あるいは、ｎ個（ｎは１以上の整数）の直列に接
続されたダイオードを設ける。

作用 前記第４のトランジスタのコレクタと一方の電源側との
間に定電圧回路あるいは少なくても１ヶのダイオードを
接続することにより、コレクタ・エミッタ間電圧のバラ
ツキを低減でき、２，８Ｖ以上の電源電圧に対しても、
回路構成トランジスタの電流増幅率を均等化できるため
、入力バイアス電流を低減させることができる。

実施例 第ｌ図は、本発明のｌ実施例を示す回路図である。１．
２はｎｐｎ型トランジスタ、３，４はｐｎｐ型トランジ
スタ、５は定電流源、６は電源電圧端子、７は信号入力
端子、８は信号出力端子、９は定電圧回路である。

端子６に電源電圧ｖｃｅを、端子７に基準電圧Ｖ＋を印
加したとき、各トランジスタのコレクタ・エミッタ間電
圧は、回路９の定電圧をＶ２とすると、 ＶＣＥＩ　”　ＶＢＥ３　＋　ＶＢＥＩ　　　　　　　
　　　　゜゜゜−゛−（１２）ＶＣＥ２”ＶＣＣ　　ｖ
，　　ＶＢＥ３　　ＶＢＥＩ＋ＶＢＥ２・・・・・・（
】３） ＶＣＥ３＝ＶＣＣ−Ｖ＋　　　ＶＢＥ４　　　　　　　
　　　　　・−”（１４）ＶＣＥ４＝Ｖｌ＋ＶＢＥ４　
　Ｖ２　　　　　　　　　・・・・・（１５）となる。

説明の簡略化の目的から、各トランジスタのベース・エ
ミッタ間電圧が動作電流に依存せず一定値ＶＢＥＯを示
すとすれば、 Ｖｃｃ＝　４　ＶＢＥＯ＋　Ｖ２　　　　　　　　　・
・・・・｛１６）Ｖ＋　＝　ＶＢＥＯ　＋　Ｖ２　　　
　　　　　　　−｛１７）の条件で、回路中のトランジ
スタのコレクタ・エミッタ間電圧を均等化できる。

以上説明したように、定電圧Ｖ２を適正に設定すること
により、２．８Ｖを越える電源電圧に対しても、コレク
タ・エミッタ間電圧を均等化でき、人力バイアス電流を
極めて小さくすることができる。

第２図に、定電圧回路として２ヶの直列接続されたダイ
オードで構成した、他の実施例を示す。

１０．１１はダイオードであり、第１図と同一符号のも
のは同一のものを示している。ダイオードのアノード・
カソード間電圧がＶＢＥＯに等しいとすれば、回路中の
トランジスタのコレクタ・エミッタ間電圧を均等化でき
る条件は、 Ｖｃｃ＝　（　ｎ　−ｆ−　４　）　ＶｓＥｏ　　　　
　　　＝・・・・（１８）Ｖ　＋　＝　（　ｎ　＋　１
　）　ＶＢＥＯ　　　　　　　　”・＝ｌｌ９）である
。ここでｎは、直列接続するダイオードの数で１以上の
整数を表わす。ｎを適正に選定することにより、コレク
タ・エミッタ間電圧のバラツキを低減できる。Ｖｃｃ＝
５Ｖ．Ｖｌ　＝２．５Ｖ条件では、直列ダイオード数を
ｎ＝２に設定することによりコレクタ・エミッタ間電圧
のバラツキが、従来例の±４０％に対し、±１２％に低
減された。

第３図に、トランジスタのｎｐｎ型とｐｎｐ型を置き換
えて構成した他の実施例を示す。１２．１３はｐｎｐ型
トランジスタ、１４．１５はｎｐｎ型トランジスタであ
る。第３図の実施例の動作原理は、第２図に示した実施
例の動作原理と同様であり、１２．１３，１４．１５の
トランジスタは第２図の１．２．３．４のトランジスタ
にそれぞれ対応している。

発明の効果 本発明のバイアス回路によれば、回路構成トランジスタ
のコレクタ・エミッタ間電圧のバラツキを低減させ、ア
ーリー効果に起因する入力バイアス電流の増大を防止す
ることができる。本発明では、従来例に対し、コレクタ
・エミッタ間電圧のバラツキを１７２以下に低減できる
ため、特に微弱な電流入力を扱う信号処理回路において
きわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図，第３
図は本発明の別の実施例を示す回路図、第４図は従来例
を示す回路図である。 １．２，１４．１５・・・・・・ｎｐｎ　｝ランジスタ
、３．４．１２．１３・・・・・・ｐｎｐ　トランジス
タ、５・・・・・・定電流源、９・・・・・・定電圧回
路、１０．１１・・・・・・ダイオード、１６・・・・
・・抵抗器。

Claims (2)

【特許請求の範囲】
1. （１）第１のトランジスタのエミッタと第２のトランジ
   スタのコレクタを接続し、第２のトランジスタのエミッ
   タと定電流源を接続した回路と、第３のトランジスタの
   コレクタと第４のトランジスタのエミッタを接続した回
   路を電源電圧端子間に、並列に接続し、第１のトランジ
   スタのベースを第３のトランジスタのベースに、第２の
   トランジスタのベースを第４のトランジスタのベースに
   それぞれ接続した回路において、前記第４のトランジス
   タのコレクタと一方の電源電圧端子との間に定電圧回路
   を接続したことを特徴とするバイアス回路。
2. （２）前記の定電圧回路が、１個あるいは複数個の直列
   に接続されたダイオードで構成された特許請求の範囲第
   １項記載のバイアス回路。