CN1206954A - 中间电压发生电路 - Google Patents

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Abstract

中间电压发生电路主要包括中间电压发生部分和输出部分。在该条件下,中间电压发生部分产生第一和第二信号,它们具有位于第一电压源和第二电压源之间且电压互不相同的第一和第二中间电压,并通过第一和第二信号端子输出。具体地讲,中间电压发生部分具有第一、第二、第三和第四MOS晶体管。另一方面,输出部分通过输出端子提供具有位于第一中间电压和第二中间电压之间的第三中间电压的电压源,并由第五和第六MOS晶体管构成。

Description

中间电压发生电路
本发明涉及用于产生处于电源电压之间的中间电压的中间电压发生电路，具体地讲，涉及到制作在半导体集成电路上且能产生从所提供的电源电压产生中间电压的电压源。
例如，在未经审查的日本专利出版物第sho.63-12010号(即，12010/1988，此后，称之为传统参考文献)中公开了一种中间电压发生电路。在该中间电压发生电路中，所需的一个基本功能是产生与大电流输出无关的恒定电压。
具体地讲，上述中间电压发生电路通常由中间电压发生部分和输出部分组成。
具体地讲，第一晶体管，N-沟道MOS晶体管，P-沟道MOS晶体管，和第二晶体管依次串联在上述中间电压发生电路中的电压源VDD和VSS之间。另一方面，N-沟道MOS晶体管和P-沟道MOS晶体管均串联在输出部分中的电压源VDD和VSS之间。
如上所述，第一和第二电阻器与MOS晶体管串联。结果，电压变化的响应时间主要决定于负载器件，例如电阻器，其中负载的电阻值是固定的。因此，为了提高抗噪声能力，同时降低噪声的影响，需要降低电阻器的电阻值。
然而，在这中情况下，电流损耗将不可避免地增大。因此，在上述传统中间电压发生电路中，在提高抗噪声能力和降低电流损耗之间存在着一种折衷关系。
此外，需要在栅极串联多个低阻抗MOS晶体管。这是因为在上述栅极上配置高阻抗负载器件是十分困难的。
因此，在半导体集成电路上配置多个MOS晶体管不可避免地会增加布线面积。
因此，本发明的目的是提供一种能够产生与大电流输出无关的恒定电压的中间电压发生电路。
本发明的另一个目的是提供一种能够获得大的驱动能力且电流损耗很低的中间电压发生电路。
本发明的又一个目的是提供一种能够减少布线面积且具有优异的抗噪声能力的中间电压发生电路。
根据本发明的中间电压发生电路主要包括中间电压发生部分和输出部分。
在该情况下，中间电压发生部分产生具有处于第一电压源和第二电压源之间且电压互不相同的第一和第二中间电压的第一和第二信号，并通过第一和第二信号端子输出第一和第二信号。
在该条件下，中间电压发生部分具有第一、第二、第三和第四MOS晶体管。
具体地讲，第一MOS晶体管连接在第一和第二电压源之间，且具有第一栅极和第一漏极。在此，第一栅极连接到第一漏极。
此外，第二和第三MOS晶体管串联在第一信号端子和第二信号端子之间，且它们的导电类型是相反的。
此外，第四MOS晶体管连接在第一和第二电压源之间，且具有第二栅极和第二漏极。在此，第二栅极连接到第二漏极。
另一方面，上述输出部分通过输出端子提供具有位于第一中间电压和第二中间电压之间的第三中间电压的电压输出。
在该情况下，输出部分具有第五和第六MOS晶体管。更具体地讲，第五MOS晶体管具有第三漏极、第三源极和第三栅极。在此，第三漏极连接到第一电压源，第三源极连接到输出端子，第三栅极连接到第一信号端子。
此外，第六MOS晶体管具有第四漏极、第四源极和第四栅极。在此，第四漏极连接到第二电压源，第四源极连接到输出端子，第四栅极连接到第二端子。
根据本发明，中间电压发生电路具有大电流驱动能力且能够提供与大电流输出无关的恒定电压。
此外，在中间电压发生电路中，大电流驱动能力可以在损耗电流较小的条件下获得。此外，噪声抑制能力是极佳的，而且可以显著地降低中间电压发生电路中的布线面积。
图1是显示了传统中间电压发生电路的电路框图；
图2是对图1所示的中间电压发生电路的工作原理进行解释的框图；
图3是对图1所示的中间电压发生电路面临的问题进行解释的框图；
图4是显示了根据本发明第一实施方案的中间电压发生电路的电路框图；
图5是对根据第一实施方案的中间电压发生电路的工作原理进行解释的框图；
图6是显示了根据本发明第二实施方案的中间电压发生电路的电路框图；
图7是显示了根据本发明第三实施方案的中间电压发生电路的电路框图；
图8是显示了根据本发明第四实施方案的中间电压发生电路的电路框图；
图9是显示了根据本发明第五实施方案的中间电压发生电路的电路框图；
图10是显示了根据本发明第六实施方案的中间电压发生电路的电路框图。
参照图1，为了更好地理解本发明，将首先描述传统中间电压发生电路。中间电压发生电路等价于本说明书的序言所描述的传统中间电压发生电路。
如图1所示，中间电压发生电路包括中间电压发生部分961和输出部分962。在该中间电压发生部分961中，电阻器911、N-沟道MOS晶体管912、P-沟道MOS晶体管913和电阻器914串联在电压源VDD和VSS之间。在该情况下，N-沟道MOS晶体管912的栅极连接到节点951，P-沟道MOS晶体管913的栅极连接到节点952。
另一方面，N-沟道MOS晶体管921和P-沟道MOS晶体管922在输出部分962中串联在电压源VDD和VSS之间。在此，N-沟道MOS晶体管921的栅极连接到节点951，P-沟道MOS晶体管922的栅极连接到节点952。利用此结构，输出端子953连接到N-沟道MOS晶体管921和P-沟道MOS晶体管922之间的节点。
在此，假定MOS晶体管912的阈值电压为Vtn1，MOS晶体管913的阈值电压为Vtp1。与此类似，MOS晶体管921的阈值电压为Vtn2，MOS晶体管922的阈值电压为Vtp2。
在该条件下，各个阈值电压之间的关系可以用下面的等式表示：
Vtn1＜Vtn2，|Vtp1|＜|Vtp2|
如图2所示，在节点951和952上分别产生两类具有低驱动能力的中间电压Vn1和Vn2。在该情况下，利用电阻器911、914和MOS晶体管912、913产生中间电压Vn1和Vn2。
在此，当电阻器911和914的阻值相等时，MOS晶体管912和913之间的节点电压变化为处于仍由VDD和VSS表示的、电压源的电源电压之间的中间电压。在该情况下，当VSS等于0伏特时，中间电压等于VDD/2伏特。
在该条件下，节点951的电压Vn1根据MOS晶体管912的阈值电压Vtn1由VDD/2开始升高，节点952的电压Vn2根据MOS晶体管913的阈值电压Vtp1的绝对值由VDD/2开始下降。
在该条件下，利用这两类中间电压Vn1和Vn2控制均具有强驱动能力的N-沟道MOS晶体管921和P-沟道MOS晶体管922的导通。
在该情况下，因为工作在近阈值电压，所以MOS晶体管912和913均具有高导通-阻抗。在这种条件下，当节点951的电压Vn1或节点952的电压Vn2发生波动时，通过电阻器911、914和MOS晶体管912、913产生充电/放电作用以抑制波动。
在该情况下，在输出端子953的电压变化过程中，当输出端子953的电压高于由节点952的电压Vn2与MOS晶体管922的阈值电压之和所确定的电压值时，MOS晶体管922导通并开始工作，这样输出端的电压降低。在该情况下，N-沟道MOS晶体管921关断。
另一方面，当输出端子953的电压低于由节点951的电压Vn1与MOS晶体管921的阈值电压Vtn2之差所确定的电压值时，MOS晶体管921导通并开始工作，这样输出电压升高。在该情况下，P-沟道MOS晶体管921关断。由此，通过重复这些操作，可以将输出端子953的输出电压调节到电源VDD和VSS之间的中间电压。
同时，应当注意，在上述传统参考文献中已经公开了一种中间电压发生电路，其中，处于导通状态的P-沟道MOS晶体管或N-沟道MOS晶体管代替了电阻器911和914。在这种中间电压发生电路中，通过采用各种技术控制MOS晶体管的阈值电压可以获得与图1所示的中间电压发生电路相同的效果。
上述技术包括通过改变MOS晶体管的沟道长度改变阈值电压的方法，通过改变杂质浓度改变阈值电压的方法，或者通过利用反向偏置作用(back bias effect)将背栅势阱耦合到与其它势阱均不相同的中间电压的方法。
在此，参照图1至图3，将对图1所示的中间电压发生电路中的问题进行说明。
例如，假定其它高速信号(即，噪声)由信号输入源934输入，并通过寄生电容932和933传送到节点951和952。在该情况下，图1所示的MOS晶体管912和913的导通阻抗均被减小并开始工作，以便使节点912和913的电压返回到初始电压。
在该条件下，电压变化的响应时间决定于负载器件，例如阻值固定的电阻器911和914，这是因为MOS晶体管912和913与电阻器911和914是串联的。
因此，为了提高噪声抑制能力并减小噪声的影响需要减小电阻器911和914的阻值。然而，在这种条件下，这将不可避免地增大电流损耗。
例如，假定每个MOS晶体管912、913、921和922的沟道宽度为130微米、沟道长度L为0.7微米，每个电阻器911和914的阻值为5K、损耗电流为300微安。在这种情况下，信号按照下面的方式表达。
即，在图3中，当幅度为5V、周期为4ns的信号通过容值为0.1pF的寄生电容932从信号输入源934传送到节点951，同时通过静态电容值相同的寄生电容932传送到节点952时，在输出端子953就可以实现连接的电容931为5pF的状态。结果，输出端子953的电压变化幅度为0.83V。
相反，当选择每个电阻器911和914的阻值使得输出端子953的电压变化幅度为0.1V或更小时，损耗电流增大到4.66mA。
由此，在传统中间电压发生电路中存在着一种噪声抑制能力和低电流损耗之间的折衷关系。
此外，在传统中间电压发生电路中，需要将MOS晶体管912的阈值电压Vtn1设置得低于MOS晶体管921的阈值电压Vtn2，将MOS晶体管913的阈值电压的绝对值Vtp1设置得低于MOS晶体管922的阈值电压绝对值Vtp2。因此，可以避免输出部分962中的MOS晶体管921和922同时导通，抑制了损耗电流。
此外，需要将节点951和952之间的电压差设置得高于阈值电压Vtn1与阈值电压绝对值Vtp1之和，设置得低于阈值电压Vtn2与阈值电压绝对值Vtp2之和。
此外，需要以类似于中间电压发生部分961的方式使MOS晶体管912工作在阈值电压Vtn1和Vtn2之间，使MOS晶体管913工作在阈值电压Vtp1和Vtp2之间。即，需要使每个MOS晶体管912和913的工作点接近栅极与源极间电压差值的阈值电压。结果，导通阻抗极高。
为了这一目的，每个电阻器911和914必须设置为与每个MOS晶体管912和913相等的高阻抗值，以便使MOS晶体管912和913工作在上述工作范围。
结果，多个低导通阻抗的MOS晶体管必须串联在栅极阵列中。这是因为很难在栅极阵列中配置高阻抗负载器件。结果，为了在半导体集成电路中配置多个MOS晶体管将不可避免地增加布线面积。
此外，中间电压发生电路961中的P-沟道MOS晶体管913和输出部分962中的P-沟道MOS晶体管922的栅极相互连接，源极电压近似相等。因此，作为MOS晶体管913的背栅的势阱必须连接到节点951以便给出中间电压。
结果，通过利用偏置效应调节阈值电压，使MOS晶体管913的阈值电压绝对值|Vtp1|设置得低于MOS晶体管922的阈值电压绝对值|Vtp2|。结果，作为MOS晶体管913的背栅的势阱必须与其它势阱隔离。因此，为设置中间电压而在半导体集成电路中使势阱隔离开将不可避免地增大布线面积。
考虑到上述的问题，本发明提供了一种能够产生与大电流输出无关的恒定电压的中间电压发生电路。
(第一实施方案)
参照图4和5，将根据本发明的第一实施方案描述中间电压发生电路。
中间电压发生电路包括中间电压发生部分61、输出部分62和电容器31，如图4所示。
在中间电压发生部分61中，P-沟道MOS晶体管11、12和N-沟道MOS晶体管13、14依次串联在电压源VDD(称为第一电压源)和VSS(称为第二电压源)之间。在该情况下，MOS晶体管11至14中的每一个栅极均连接到各自的漏极。
即，第一MOS晶体管11的栅极连接到MOS晶体管11和12之间的节点51，MOS晶体管14的栅极连接到MOS晶体管13和14之间的节点52。MOS晶体管12和13的栅极连接到使MOS晶体管12和13的漏极相连的节点。
此外，P-沟道MOS晶体管11和12的背栅连接到VDD，N-沟道MOS晶体管13和14的背栅连接到VSS。
利用该结构，中间电压发生部分61产生第一和第二信号，每个信号均具有位于VDD和VSS之间且电压互不相同的第一和第二中间电压。第一和第二信号分别从节点51通过第一信号端子输出，从节点52通过第二信号端子输出。
此外，N-沟道MOS晶体管21和P-沟道MOS晶体管22在输出部分62中串联在电压源VDD和MSS之间。在MOS晶体管21中，漏极连接到VDD，栅极连接到中间电压发生部分61的节点51。另一方面，MOS晶体管22的源极连接到MOS晶体管21的源极，漏极连接到MSS，栅极连接到中间电压发生部分61的节点52。此外，输出端子53由MOS晶体管21和22之间的节点54驱动。
在所示的例子中，N-沟道MOS晶体管21的背栅连接到VSS，P-沟道MOS晶体管22的背栅连接到VDD。此外，一个电容器连接在输出端子和VSS之间。
利用该结构，通过输出部分62产生作为电源电压的、处于第一中间电压和第二中间电压之间的第三中间电压。
下面，参照附图4和5，描述根据第一实施方案的中间电压发生电路的工作原理。
在中间电压发生部分61中，节点51的电压低于MOS晶体管11的阈值电压绝对值|Vtp11|与电压源VDD之差。另一方面，节点52的电压高于MOS晶体管14的阈值电压Vtn14与MSS之和。
MOS晶体管12和13的栅极相互连接在一起，其漏极也相互连接在一起形成两个漏极的节点41。结果，节点51的电压高于MOS晶体管12的阈值电压绝对值|Vtp12|与节点41的电压之和。
类似地，节点52的电压低于MOS晶体管13的阈值电压Vtn13与节点41的电压之差。在保证上述关系的条件下，节点51、41和52分享电压源VDD与VSS间的电压差。
当节点54的电压低于节点51的电压与MOS晶体管21的阈值电压Vtn21之差时，因为其栅极连接到节点51，所以N-沟道MOS晶体管21关断。
类似地，当节点54的电压高于MOS晶体管22的阈值电压绝对值|Vtp22|与节点52的电压之和时，因为其栅极连接到节点52，所以P-沟道MOS晶体管22导通。
此外，N-沟道MOS晶体管13、14和21的背栅均连接到VSS，P-沟道MOS晶体管11、12和22的背栅均连接到VDD。为此，MOS晶体管13的阈值电压Vtn13低于MOS晶体管21的阈值电压Vtn21，MOS晶体管22的阈值电压绝对值|Vtp22|低于MOS晶体管12的阈值电压绝对值|Vtp12|。
结果，输出部分62中的N-沟道MOS晶体管21和P-沟道MOS晶体管22不会同时导通。因此，即使MOS晶体管21和22的驱动能力增大，也不会有电流经过MOS晶体管21和22从电压源VDD流向VSS。
此外，通过调节晶体管的尺寸，MOS晶体管11至14中的每一个均具有相同的导通阻抗。因此，MOS晶体管11至14中的每一个均工作在近阈值电压。结果，通过调节节点51和52的电压，可以避免在输出部分62中同时关断MOS晶体管21和22。
当通过调节电压控制MOS晶体管21和22导通时，因为工作在近阈值电压，所以MOS晶体管21和22均具有高导通阻抗。然而，因为电容器31连接到输出端子53，所以通过抑制噪声的影响可以使MOS晶体管21和22高速工作。
此外，当电容器31的相对极性连接到VDD时，或者电容器31制作在等效的稳定电压之间时，可以实现相同的上述效果。
因为MOS晶体管11至14中的每一个均工作在近阈值电压，所以在中间电压发生部分61中通过MOS晶体管11至14从VDD流向VSS的电流很小。
此外，当阈值电压之和远小于电压源VDD与VSS之差时，可以将类似于MOS晶体管11、其栅极与漏极相连的另一个P-沟道MOS晶体管插入到P-沟道MOS晶体管11和VDD之间。另外，类似于MOS晶体管14、其栅极与漏极相连的另一个N-沟道MOS晶体管可以插入到N-沟道MOS晶体管14和VSS之间。因此，可以减小从电压源VDD流到VSS的电流。
在中间电压发生部分61中，其栅极与漏极相连的P-沟道MOS晶体管11或N-沟道MOS晶体管14用作负载器件。结果，导通阻抗可以变化，这样可以消除传送到节点51和52的噪声。结果，可以同时实现噪声抑制和低电流损耗。
例如，假定中间电压发生电路61中的MOS晶体管的沟道宽度W为130μm，沟道长度为0.7μm，电容器31的静态电容为5pF。
在该条件下，还假定幅度为5V、周期为4ns的信号(噪声)从图3所示的信号输入源934通过容值为0.1pF的寄生电容932传送到节点51，通过容值相同的寄生电容933传送到节点52。在该条件下，通过模拟实验已经确定输出端子53处的电压变化为0.1V或更小，电流损耗为300μA。
与此相反，当电流损耗与上述传统中间电压发生电路相同时，输出端子53的电压变化幅度是0.83V，为8倍。相反，通过模拟实验已经证实，当输出端子53以相同的方式变化时，电流损耗是4.66mA，为15.5倍。
即，当本发明中间电压发生电路中的电流损耗与传统情况相同时，输出电压的变为1/8，而当输出电压的变化与传统情况相同时，电流损耗大约仅为1/15。
因此，连接MOS晶体管使得MOS晶体管的导通阻抗可以改变，以便抑制噪声引起的电压变化。因此，在大输出电流产生大电流驱动能力条件下，通过补偿电压降可以抑制输出端电压的变化。此外，在低电流损耗条件下可以获得噪声抑制效果极佳的大电流驱动能力。
在根据本实施方案的中间电压发生电路中采用其栅极与漏极相连的P-沟道MOS晶体管11或N-沟道MOS晶体管14可以实现高导通阻抗。具体地讲，这种结构对于不能在半导体衬底上配置或制作高阻抗负载器件的情况是有效的。
例如，当在上述传统参考文献中，如图3所示，晶体管用在导通状态时，通过在传统的中间电压发生电路中将多个低阻抗晶体管连接在栅极阵列中可以获得高阻抗值。
相反，在本发明的中间电压发生电路中使用具有高导通阻抗且工作在近阈值电压的P-沟道MOS晶体管11。结果，当在上述栅极阵列中将各个晶体管用在导通状态时，可以获得足够高的阻抗。结果，布线面积与传统电路相比可以显著地减小。
同时，应当注意的是P-沟道MOS晶体管不是一个，而是多个P-沟道MOS晶体管串联。这同样可以应用于作为阻性器件的N-沟道MOS晶体管14。
此外，当利用反向偏置效应改变阈值电压时，在传统中间电压发生电路中不可避免地要使用势阱来隔离具有足够阈值电压的MOS晶体管。相反，利用本发明中间电压发生电路中的源极电压差异可以实现反向偏置效应引起的阈值电压变化。因此，即使在利用反向偏置效应改变阈值电压的情况下，也不需要制作势阱。结果，由于不再需要势阱，所以可以减小布线尺寸。因此，与传统情况相比，采用小布线面积就可以实现MOS晶体管的阈值电压差异。
(第二实施方案)
然后，参照图6，描述根据本发明第二实施方案的中间电压发生电路。
中间电压发生电路包括中间电压发生电路461、输出部分62和电容器31。在该情况下，输出部分62的结构与第一实施方案中的相同。N-沟道MOS晶体管401，P-沟道MOS晶体管402，N-沟道MOS晶体管403和P-沟道MOS晶体管404在中间电压发生部分461中依次串联在电压源VDD和VSS之间。
每个MOS晶体管401至404的栅极均连接到各自的漏极。N-沟道MOS晶体管401的背栅连接到MOS晶体管401和402之间的节点，P-沟道MOS晶体管404的背栅连接到MOS晶体管403和404之间的节点。此外，MOS晶体管402和403的栅极互相连接，其节点连接到MOS晶体管402和403的两个漏极间的节点441。此外，P-沟道MOS晶体管402的背栅连接到电压源VDD，N-沟道MOS晶体管403的背栅连接到VSS。
利用该结构，中间电压发生部分产生具有位于VDD和VSS之间的第一和第二中间电压的第一和第二信号。第一和第二信号的电压互不相同，并通过分别构成第一和第二信号端子的节点51和52输出。
在该情况下，有必要在第二实施方案中准备使半导体衬底隔离的P-型势阱和N-型势阱。然而，即使P-沟道MOS晶体管和N-沟道MOS晶体管的阈值电压发生波动，仍可以减小波动引起的影响。
利用该结构，节点51、441和52的电压由工作在近阈值电压的MOS晶体管401至404的导通阻抗确定，这类似于第一实施方案中的中间电压发生部分61。
在上面的中间电压发生电路中，P-沟道MOS晶体管404和N-沟道MOS晶体管401分别安置在节点441的电压源VDD侧和MSS侧。结果，即使所有N-沟道MOS晶体管的阈值电压均发生较大的波动，所有P-沟道MOS晶体管的阈值电压也很少发生波动，结果，在节点441的电压波动很小。因此，节点51的电压变高，而节点52的电压变低。
在该条件下，尽管在输出部分62中N-沟道MOS晶体管21和P-沟道MOS晶体管22的阈值电压发生变化，但是MOS晶体管21和22的阈值电压的变化使节点51和52的电压变化受到抑制。
在此，应当注意的是当MOS晶体管在源极和背栅之间具有较大的电压差异时，阈值电压变化产生的影响会增大。这一特性可用来抑制输出电压的变化。在该条件下，作为阻性器件的N-沟道MOS晶体管401可以不是一个，而是多个MOS晶体管串联。这同样可以应用于作为阻性器件的P-沟道MOS晶体管。
在根据第二实施方案的中间电压发生电路中，可以提高噪声抑制能力，能够以低电流损耗获得大电流驱动能力。
此外，不需要将多个处于导通状态的晶体管连接起来作为负载器件。结果，与传统情况相比，布线面积显著地缩小。
(第三实施方案)
然后，参照图7，描述根据第三实施方案的中间电压发生电路。
上述的中间电压发生电路包括中间电压发生电路561、电压信号选择部分563、输出部分62和电容器31。在该情况下，输出部分62的结构与第一实施方案中的相同。
具体地讲，P-沟道MOS晶体管501、502、503、504和505在中间电压发生部分561中通过节点541、542、543和544依次串联在电压源VDD和VSS之间。在该情况下，每个P-沟道MOS晶体管501至505中的栅极均连接到各自的漏极，每个背栅均连接到各自的源极。即，在MOS晶体管501中，栅极连接到节点541，背栅连接到VDD，而在MOS晶体管502中，栅极连接到节点542，背栅连接到节点541。
此外，在MOS晶体管503中，栅极连接到节点543，背栅连接到542，而在MOS晶体管504中，栅极连接到节点544，背栅连接到节点543。此外，在MOS晶体管505中，栅极连接到VSS，背栅连接到544。
利用该结构，中间电压发生部分561产生四个信号，每个信号具有处于VDD和VSS之间的、第一至第四中间电压中的一种电压，而且信号电压互不相同。
另外，在中间电压发生部分561中有可能利用N-沟道MOS晶体管代替串联的P-沟道MOS晶体管501至505。在该情况下，每个N-沟道MOS晶体管的源极连接到处于低电压侧(VSS)的各自的栅极，每个漏极处于高电压侧(VDD)。
在电压信号选择部分563中，由P-沟道MOS晶体管511和N-沟道MOS晶体管516组成的传输门连接在节点541和节点51之间。此外，由P-沟道MOS晶体管512和N-沟道MOS晶体管517组成的传输门连接在节点542和节点51之间。
此外，由P-沟道MOS晶体管513和N-沟道MOS晶体管518组成的传输门连接在节点543和节点52之间。此外，由P-沟道MOS晶体管514和N-沟道MOS晶体管519组成的传输门连接在节点544和节点52之间。
在该情况下，每个P-沟道MOS晶体管511至514的背栅均连接到VDD，而每个N-沟道MOS晶体管516至519的背栅均连接到VSS。
此外，P-沟道MOS晶体管511和513和N-沟道MOS晶体管517和519中的每一个栅极均连接到反相器515的输入端。另一方面，N-沟道MOS晶体管516和518和P-沟道MOS晶体管512和514中的每一个栅极均连接到反相器515的输出端。连续控制端子55连接到反相器55的输入端。上述的传输门由连续控制端子55的电压控制。
在中间电压发生部分561中，每个P-沟道MOS晶体管501至505的背栅均连接到各自的源极，以防止反向偏置效应引起的阈值电压增加。在该情况下，电压源VDD和VSS之间的电压由MOS晶体管501至505分享。此外，在电压信号选择部分563中，利用连续控制端子55的电压控制每个传输门的导通可以从中间电压发生部分561送出的四种信号中选取两种信号。此外，两种信号中的高电压信号作为第一信号由节点51(第一信号端子)输出，而两种信号中的低电压信号作为第二信号由第二节点51(第二信号端子)输出。因此，节点51和52的电压均是可变的，这样输出端53的电压可变。
在第三实施方案中，可以提高噪声抑制能力，同时以较低的电流损耗获得大电流驱动能力。结果，可显著地减小布线面积。
(第四实施方案)
接着，参照图8，描述根据本发明第四实施方案的中间电压发生部分。
上述中间电压发生电路包括中间电压发生电路661、输出部分62和电容器31。在该情况下，输出部分62的结构与第一实施方案中的相同。
具体地讲，N-沟道MOS晶体管601和602和P-沟道MOS晶体管603和604在中间电压发生部分661中依次串联在电压源VDD和VSS之间。在该情况下，N-沟道MOS晶体管601(第一MOS晶体管)的栅极连接到其漏极，背栅连接到VSS。
此外，N-沟道MOS晶体管602(第二MOS晶体管)的栅极连接到其漏极，背栅连接到VSS。此外，在P-沟道MOS晶体管603(第三MOS晶体管)中，栅极连接到漏极，这样MOS晶体管603和604之间的节点52导通，背栅连接到MOS晶体管602和603之间的节点641。另一方面，在P-沟道MOS晶体管(第四MOS晶体管)中，栅极连接到漏极，背栅连接到MOS晶体管603和604之间的节点52。
利用该结构，中间电压发生部分661分别产生第一和第二信号，它们具有处于VDD和VSS之间的、互不相同的第一和第二中间电压，并将其从作为第一信号端子的节点51和作为第二信号端子的节点52输出。
在中间电压发生部分661中使用了源极(节点51)和背栅(VSS)间的电压差很大、利用反向偏置效应可以获得高阈值电压的MOS晶体管601。结果，与电压源VDD和VSS间的电压差相比，连接在电压源VDD和VSS之间的MOS晶体管601至604的阈值电压绝对值间的电压差很小。这些MOS晶体管601至604工作在近阈值电压以便进一步抑制电流损耗。
在此，用作阻性器件的N-沟道MOS晶体管601并不仅限于单个晶体管，而是多个MOS晶体管串联。这也可以应用于作为阻性器件的P-沟道MOS晶体管。
在第四实施方案中，可以提高噪声抑制能力，同时以较低的电流损耗获得大电流驱动能力。结果，可显著地减小布线面积。
(第五实施方案)
接着，参照图9，描述根据本发明第五实施方案的中间电压发生电路。
上述的中间电压发生电路包括第一和第二中间电压发生部分761和763、输出部分和电容器31。在该情况下，输出部分62与第一实施方案中的相同。
具体地讲，P-沟道MOS晶体管701至705在第一中间电压发生部分761中通过节点51、741、742和743依次串联在电压源VDD和VSS之间。此外，每个P-沟道MOS晶体管701至705中的栅极均连接到其VSS侧的漏极，每个背栅均连接到VSS。
即，P-沟道MOS晶体管701的栅极连接到节点51，MOS晶体管702的栅极连接到节点741。另一方面，MOS晶体管703的栅极连接到节点742，MOS晶体管704的栅极连接到节点743。此外，MOS晶体管705的栅极连接到MSS。
利用该结构，第一中间电压发生部分761产生五种信号，每种信号具有处于VDD和VSS之间且电压互不相同的、第一至第五中间电压中的一种电压，并将五种信号中的一路作为第一信号从节点51(第一信号端子)输出。
另一方面，在第二电压发生部分763中，N-沟道MOS晶体管711至725通过节点746、747、748和52串联在电压源VDD和VSS之间。此外，在N-沟道MOS晶体管711至715中，每个栅极均连接到各自的漏极，每个背栅均连接到VSS。
即，N-沟道MOS晶体管711的栅极连接到VDD，MOS晶体管712的栅极连接到节点746。此外，MOS晶体管713的栅极连接到节点747，MOS晶体管714的栅极连接到节点748。此外，MOS晶体管715的栅极连接到节点52。
利用该结构，第二中间电压发生部分763产生五种信号，每种信号具有处于VDD和VSS之间且电压互不相同的、第一至第五中间电压中的一种电压，并将五种信号中的一路作为第二信号从节点52(第二信号端子)输出。
如上所述，在第一中间电压发生部分761中，P-沟道类型的MOS晶体管的背栅均连接到VDD，而在第二中间电压发生部分763中，N-沟道类型的MOS晶体管的背栅均连接到VSS。在该条件下，源极电压是互不相同的。结果，由于反向偏置效应，在P-沟道类型中，VSS侧的阈值电压绝对值较高，而在N-沟道MOS晶体管中，VDD侧较高。在该条件下，由于这些阈值电压间的差异，各个MOS晶体管分享的VDD和VSS之间的电压是不相同的。
此外，在P-沟道MOS晶体管串行联接的第一电压发生部分761和N-沟道MOS晶体管串行连接的第二电压发生部分763之间的电压分享方法是互不相同的。
因此，在本实施方案中，利用电压源VDD和VSS间的电压差异分享产生对N-沟道MOS晶体管21和P-沟道MOS晶体管22的阈值电压分别产生响应的中间电压。
在第五实施方案中，可以提高噪声抑制能力，同时以较低的电流损耗获得大电流驱动能力，减小了布线面积。
(第六实施方案)
接着，参照图10，描述根据本发明第六实施方案的中间电压发生电路。
上述中间电压发生电路包括第一和第二中间电压发生部分861和863、输出部分62和电容器31。在该情况下，输出部分62与第一实施方案中的相同。
具体地讲，P-沟道MOS晶体管801至804在第一中间电压发生部分861中依次串联在电压源VDD和VSS之间。在该情况下，每个P-沟道MOS晶体管801至804的栅极均连接到各自的漏极，每个背栅均连接到VDD。
即，MOS晶体管801的栅极连接到MOS晶体管801和802之间的节点51a，MOS晶体管802的栅极连接到MOS晶体管802和803之间的节点841。
此外，MOS晶体管803的栅极连接到MOS晶体管803和804之间的节点52a，MOS晶体管804的栅极连接到VSS。
利用该结构，第一中间电压发生部分861产生三种信号，每种信号具有处于VDD和VSS之间且电压互不相同的、第一至第三中间电压中的一种电压。
另一方面，在第二电压发生部分863中，N-沟道MOS晶体管811至814串联在电压源VDD和VSS之间。在该条件下，每个N-沟道MOS晶体管811至814的栅极连接到各自的漏极，背栅连接到VSS。
即，MOS晶体管811的栅极连接到VDD，MOS晶体管812的栅极连接到MOS晶体管811和812之间的节点51b。此外，MOS晶体管813的栅极连接到MOS晶体管812和813之间的节点842，MOS晶体管814的栅极连接到MOS晶体管813和814之间的节点52b。
此外，节点51b同时连接到第一中间发生电路861中的节点51a和输出部分62中的N-沟道MOS晶体管21的栅极。同时，节点52b连接到第一中间发生电路861中的节点52a和输出部分62中的P-沟道MOS晶体管22的栅极。
利用该结构，第二中间电压发生部分863接收来自第一中间电压发生电路861的三种信号，并产生第一和第二信号，每种信号具有处于VDD和VSS之间且电压互不相同的、第一和第二中间电压中的一种电压，并通过节点51和52输入到输出部分62。
如上所述，P-沟道MOS晶体管801的栅极和漏极相互连接，N-沟道MOS晶体管811的栅极和漏极也相互连接。此外，MOS晶体管801和811的漏极和源极也相互连接。结果，节点51的电压低于VDD与MOS晶体管801和811中较低的阈值电压绝对值之差。
另一方面，P沟道-MOS晶体管804的栅极和漏极相互连接，N-沟道MOS晶体管814的栅极和连接也相互连接。此外，MOS晶体管804和814的源极和漏极也相互连接。结果，节点52的电压高于VSS与MOS晶体管804和814中较低的阈值电压绝对值之和。
此外，节点51、841(842)和52保持上述关系，并通过MOS晶体管在近阈值电压的工作而表示各个导通阻抗分享的电压。结果，在第六实施方案中仍可以实现与第一实施方案等效的效应。
在第六实施方案中，可以提高噪声抑制能力，同时以较低的电流损耗获得大电流驱动能力，减小了布线面积。
如上所述，根据优选实施方案对本发明进行了说明。然而，中间电压发生电路并不仅限于上述的实施方案，而是可以应用于其它修正后的中间电压发生电路。

Claims (17)

1.一种中间电压发生电路，包括：
中间电压发生部分，产生具有位于第一电压源和第二电压源之间且电压互不相同的第一和第二中间电压的第一和第二信号，并通过第一和第二信号端子输出第一和第二信号；和输出部分；
中间电压发生部分包括：
至少一个第一MOS晶体管，连接在第一和第二电压源之间，并具有第一栅极和与第一栅极相连的第一漏极；
第二和第三MOS晶体管，串联在第一信号端子和第二信号端子之间，且它们的导电类型互不相同；
至少一个第四MOS晶体管，连接在第一和第二电压源之间，并具有第二栅极和与第二栅极相连的第二漏极；
输出部分，通过输出端子提供具有位于第一中间电压和第二中间电压之间的第三中间电压的电压源；
输出部分包括：
第五MOS晶体管，具有与第一电压源相连的第三漏极，与输出端子相连的第三源极和与第一信号端子相连的第三栅极；和
第六MOS晶体管，具有第四漏极，第四源极和第四栅极，其中，第四漏极连接到第二电压源，第四源极连接到输出端子，第四栅极连接到第二端子。
2.根据权利要求1的电路，其中
第一电压源位于高电压侧，而第二电压源位于低电压侧，和
第二MOS晶体管是P-沟道类型、位于高电压侧，而第三MOS晶体管是N-沟道类型、位于低电压侧。
3.根据权利要求1的电路，其中
第一MOS晶体管还包括与第一源极相连的第一背栅，而第四MOS晶体管还包括与第二源极相连的第二背栅。
4.根据权利要求1的电路，其中
第一电压源位于高电压侧，而第二电压源位于低电压侧，
第五MOS晶体管是N-沟道类型，还包括与第二电压源相连的第三背栅，而第六MOS晶体管是P-沟道类型，还包括与第一电压源相连的第四背栅。
5.根据权利要求1的电路，还包括：
电容器，连接在输出端子和第二电压源之间。
6.一种中间电压发生电路，包括：
中间电压发生部分，产生具有位于提供第一源极电压的第一源极端子和提供第二源极电压的第二源极端子之间且电压互不相同的第一和第二中间电压的第一和第二信号，并通过第一和第二信号端子输出第一和第二信号；和输出部分；
中间电压发生部分包括：
至少一个第一MOS晶体管，连接在第一和第二源极端子之间，并具有第一栅极和与第一栅极相连的第一漏极；
第二和第三MOS晶体管，串联在第一信号端子和第二信号端子之间，且它们的导电类型互不相同；
至少一个第四MOS晶体管，连接在第一和第二电源端子之间，并具有第二栅极和与第二栅极相连的第二漏极；
输出部分，通过输出端子提供具有位于第一中间电压和第二中间电压之间的第三中间电压的电压源；
输出部分包括：
第五MOS晶体管，具有与第一源极端子相连的第三漏极，与输出端子相连的第三源极和与第一信号端子相连的第三栅极；和
第六MOS晶体管，具有第四漏极，第四源极和第四栅极，其中，第四漏极连接到第二源极端子，第四源极连接到输出端子，第四栅极连接到第二信号端子。
7.一种中间电压发生电路，包括：
中间电压发生部分，产生具有位于第一电压源和第二电压源之间且电压互不相同的第一至第n中间电压的第一至第n信号；
所述中间电压发生部分，包括多个导电类型相同且串联在第一电压源和第二电压源之间的多个第一MOS晶体管，它们均具有第一源极、第一漏极、第一栅极和第一背栅，其中第一栅极连接到第一漏极，第一背栅连接到第一源极；
电压信号选择部分，从第一至第n信号中选取两种信号，并将所选两种信号中的高电压侧信号作为第一信号从第一信号端子输出，将所选两种信号中的低电压侧信号作为第二信号从第二信号端子输出；
输出部分，包括：
输出端子，产生具有位于响应第一信号的第一中间电压和响应第二信号的第二中间电压之间的第三中间电压的电源；
第二MOS晶体管，具有第二源极，第二漏极和第二栅极，其中第二漏极连接到第一电压源，第二源极连接到输出端子，第二栅极连接到第一信号端子；
第三MOS晶体管，具有第三源极，第三漏极和第三栅极，其中第三漏极连接到第二电压源，第三源极连接到输出端子，第三栅极连接到第二信号端子；
8.根据权利要求7的电路，其中：
第一电压源位于高电压侧，而第二电压源位于低电压侧，
每个第一MOS晶体管均是P-沟道类型，和
第一栅极连接到低电压侧的第一漏极，第一源极连接到高电压侧。
9.根据权利要求7的电路，其中：
第一电压源位于高电压侧，第二电压源位于低电压侧，
每个第一MOS晶体管均是N-沟道类型，和
第一栅极连接到低电压侧的第一源极，第一漏极连接到高电压侧。
10.根据权利要求7的电路，其中：
电压信号选择部分包括：
多个传输门，均由具有第二栅极的第一导电类型MOS晶体管和具有第三栅极的第二导电类型MOS晶体管构成；
反相器，具有分别连接到第二栅极和第三栅极的输入端子和输出端子；和
从n种由中间电压发生部分输入的中间电压信号中选取两种信号。
11.根据权利要求10的电路，其中：
第一导电类型MOS晶体管是N-沟道类型，它还包括与第二电压源相连的第二背栅，和
第二导电类型MOS晶体管是P-沟道类型，它还包括与第一电压源相连的第三背栅。
12.根据权利要求7的电路还包括：
电容器，连接在输出端子和第二电压源之间。
13.一种中间电压发生电路，包括：
第一中间电压发生部分，产生n种具有位于第一电压源和第二电压源之间且电压互不相同的第一至第n中间电压的信号，并从第一至第n信号中选取一种信号作为第一信号由第一信号端子输出；
第一中间电压发生部分，包括多个串联在第一电压源和第二电压源之间的第一MOS晶体管，它们均具有第一栅极、第一漏极、和第一背栅，其中第一栅极连接到与第二电压源侧相连的第一漏极，第一背栅连接到第一源极；
第二中间电压发生部分，产生n种具有位于第一电压源和第二电压源之间且电压互不相同的第一至第n中间电压的信号，并从n种信号中选取一种信号作为第二信号由第二信号端子输出；
所述第一中间电压发生部分，包括多个串联在第一电压源和第二电压源之间的第二MOS晶体管，它们均具有第二栅极、第二漏极、和第二背栅，其中第二栅极连接到与第一电压源侧相连的第二漏极，第二背栅连接到第二电压源；
输出部分，包括：
输出端子，产生具有位于响应第一信号的第一中间电压和响应第二信号的第二中间电压之间的第三中间电压的电源；
第三MOS晶体管，具有第三源极，第三漏极和第三栅极，其中第三漏极连接到第一电压源，第三源极连接到输出端子，第三栅极连接到第一信号端子；
第四MOS晶体管，具有第四源极，第四漏极和第四栅极，其中第四漏极连接到第二电压源，第四源极连接到输出端子，第四栅极连接到第二信号端子；
14.根据权利要求13的电路，其中：
第一电压源位于高电压侧，而第二电压源位于低电压侧，
第一中间电压发生部分选择一中间电压信号并将其传送到第一信号端子，这样在第一中间电压发生部分中产生的多个中间电压信号中第一信号端子的电压高于第二信号端子。
15.根据权利要求13的电路，还包括：
电容器，连接在输出端子和第二电压源之间。
16.一种中间电压发生电路，包括：
第一中间电压发生部分，产生n种具有位于第一电压源和第二电压源之间且电压互不相同的第一至第n中间电压的信号；
所述第一中间电压发生部分，包括多个串联在第一电压源和第二电压源之间的第一MOS晶体管，它们均具有第一栅极、第一漏极和第一背栅，其中第一栅极连接到与第二电压源侧相连的第一漏极，第一背栅连接到第一电压源；
第二中间电压发生部分，产生n种具有位于第一电压源和第二电压源之间且电压互不相同的第一至第n中间电压的信号，并从n种信号中选取一种信号作为第二信号由第二信号端子输出；
所述第一中间电压发生部分，还包括多个串联在第一电压源和第二电压源之间的第二MOS晶体管，它们均具有第二栅极、第二漏极、和第二背栅，其中第二栅极连接到与第一电压源侧相连的第二漏极，第二背栅连接到第二电压源；
输出部分，包括：
输出端子，产生具有位于响应第一信号的第一中间电压和响应第二信号的第二中间电压之间的第三中间电压的电源；
第三MOS晶体管，具有第三源极，第三漏极和第三栅极，其中第三漏极连接到第一电压源，第三源极连接到输出端子，第三栅极连接到第一信号端子；
第四MOS晶体管，具有第四源极，第四漏极和第四栅极，其中第四漏极连接到第二电压源，第四源极连接到输出端子，第四栅极连接到第二信号端子；
17.根据权利要求16的电路，还包括：
电容器，连接在输出端子和第二电压源之间。
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