CN1260815C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，在电荷泵装置中，为防止闭锁超载现象的发生，实现大电流化而使用。其使N型外延硅层51在P型单晶硅衬底50上成长，在该外延硅层51内设置P型阱区域52。设有与P+型阱区域52的底部相接的P+型埋入层55和与该P+型埋入层55局部重叠而形成并将P型阱区域52自单晶硅衬底50电分离的N型埋入层56。在P型阱区域52内设有MOS晶体管。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及适用于电源电路等所用的大电流输出的电荷泵装置且实现其高性能化并防止发生闭锁超载现象的半导体装置。
背景技术
近年来的摄像机、数字照相机(DSC)、DSC(数字照相)电话机等图像仪器为了取入其图像使用了CCD(电荷耦合器件)。用于驱动CCD的CCD驱动电路需要正、负高电压(+数V)且大电流(数mA)的电源电路。目前，该高电压是使用开关式稳压器生成的。
开关式稳压器可高性能即高功率效率(输出功率/输入功率)地生成高电压。但是，该电路存在电流开关时会产生高频噪声的缺点，必须屏蔽电源电路使用。另外，作为外部部件需要线圈。
作为上述移动设备用电源电路狄克逊(Dickson)电荷泵装置受到了注目。该电路在例如技术文献“John F.Dickson On-chipHigh-Voltage Generationin MNOS Integrated Circuits Using an Improved VoltageMultiplier TechniqueIEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.SC-11，NO.3 pp.374-378JUNE 2976.”中进行了详细说明。
图18表示4级狄克逊电荷泵装置的电路图。串联连接有二极管D1～D5。C1～C4是连接在各二极管D1～D5的接点的耦合电容器(CouplingCapacitor)，CL是输出电容(Output Capacitor)，CLK和CLKB是相互反相的输入时钟脉冲。标号51是输入了CLK和CLKB的时钟脉冲激励器，标号52是电流电荷。电源电压Vdd被供给到时钟脉冲激励器51。由此由时钟脉冲激励器51输出的时钟脉冲Φ1、Φ2的输出振幅约为Vdd。时钟脉冲Φ1被供给到电容器C2、C4，时钟脉冲Φ2被供给到电容器C1、C3。
在稳定状态下，在输出流动恒流Iout的情况下，向电荷泵装置的输入电流为来自输入电压Vin的电流及由时钟脉冲激励器供给的电流。这些电流若忽略对寄生电容的充放电电流，则如下。在Φ1＝高(High)、Φ2＝低(Low)的期间，在图中实线箭头方向分别流动2Iout的平均电流。
而在Φ1＝低(Low)、Φ2＝高(High)的期间，在图中虚线箭头方向分别流动2Iout的平均电流。在时钟周期的这些各平均电流都是Iout。稳定状态的电荷泵装置的升压电压Vout如下所示。
Vout＝Vin-Vd+n(Vφ′-V1-Vd)
其中，Vφ′是在各连接结点随着时钟脉冲的变化由耦合电容产生的电压振幅。V1是由输出电流Iout产生的电压降低，Vin是输入电压，通常在正升压下是电源电压Vdd，在负升压下是0V。Vd是顺向偏置二极管电压(Forward bias diode voltage)，n是泵激级数。另外，V1和Vφ′由下式表示。
V1＝Iout/f(C+Cs)＝(2Iout T/2)/(C+Cs)
Vφ′＝VφC/(C+Cs)
其中，C1～C4是时钟耦合电容(clock coupling capacitance)，Cs是各连接结点的寄生电容(stray capacitance at each node)，Vφ是时钟脉冲的振幅(clock pulse amplitude)，f是时钟脉冲的频率，T是时钟周期(clock period)。电荷泵装置的功率效率在忽略自时钟脉冲激励器流入寄生电容的充放电电流、设Vin＝Vdd时，由下式表示。
η＝Vout Iout/((n+1)Vdd Iout)＝Vout/((n+1)Vdd)
这样，在电荷泵装置中，通过将二极管作为电荷转送元件(charge transferdevice)使用，将电荷逐级转送到下一级，来进行升压。但是，若考虑到向半导体集成电路装置的搭载，则考虑对工艺过程的适应性，使用MOS晶体管比使用pn结的二极管更容易实现。
因此，如图19所示，提出了用MOS晶体管M1～M5取代二极管D1～D5作为电荷转送元件的方案。这种情况下，在式(1)中，Vd变为MOS晶体管的阈值电压(threshold voltage)Vth。
发明内容
本发明分析了将电荷泵装置用于电源电路的情况。其结果，发现了下述问题。
第一，为了由电荷泵电路得到电源电路所需的高电压(+数V)且大电流(数mA)，如何降低电荷转送用MOS晶体管的接通电阻成为问题。
第二，是防止大电流电荷泵装置容易产生的闭锁超载现象的问题。尤其是在大输出电流的电荷泵装置中，存在在动作开始的同时产生闭锁超载现象的问题。该闭锁超载现象的发生机理根据本发明人的分析如下。
图20是用CMOS结构实现电荷泵装置时的剖面图。
该剖面结构与图19所示的电荷转送用MOS晶体管M2、M3的剖面结构对应。P型半导体衬底10的表面上形成有N型阱区域20，该N型阱区域20中形成有分离的P型阱区域31、32。而在P型阱区域31内形成有电荷转送用MOS晶体管M2。在P型阱区域32内形成有电荷转送用MOS晶体管M3。
下面更详细地说明P型阱区域31内形成的电荷转送用MOS晶体管M2，在P型阱区域31的表面上形成有N+型漏极层D及源极层S。在P型阱区域31内形成有比P型阱区域31高浓度的P+层41。漏极层D和P+层41利用A1配线等电连接。
电荷转送用晶体管M2的漏极层D和形成有电荷转送用晶体管M2的P型阱区域31以低电阻电连接，故可可靠地防止反向栅偏置效应引起的电荷转送用晶体管M2的阈值电压Vth的上升。在P型阱区域32内形成的电荷转送用MOS晶体管M3也同样构成。未图示的电荷转送用MOS晶体管M1、M4、M5也同样构成。
N型阱区域20通过供给电荷泵装置的升压后的输出电压Vout，在稳定状态下，N型阱区域20和P型阱区域31、32被反向偏置。
但是，如上所述，当单一的N型阱区域20内形成多个P型阱区域31、32时，可判明会发生闭锁超载现象且输出电压几乎不会升压。根据本发明人的推定，其发生机理如下：
首先，在邻接的P型阱区域31、32之间形成寄生半导体开关元件。也就是说，图20中，形成有纵型NPN晶体管Tr1及横型PNP晶体管Tr2。这里，纵型NPN晶体管Tr1的发射极是电荷转送用MOS晶体管M2的漏极层D，基极是P型阱区域31，集电极是N型阱区域20。
横型PNP晶体管Tr2的发射极是P型阱区域32内形成的P+层42，基极是P型阱区域31、32间的N型阱区域20，集电极是P型阱区域31。这些寄生NPN晶体管Tr1及寄生PNP晶体管Tr2构成寄生半导体开关元件。
上述图19的电荷泵装置稳定动作时，以下关系成立。输出电压Vout＞V3＞V2＞V1＞输入电压Vin。
其中，输入电压Vin通常为Vdd(等于时钟脉冲激励器的电源电压)。V3是电荷转送用MOS晶体管M3的源极电压，V2是电荷转送用MOS晶体管M2的源极电压，V1是电荷转送用MOS晶体管M1的源极电压。
但是，在电荷泵装置开始时(升压动作开始时)，形成V1＞V2＞V3＞Vout的关系。也就是说，从初级开始依序对电容器C1、C2、C3、C4充电。
其结果，在形成V1-Vout＞VF时，电流在寄生PNP晶体管Tr2的基极、发射极间流动。也就是说，寄生PNP晶体管Tr2接通。其中，VF是基极、发射极间的接通电压。
该寄生PNP晶体管Tr2的集电极电流变为寄生NPN晶体管Tr1的基极电流，故由此使寄生NPN晶体管Tr1接通，使其发射极、集电极间导通。这样，寄生NPN晶体管Tr1在寄生PNP晶体管Tr2的基极、发射极间流入电流的同时，自输出电压Vout侧向电压V1侧流入电流。
其结果，输出电压Vout不会上升。上述寄生NPN晶体管Tr1和寄生PNP晶体管Tr2的协同动作就是闭锁超载现象。
图21表示电荷泵装置动作开始时V1、V2的电路模拟形成的波形图。这里，V1是电荷转送用MOS晶体管M2的漏极电压，V2是电荷转送用MOS晶体管M3的漏极电压。图中，Vds表示电荷转送用MOS晶体管M3的源漏极间电压，当其大于VF(＝约0.7V)时，NPN晶体管Tr1接通，引发闭锁超载现象。
本发明就是针对上述现有技术的问题而开发的，其目的在于提供一种适用于大电流、高效率的电荷泵装置的半导体装置的结构及其制造方法。
本发明的另一目的在于，防止闭锁超载现象的发生，实现稳定的动作。
本发明的主要特征结构如下。
本发明的半导体装置包括：第一导电型单晶半导体衬底、在该单晶半导体衬底上成长的第二导电型的外延半导体层、在该外延半导体层内形成的第一导电型阱区域、在该第一导电型阱区域的底部相接的第一导电型埋入层、与该埋入层局部重叠而形成并将所述第一导电型阱区域自所述单晶半导体衬底电分离的第二导电型埋入层、在所述第一导电型阱区域内形成的MOS晶体管，在所述第一导电型阱区域内形成有与该阱区域同导电型的扩散层，所述扩散层和所述MOS晶体管的漏极层相连接。
根据这种结构，可利用第一导电型埋入层降低第一导电型阱区域的阱电阻，提高抗闭锁超载现象的性能。通过设置第二导电型埋入层，第一导电型阱区域的电位可独立于单晶半导体衬底而设定。
在上述结构中，只要连接MOS晶体管的漏极和第一导电型阱区域，则可得到抑制MOS晶体管的反向栅偏置效应的效果。
附图说明
图1是表示本发明实施例1的用本发明的BICMOS技术形成的设备结构的图；
图2是表示本发明实施例1的用BICMOS技术形成的设备结构的图；
图3是本发明实施例1的纵型PNP双极晶体管的剖面图；
图4是本发明实施例1的电荷泵装置的剖面结构图；
图5是本发明实施例2的电荷泵装置的剖面图；
图6是本发明实施例3的电荷泵装置的剖面图；
图7是本发明实施例4的电荷泵装置的剖面图；
图8是本发明实施例4的反转电平移位电路S1、S2的电路结构及动作波形图；
图9是本发明实施例4的非反转电平移位电路S3、S4的电路结构及动作波形图；
图10是本发明实施例4的电荷泵装置的时钟脉冲及电荷转送晶体管的栅极信号的相位关系图；
图11是本发明实施例4的电荷泵装置的各泵结点的电压波形V1、V2、V3的图；
图12是本发明实施例4的电荷泵装置的电荷转送用晶体管M1、M2的结构的剖面图；
图13是用于本发明实施例4的电荷泵装置的N沟道型的高耐压MOS晶体管M11、M12的设备结构的剖面图；
图14是2级外延硅层结构的制造方法图；
图15是2级外延硅层结构的制造方法图；
图16是2级外延硅层结构的制造方法图；
图17是本发明实施例4的电荷泵装置的电荷转送用晶体管M1、M2、M3、M4设备结构的剖面图；
图18是现有例的4级狄克逊电荷泵装置的电路图；
图19是现有例的电荷泵装置的电路图；
图20是用CMOS结构实现现有例的电荷泵装置时的剖面图；
图21是由现有例的电荷泵装置开始动作时的V1、V2的电路模拟形成的波形图。
具体实施方式
下面参照图1～图4说明本发明的实施例1。首先，参照图1说明用于将电荷泵装置作为集成电路构成的、BICMOS的设备结构。
在气相成长在P型单晶硅衬底50上的、具有例如1.25Ω.cm左右的电阻率的N型外延硅层51上，在各自规定的区域形成有N沟道型MOS晶体管(NMOS)、P沟道型MOS晶体管(PMOS)、NPN型双极晶体管(NPN Tr)。
N沟道型MOS晶体管形成于N型外延硅层51的表面上形成的P型阱区域52内。P型阱区域52的深度例如为2μm左右。N沟道型MOS晶体管具有P型阱区域52表面上形成的n+型漏极层D及n+型源极层S和栅极绝缘膜上形成的栅极电极G。N沟道型MOS晶体管为了实现微细化，可采用所谓LDD结构。另外，与该N沟道型MOS晶体管邻接，在P型阱区域52的表面上形成有基体(阱区域)偏置用P+型层53。
P沟道型MOS晶体管形成于N型外延硅层51的表面上形成的N型阱区域54内。P沟道型MOS晶体管具有N型阱区域54表面上形成的P+型漏极层D及P+型源极层S和栅极绝缘膜上形成的栅极电极G。
与P型阱区域52的底部相接，形成有降低阱电阻用P+型埋入层55。该P+型埋入层55是与后述的下分离层58在同一工序形成的扩散层，跨着P型单晶硅衬底50和N型外延硅层51的边界区域而形成。
N+型埋入层56跨着P型单晶硅衬底50和N型外延硅层51的边界区域而形成。N+型埋入层56自形成P沟道型MOS晶体管的N型阱区域54的下方延伸至形成N沟道型MOS晶体管的P型阱区域52的下方。
也就是说，N+型埋入层56与P+型埋入层55局部重叠。当使N+型埋入层56的杂质浓度高于P+型埋入层55的杂质浓度时，该重叠区域57的导电型通过校正变为N型。
这样，可将P型阱区域52自P型单晶硅衬底50电分离，并独立地设定阱电位。具体地说，通过向连接在基体偏置用P+型层53的端子BG施加电压，可设定P型阱区域52的电位。
这样，可将N沟道型MOS晶体管的漏极层D和P型阱区域52电连接，并且不产生反向栅偏置效应。为此只要形成连接P型层53和漏极层D的配线(例如A1配线)即可。
N沟道型MOS晶体管在电荷泵装置中是作为电荷转送用晶体管使用的，故可降低其接通电阻，并可谋求电荷泵装置的大电流化。另外，虽然N沟道型MOS晶体管也用作所谓传输门，但是，这种情况下也可以降低接通电阻。且可提高传输门的输入输出特性的线形性。
这里，将本实施例的BICMOS结构和其他的BICMOS结构对比则如下。如图2所示，在其他结构中，N+型埋入层56局限于在形成有P沟道型MOS晶体管的N型阱区域54的下方形成，起到了降低阱电阻的效果。
但是，在该结构中，N沟道型MOS晶体管的P+型阱区域52通过P+型埋入层55与P型单晶硅衬底50导通。P型单晶硅衬底50通常设定为接地电平，故P+型阱区域52的电位也被固定在接地电位。
于是，在本实施例中，通过使N+型埋入层56延伸至N沟道型MOS晶体管的区域，将P型阱区域52自P型单晶硅衬底50电分离。
NPN型双极晶体管(NPN Tr)利用P型下分离层58、P型上分离层59形成于自邻接的设备电分离的N型外延硅层51内。P型下分离层58通过自P型单晶硅衬底50上方扩散硼等杂质而形成。而P型上分离层59通过自N型外延衬底51的上面下方扩散硼等杂质而形成。这样，P型下分离层58的上部和P型上分离层59的下部在N型外延硅层51内重叠，形成一体化的分离层。
然后，在电分离的N型外延硅层51的表面上形成P型基极区域60。该P型基极区域60的表面上形成有N+型发射极层E、基极电极取出用P+型层B。另外，在与P型基极区域60邻接的N型外延硅层51的表面上形成有集电极电极取出用N+型层C。在N型外延硅层51和P型单晶硅衬底50的边界上形成有N+型埋入层61。该N+型埋入层61是用于降低集电极电阻的层，与N+型埋入层56在同一工序形成。
在N型外延硅层51的表面的设备形成区域以外形成有分离元件用场氧化膜62。场氧化膜62用所谓LOCOS(Local Oxidation Of Silicon(硅局部氧化))法形成。
图3是表示纵型PNP双极晶体管的剖面图。在N型外延硅层51的表面上形成有N型基极区域65。该N型基极区域65的表面上形成有P+型发射极层E、基极电极取出用N+型层B。另外，与N型基极区域65邻接，在N型外延硅层51的表面上形成有集电极电极取出用P+型层66。
集电极电极取出用P+型层66通过与P型上分离层59在同一工序形成的P型层67与P+型埋入层68连接。P+型埋入层68是用于降低集电极电阻的层。与P+型埋入层68重叠形成有N+型埋入层69。P+型埋入层68和N+型埋入层69的重叠区域70形成N型区域。这样，集电极就自P型单晶硅衬底50被电分离。由P+型埋入层68和N+型埋入层69形成重叠区域70的结构与所述N沟道型MOS晶体管的结构同样。也就是说，它们的制造工序同化，故不会增加制造工时。
下面参照图4说明电荷泵装置的剖面结构。该电荷泵装置的电路结构与图19所示的同样。本实施例中，电荷转送用MOS晶体管的漏极层与基体(阱区域)连接。另外，与图1相同的结构元件赋予同一符号，并省略其详细说明。
图4表示图19的电荷泵装置的电荷转送用MOS晶体管M2、M3。由P型下分离层58、P型上分离层59相互电分离的N型外延硅层51内形成有P型阱区域52A、52B。而在P型阱区域52A、52B分别形成电荷转送用MOS晶体管M2、M3。P+型埋入层55、N+型埋入层56及重叠区域57的结构与图1同样。
电荷转送用MOS晶体管M2的漏极层D与P型阱区域52A上形成的P+型层53由A1配线等连接。由此，电荷转送用MOS晶体管M2的栅极、基体间电压Vgb＝M2的栅极、漏极间电压Vgd这一关系成立，故可防止反向栅偏置效应引起的电荷转送用晶体管的阈值电压Vth的上升。电荷转送用MOS晶体管M3也同样。由此，电荷泵装置的电荷转送用MOS晶体管M1～M5的接通电阻降低，故可实现大电流输出的电荷泵装置。
在与P型阱区域52A、52B各自邻接的N型外延硅层51的表面上形成电极取出用N+型层71。通过在这些各N+型层71施加电荷泵装置的输出电压Vout，N型外延硅层51被偏置为正的高电压nVdd。
这里，n是电荷泵装置的级数，Vdd是其电源电压。P型单晶硅衬底50被偏置为接地电位0V或负电位。这样，由P型阱区域52A、52B和N型外延硅层51形成的PN结、由N型外延硅层51和P型单晶硅衬底50形成的PN结被分别逆向偏置。
根据上述设备结构，不会发生闭锁超载现象。其理由如下。
如图4所示，形成有寄生NPN晶体管Tr3及寄生PNP晶体管Tr4。这里，寄生NPN晶体管Tr3的发射极由电荷转送用MOS晶体管M2的漏极层D构成，基极由P型阱区域52A构成，集电极由N型重叠区域57(其与N型外延硅层51连接)构成。寄生PNP晶体管Tr4的发射极是P型阱区域52B，基极是被分离的N型外延硅层51，集电极是P型下分离层58及P型上分离层59(其与P型单晶硅衬底50连接)。
但是，寄生NPN晶体管Tr3及寄生PNP晶体管Tr4由下分离层58和上分离层59电气分断。因此，不形成图20所示的半导体开关元件。因此，抗闭锁超载现象的性能可大幅度提高。
在上述实施例中，对本发明在4级狄克逊电荷泵装置的应用例进行了说明，但很清楚，其级数并不限于4级。
另外，上述是用N沟道型形成电荷转送用MOS晶体管，但即使是在用P沟道型形成的情况下，通过使阱区域等的极性反转也可同样适用。在负升压的电荷泵装置中，只是电荷转送用MOS晶体管的衬底和源极的连接关系及时钟的定时相对于正升压的电荷泵装置相反。
电荷转送用晶体管M1～M5采用了栅极和漏极共同连接的结构，但并不限于此，在未连接栅极和漏极而使电荷转送用MOS晶体管M1～M5接通时，本发明也可应用于采用栅源极间施加高电压的电路结构的电荷泵装置，并可得到同样的效果。
图5是本发明实施例2的电荷泵装置的剖面图。该电荷泵装置的电路结构与实施例1相同。图5与实施例1同样，表示图19的电荷泵装置的电荷转送用MOS晶体管M2、M3。
本实施例与实施例1的不同点是在P型阱区域52A、52B的下方未形成P+型埋入层55。由于没有P+型埋入层55，故相当于该部分的降低P型阱区域52A、52B的阱电阻的效果消失，但是通过设置下分离层59及上分离层59，与现有技术比较提高了抗闭锁超载现象的性能。
图6是本发明实施例3的电荷泵装置的剖面图。该电荷泵装置的电路结构与实施例1同样。图6表示图19的电荷泵装置的电荷转送用MOS晶体管M2、M3。
本实施例与实施例1的不同点除在P型阱区域52A、52B的下方未形成P+型埋入层55外，也未形成N+型埋入层56。
由于没有N+型埋入层56，故相当于该部分的降低N型外延硅层51的阱电阻的效果消失，但是在本实施例中，通过设置下分离层59及上分离层59，与现有技术比较也提高了抗闭锁超载现象的性能。
下面参照图7～图17说明本发明的实施例4。在本实施例的电荷泵装置中，通过利用电平移动电路将电平移动后的电压施加到电荷转送用MOS晶体管的栅极，进一步减小其接通电阻。由此更能实现大电流的电荷泵装置。但是，电平移动电路由于要输出高电压，故必须用高耐压晶体管构成电路。因此，在上述实施例1所用的设备上增加了高耐压MOS晶体管。
因此，在说明应用于本实施例的电荷泵装置的设备结构之前，就包括电平移动电路的电荷泵装置的电路结构进行说明。
图7中串联连接了四个电荷转送用MOS晶体管M1～M4。前级的M1、M2是N沟道型，后级的M3、M4是P沟道型。这一点与实施例1～3不同。连接为M1～M4的栅极、基体间电压Vgb与栅漏极间电压Vgd为同一值，漏极与基体为同电位，抑制了反向栅偏置效应。这一点与实施例1～3相同。
另外，作为输入电压Vin，向M1的源极供给电源电压Vdd。而来自M4的漏极的升压电压Vout被输出并供给电流负荷L。
C1、C2、C3是一端连接在电荷转送用MOS晶体管M1～M4的接点(泵结点)的耦合电容器。在耦合电容器C1～C3的另一端，交替施加时钟脉冲CLK及与其反相的时钟脉冲CLKB。时钟脉冲CLK及时钟脉冲CLKB由未图示的时钟激励器输出。电源电压Vdd被供给到该时钟激励器。
电荷转送用MOS晶体管M1和M2的各栅极被供给反转电平移动电路S1和S2的输出。电荷转送用MOS晶体管M3和M4的各栅极被供给非反转电平移动电路S3和S4的输出。
反转电平移动电路S1、S2的电路结构及动作波形图示于图8。如图8(a)所示，该反转电平移动电路具有输入倒相器INV、差动输入MOS晶体管M11和M12、时钟连接的MOS晶体管M13和M14。还具有上拉连接的MOS晶体管M15和M16。并且，向MOS晶体管M15的栅极施加电压V12，同时，向源极施加电位A。
另外，向MOS晶体管M16的栅极施加与V12反相的电压V11，同时，向源极施加电位B。这里，电位A＞电位B。M11、M12是N沟道型，M13～M16是P沟道型，都是高耐压MOS晶体管。
如图8(b)所示，在上述结构的电平移动电路中，也可以进行变更，使MOS晶体管M15、M16采用倒相器结构。
上述结构的反转电平移动电路的动作波形示于图8(c)。该电平移动电路交替输出电位A和中间电位B(A＞B＞0)。
另外，非反转电平移动电路S3、S4的电路结构及动作波形图示于图9。与反转电平移动电路S1、S2不同的是向上拉为电位A的MOS晶体管M15的栅极施加电压V11，向上拉为电位B的MOS晶体管M16的栅极施加电压V12(图9(a))。另外，如图9(b)所示，也可以使MOS晶体管M15、M16采用倒相器结构。
如图9(c)的动作波形图所示，该非反转电平移动电路S3、S4相对于输入电压IN进行非反转的电平移动动作。
通过采用上述电平移动电路，如后所述，可将电荷转送用MOS晶体管M3、M4的栅漏极间电压的绝对值统一为一恒压(2Vdd)。
反转电平移动电路S1、S2及非反转电平移动电路S3、S4和电荷泵电路的连接关系如下。时钟脉冲CLK′被输入反转电平移动电路S1，时钟脉冲CLKB′被输入反转电平移动电路S2。时钟脉冲CLK′及CLKB′分别由时钟脉冲CLK及CLKB形成，但为了防止电流倒流入电荷转送用MOS晶体管M1～M4，低(Low)的期间变短。
也就是说，在电荷转送用MOS晶体管M1～M4完全断开后，利用时钟脉冲CLK及CLKB的变化进行各泵结点的升压。上述时钟脉冲的相位关系示于图10。
如图7所示，作为反转电平移动电路S1的高电位侧的电源(电位A)反馈并使用升压后的1级后的泵结点的电压V2。
同样，作为反转电平移动电路S2的高电位侧的电源(电位A)反馈并使用升压后的1级后的泵结点的电压V3。作为反转电平移动电路S1、S2的低电位侧的电源(电位B)分别施加了各级的电压即Vdd、V1。
另外，作为非反转电平移动电路S3的低电位侧的电源(电位B)使用1级前泵结点的电压V1，同样，作为非反转电平移动电路S4的低电位侧的电源(电位B)使用1级前的泵结点的电压V2。作为非反转电平移动电路S3、S4的高电位侧的电源(电位A)分别施加了各级的电压即V3、Vout。
根据这些结构，可如下导出电荷转送用MOS晶体管M1～M4的栅漏极间电压Vgd(晶体管接通状态时)统一为2Vdd。首先下述关系式成立。
Vgd(M1)＝V2(High)-Vdd
Vgd(M2)＝V3(High)-V1(High)
Vgd(M3)＝V1(Low)-V3(Low)
Vgd(M4)＝V2(Low)-Vout
其次，根据正常状态的电荷泵的升压动作，下述关系式成立。
V1(High)＝2Vdd，V1(Low)＝Vdd
V2(High)＝3Vdd，V2(Low)＝2Vdd
V3(High)＝4Vdd，V3(Low)＝3Vdd，Vout＝4Vdd
根据这些关系式，可导出所有电荷转送用MOS晶体管的接通时的Vgd的绝对值如表1所示，是同一值2Vdd。因此，利用高的Vgd使电荷转送用MOS晶体管M1～M4的接通电阻降低，可实现高效率、大输出电流的电荷泵电路。电荷转送用MOS晶体管M1～M4的栅极氧化膜厚度(thickness ofgate oxide)只要一律设计成能耐2Vdd的厚度即可，故与电荷转送用MOS晶体管的Vgd不均匀的情况相比，可将接通电阻(ON-state resistance)设计得较低，效率高。
表1电荷转送用MOS晶体管的栅极/漏极间电压Vgd
  MOSFET   M1   M2   M3   M4
  Vgd   2Vdd   2Vdd   2Vdd   2Vdd
图10是用于说明电荷泵电路的动作的同步波形图。电荷转送用MOS晶体管M1～M4按照时钟脉冲交替反复接通、断开。这里，施加在反转电平移动电路S1和S2、非反转电平移动电路S3和S4的时钟脉冲CLK′、CLKB′工作状态不是50％。也就是说，如图所示，低(Low)的期间设定得较短。因此，电荷转送用MOS晶体管M1～M4的接通期间变短。其理由如下。
电荷转送用MOS晶体管M1～M4由于未连接二极管，故有可能流动反向电流，这会使功率效率恶化。因此，为了防止该反向电流，使电荷转送用MOS晶体管M1～M4的接通期间短，在断开期间，改变施加在耦合电容器C1～C3的时钟脉冲CLK、CLKB来进行泵激。
图11是显示各泵结点的电压波形V1、V2、V3的图。图中，Vφ是时钟脉冲CLK′、CLKB′的振幅，ΔVds是MOS晶体管M1～M4的漏极、源极间电压。
下面，参照附图12及图13说明上述电荷泵装置的设备结构。图12是表示图7所示的电荷泵装置的电荷转送用MOS晶体管M1、M2的结构的剖面图。图13是图8所示的反转电平移动电路S1、S2及图9所示的非反转电平移动电路S3、S4的N沟道型高耐压MOS晶体管M11、M12的设备结构的剖面图。
如上所述，在实施例1中，N+型埋入层56与P+型埋入层55重叠(参照图1、图4)。因此，当N沟道型MOS晶体管的源漏极耐压某种程度增高时，N沟道型MOS晶体管的耐压由漏极层D(或源极层S)和N+型埋入层56之间的耐压决定。这是由于来自漏极层D(或源极层S)的耗尽层会到达N+型埋入层56的缘故。
尤其是，用于电平移动电路的高耐压MOS晶体管需要例如20V左右的源漏极耐压，但是，由于是由漏极层D(或源极层S)和N+型埋入层56之间的耐压决定，故由此可知，难于实现该目标耐压。
因此，考虑将N型外延硅层51较厚地形成，并增大漏极层D(或源极层S)和N+型埋入层56的距离Xd(参照图1)。但是，如果这样做，则P型阱区域52B和P+型埋入层55之间就会分离，设置P+型埋入层55的效果即降低阱电阻及提高抗闭锁超载现象的性能的效果就不能得到了。
因此，在本实施例中，N型外延硅层51采用2级层积的结构(以下称2级外延硅层结构)。也就是说，在P型单晶硅衬底50上的N+型埋入层56的形成预定区域利用离子注入法等导入N型杂质(锑或砷)后，使第一N型外延硅层51A气相成长。然后，在将P型杂质(硼等)用离子注入法等导入P+型埋入层55、下分离层58的形成预定区域后，气相成长第二N型外延硅层51B。
上述N型杂质及P型杂质在气相成长中热扩散，为了得到足够的扩散距离，可实施规定的扩散工序。然后，自第二N型外延硅层51B的上面利用离子注入或热扩散法导入杂质，并形成P型阱区域52A、52B、52C。同样，形成和下分离层58上下方向一体化的上分离层59。
由此，如图12所示，在电荷转送用MOS晶体管M1、M2的形成区域中，P型阱区域52A、52B形成于第二N型外延硅层51B内，P+型埋入层55接触并形成于P型阱区域52A、52B之下。P+型埋入层55跨着第一N型外延硅层51A和第二N型外延硅层51B的边界形成，N+型埋入层56相接并形成于P+型埋入层55之下。
因此，通过采用2级外延结构，P+型埋入层55和N+型埋入层56的重叠区域变窄，其结果，P+型埋入层55形成上下方向宽。因此，可增大电荷转送用MOS晶体管M1、M2的漏极层D(或源极层S)和N+型埋入层56的距离Xd1，可确保源漏极耐压。
如图13所示，高耐压MOS晶体管也同样。也就是说，P型阱区域52C形成于第二N型外延硅层51B内，P+型埋入层55接触并形成于P型阱区域52之下。P型埋入层55跨着第一N型外延硅层51A和第二N型外延硅层51B的边界形成，N+型埋入层56相接并形成于P+型埋入层55之下。
另外，高耐压MOS晶体管形成于P型阱区域52C内。高耐压MOS晶体管具有高浓度的源极层N+S和高浓度的漏极层N+D、低浓度且深的源极层N-S和低浓度且深的漏极层N-D、及形成于栅极绝缘膜上的栅极电极G。
因此，通过采用2级外延结构，P+型埋入层55和N+型埋入层56的重叠区域变窄，其结果，P+型埋入层55形成上下方向宽。因此，可增大高耐压MOS晶体管的漏极层(或源极层)和N+型埋入层56的距离Xd2，可确保源漏极耐压。
图14～图16是表示2级外延层结构的制造方法的图。该制造方法可通用于图13的高耐压MOS晶体管、图12的电荷转送用MOS晶体管M1、M2，这里就应用于图13的高耐压MOS晶体管进行说明。
首先，如图14(A)所示，将锑或砷这样的N型杂质以氧化膜90为掩模选择性地向P型单晶硅衬底50的表面扩散。由此形成N+型层56。其方阻是30Ω/□左右。
然而，如图14(B)所示，气相成长第一N型外延硅层51A。最好其厚度为1～3μm左右，电阻率是1～2Ω.cm左右。N+型层56也扩散到第一N型外延硅层51A，形成N+型埋入层56。
然后，如图14(C)所示，在第一N型外延硅层51A上形成光致抗蚀剂层91，在P+型埋入层55及P型下分离层58的形成预定区域离子注入P型杂质例如硼。其加速电压是160KeV，剂(ド一ズ)量是1×1014/cm2左右。然后，在100℃下进行1小时左右的热扩散处理。
其次，如图15(A)所示，在第一N型外延硅层51A上，气相成长第二N型外延硅层51B。其厚度最好是2～4μm左右，电阻率最好是1～2Ω.cm左右。这样，跨着第一N型外延硅层51A和第二N型外延硅层51B的边界形成P+型埋入层55。同时，形成P型下分离层58。
另外，如图15(B)所示，在第二N型外延硅层51B上形成光致抗蚀剂层92，以光致抗蚀剂层92为掩模在P型阱区域52C的形成预定区域离子注入P型杂质例如硼。其条件是加速电压为40KeV，剂量是3×1014/cm2。然后，除去光致抗蚀剂层92，并在1100℃下进行1小时左右的热扩散处理，则在第二N型外延硅层51B内形成P型阱区域52C。
另外，如图16(A)所示，在第二N型外延硅层51B上形成光致抗蚀剂层93，以光致抗蚀剂层93为掩模在P型上分离层59的形成预定区域离子注入P型杂质例如硼。其条件是加速电压为40KeV，剂量是1×1014/cm2。然后，除去光致抗蚀剂层93，并在1100℃下进行1小时左右的热扩散处理，则如图16(B)所示，形成P型上分离层59。P型上分离层59与下分离层58形成一体。
如上所述，通过采用2级外延结构，P+型埋入层55和N+型埋入层56的重叠区域变窄，其结果，P+型埋入层55于上下方向宽幅形成。换言之，能形成更深的P型阱区域52。深阱有利于高耐压化。也就是说，可增大高耐压MOS晶体管的漏极层(或源极层)和N+型埋入层56的距离，故可提高源漏极耐压。
为了提高高耐压MOS晶体管的源漏极耐压，如图13所示，只要将低浓度的漏极层N-D形成得深于高浓度漏极层N+D，将低浓度的源极层N-S形成得深于高浓度源极层N+S即可。这是由于扩展了来自漏极(或源极)的耗尽层，缓和了电场集中的缘故。
这种情况下，通过采用2级外延结构，低浓度的漏极层N-D(或低浓度源极层N-S)和N+型埋入层56的距离Xd2也会变大，故防止了源漏极耐压由低浓度的漏极层N-D(或低浓度源极层N-S)和N+型埋入层56之间的耐压决定的情况。也就是说，不会带来抗闭锁超载现象的性能的降低等，可进一步追求高耐压化。
这里，目标源漏极耐压和外延条件的关系为：在耐压以20V为目标时，第一N型外延硅层51A的厚度是2μm，在耐压以30V为目标时，第一N型外延硅层51A的厚度是3μm。这种情况下，第二N型外延硅层51B的厚度是3.5μm。
上述2级外延结构还具有可利用少的热扩散量形成深的P型阱区域的效果。也就是说，由于P型阱区域52A、52B、52C与其下方的P+型埋入层55一体化，故实质上直至P+型埋入层55的深度可看作是P型阱区域的深度。
例如，CMOS的P型阱区域是自衬底表面使硼等杂质向衬底内部扩散而形成的，但是，为了形成深的阱需要高温、长时间的热扩散处理。
与此相对，在2级外延结构中，由于使P+型埋入层55自第一N型外延硅层51A向第二N型外延硅层51B扩散，使P型阱区域52A自第二N型外延硅层51B向下方扩散，故可最大限度地抑制热处理量。
例如，为了形成相同深度的阱，现有的CMOS工艺下，所需的热处理温度为1200℃，而2级外延结构中，如上所述，1100℃左右就可以了。这样，P型阱区域52A、52B、52C的横向扩散也被抑制，故其结果，可缩小电荷泵装置的图形面积。
图17是表示图7所示的电荷泵装置的电荷转送用MOS晶体管M1、M2、M3的设备结构的剖面图。另外，与图12相同的结构部分采用同一符号并省略其详细说明。
在2级外延结构中，在第二N型外延硅层51B内部分别邻接形成有P型阱区域52A、52B和N型阱区域80A、80B。这四个阱区域被设于邻接区域的P型下分离层58及P型上分离层59相互分离。
另外，在P型阱区域52A内形成有N沟道的电荷转送用MOS晶体管M1，在P型阱区域52B内形成有N沟道的电荷转送用MOS晶体管M2。在N沟道的电荷转送用MOS晶体管M1的栅极施加反转电平移位电路S1的输出电压VS1，在N沟道的电荷转送用MOS晶体管M2的栅极施加反转电平移位电路S2的输出电压VS2。另外，N沟道的电荷转送用MOS晶体管M1的漏极层连接在P型阱区域52A上，N沟道的电荷转送用MOS晶体管M2的漏极层连接在P型阱区域52B上。
在N型阱区域80A内形成有P沟道的电荷转送用MOS晶体管M3，在N型阱区域80B内形成有P沟道的电荷转送用MOS晶体管M4。在P沟道的电荷转送用MOS晶体管M3的栅极施加非反转电平移位电路S3的输出电压VS3，在P沟道的电荷转送用MOS晶体管M4的栅极施加非反转电平移位电路S4的输出电压VS4。
另外，P沟道的电荷转送用MOS晶体管M3的漏极层连接在N型阱区域80A上，P沟道的电荷转送用MOS晶体管M4的漏极层连接在N型阱区域80B上。
P型单晶硅衬底50被偏置为接地电位或负电位，同时，N型外延硅层51B被偏置为电荷泵装置的输出电压Vout。
根据上述结构的电荷泵装置，由于可抑制电荷转送用MOS晶体管M1～M4的反向栅偏置效应，故可实现接通电阻降低且大电流的电荷泵装置。
由于将电荷转送用MOS晶体管M1～M4形成于N型外延硅层51B内，并由P型下分离层58及P型上分离层59分离，不形成寄生双极晶体管构成的半导体开关元件，故可提高抗闭锁超载现象的性能。
如上所述，根据本发明的电荷泵装置，由于利用BICMOS的分离结构使电荷转送用晶体管相互分离，故寄生双极晶体管被电气分断，因此，可防止闭锁超载现象的发生。由此，可实现高效率、大电流的电荷泵装置。
由于设置了将形成有电荷转送用晶体管的阱区域自单晶半导体衬底分离的埋入层，故可将电荷转送用晶体管、漏极层和阱区域电连接、可抑制反向栅偏置效应，实现大电流的电荷泵装置。

Claims (8)

1.一种半导体装置，其特征在于，包括：第一导电型单晶半导体衬底、在该单晶半导体衬底上成长的第二导电型的外延半导体层、在该外延半导体层内形成的第一导电型阱区域、在所述第一导电型阱区域的底部相接的第一导电型埋入层、与该第一导电型埋入层局部重叠而形成并将所述第一导电型阱区域自所述单晶半导体衬底电分离的第二导电型埋入层、在所述第一导电型阱区域内形成的MOS晶体管，
在所述第一导电型阱区域内形成有与该阱区域同导电型的扩散层，所述扩散层和所述MOS晶体管的漏极层相连接。
2.如权利要求1所述的半导体装置，其特征在于，在所述第一导电型阱区域内设有与该阱区域同导电型的阱电位设定用扩散层。
3.如权利要求1所述的半导体装置，其特征在于，所述第二导电型埋入层与所述第一导电型埋入层相比是高浓度的。
4.一种半导体装置，其特征在于，包括：第一导电型单晶半导体衬底、在该单晶半导体衬底上成长的第二导电型的外延半导体层、在该外延半导体层内形成的多个第一导电型阱区域、在所述多个第一导电型阱区域间形成的第一导电型分离层、在所述多个第一导电型阱区域的底部相接的第一导电型埋入层、与该埋入层局部重叠而形成并将所述第一导电型阱区域自所述单晶半导体衬底电分离的第二导电型埋入层，
在所述第一导电型阱区域内形成有与该阱区域同导电型的扩散层，所述扩散层和所述MOS晶体管的漏极层相连接，
在所述多个第一导电型阱区域内各自形成MOS晶体管，同时，所述MOS晶体管的漏极层和形成所述MOS晶体管的第一导电型阱区域电连接。
5.如权利要求4所述的半导体装置，其特征在于，所述第一导电型分离层具有自所述外延半导体层向下方扩散的上分离层和自所述单晶半导体衬底向上方扩散的下分离层，所述上分离层的下部和下分离层的上部在所述外延半导体层内重叠。
6.如权利要求4所述的半导体装置，其特征在于，所述第二导电型埋入层与所述第一导电型埋入层相比是高浓度的。
7.如权利要求4所述的半导体装置，其特征在于，在所述第一导电型阱区域内形成有与该第一导电阱区域同导电型的阱电位设定用扩散层。
8.如权利要求4所述的半导体装置，其特征在于，在所述第一导电型阱区域内形成有与该阱区域同导电型的扩散层，所述扩散层和所述MOS晶体管的漏极层相连接。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197791A (ja) * 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7598573B2 (en) * 2004-11-16 2009-10-06 Robert Paul Masleid Systems and methods for voltage distribution via multiple epitaxial layers
US7667288B2 (en) * 2004-11-16 2010-02-23 Masleid Robert P Systems and methods for voltage distribution via epitaxial layers
US7244975B2 (en) * 2005-07-05 2007-07-17 United Microelectronics Corp. High-voltage device structure
JP2007088334A (ja) * 2005-09-26 2007-04-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2007158188A (ja) * 2005-12-07 2007-06-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5261640B2 (ja) * 2005-12-09 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
JP2007165370A (ja) * 2005-12-09 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100734327B1 (ko) * 2006-07-18 2007-07-02 삼성전자주식회사 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법
US7838376B2 (en) * 2007-12-20 2010-11-23 Texas Instruments Incorporated Non-destructive inline epi pattern shift monitor using selective epi
JP2010153634A (ja) * 2008-12-25 2010-07-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010177318A (ja) * 2009-01-28 2010-08-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8222695B2 (en) * 2009-06-30 2012-07-17 Semiconductor Components Industries, Llc Process of forming an electronic device including an integrated circuit with transistors coupled to each other
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
CN102163568B (zh) * 2011-03-07 2012-10-10 北京大学 一种提取mos管沿沟道电荷分布的方法
JP5755939B2 (ja) * 2011-05-24 2015-07-29 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN102683186A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 抑制热载流子注入的方法及BiCMOS器件制造方法
JP2014170831A (ja) * 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
US9236449B2 (en) * 2013-07-11 2016-01-12 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
US9634562B1 (en) * 2016-06-09 2017-04-25 Stmicroelectronics International N.V. Voltage doubling circuit and charge pump applications for the voltage doubling circuit
US10333397B2 (en) 2017-07-18 2019-06-25 Stmicroelectronics International N.V. Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage
US10050524B1 (en) 2017-11-01 2018-08-14 Stmicroelectronics International N.V. Circuit for level shifting a clock signal using a voltage multiplier
JP7211010B2 (ja) * 2018-10-31 2023-01-24 セイコーエプソン株式会社 半導体集積回路、電子機器及び移動体
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US20200203333A1 (en) * 2018-12-21 2020-06-25 Texas Instruments Incorporated Vertical bipolar transistor for esd protection and method for fabricating
KR20210034918A (ko) 2019-09-23 2021-03-31 삼성전자주식회사 전하 펌프 회로 및 이를 포함하는 이미지 센서

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549214A (en) * 1983-11-07 1985-10-22 Rca Corporation Video signal DC restoration circuit
GB8420537D0 (en) * 1984-08-13 1984-09-19 Rca Corp Automatic kinescope biasing
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
JPS6248117A (ja) * 1985-08-27 1987-03-02 Mitsubishi Electric Corp チヨツパ型比較器
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US7102422B1 (en) * 1994-04-20 2006-09-05 Nippon Steel Corporation Semiconductor booster circuit having cascaded MOS transistors
JP3394133B2 (ja) * 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
JPH114575A (ja) * 1997-06-11 1999-01-06 Nec Corp 昇圧回路
JP3308505B2 (ja) * 1999-04-19 2002-07-29 セイコーインスツルメンツ株式会社 半導体装置
KR100350648B1 (ko) * 2000-01-17 2002-08-28 페어차일드코리아반도체 주식회사 모스 트랜지스터 및 그 제조 방법
DE10061589C1 (de) * 2000-12-11 2002-07-25 Infineon Technologies Ag Schaltungsanordnung mit Integriertem Verstärker
JP2003197793A (ja) * 2001-12-28 2003-07-11 Sanyo Electric Co Ltd チャージポンプ装置

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