KR20210034918A - 전하 펌프 회로 및 이를 포함하는 이미지 센서 - Google Patents

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Abstract

클락 신호를 수신하여 음전압의 출력 전압을 생성하는 전하 펌프 회로로서, 전하 펌프 회로는 제1 커패시터 및 제1 트랜지스터를 포함하고, 클락 신호를 이용하여 제1 노드 전압을 생성하는 제1 펌프 유닛, 및 제2 커패시터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 제1 노드 전압을 이용하여 출력 전압을 생성하는 제2 펌프 유닛을 포함하고, 클락 신호 및 제1 노드 전압 각각은 로우 레벨 전압 및 하이 레벨 전압 사이에서 토글링하고, 출력 전압의 크기는 클락 신호의 하이 레벨 전압의 크기보다 크고, 제2 트랜지스터의 바디 및 제3 트랜지스터의 바디는 전기적으로 절연된다.

Description

전하 펌프 회로 및 이를 포함하는 이미지 센서{Charge Pump Circuit And Image Sensor Comprising The Same}
본 발명의 기술적 사상은 전하 펌프 회로 및 상기 전하 펌프 회로를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 빛을 받아 들여 전기 신호를 생성하는 반도체 기반의 센서로서, 복수의 픽셀들을 갖는 픽셀 어레이와, 픽셀 어레이를 구동하기 위한 회로 등을 포함할 수 있다. 최근 이미지 센서의 성능에 대한 요구가 높아지면서, 이미지 센서의 암 전류 특성을 개선하기 위한 다양한 연구가 수행되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 고전압의 음전압을 출력할 수 있는 전하 펌프 회로를 제공할 수 있다.
상술한 과제를 해결하기 위한, 예시적인 실시 예에 따른 클락 신호를 수신하여 음전압의 출력 전압을 생성하는 전하 펌프 회로로서, 전하 펌프 회로는 제1 커패시터 및 제1 트랜지스터를 포함하고, 클락 신호를 이용하여 제1 노드 전압을 생성하는 제1 펌프 유닛, 및 제2 커패시터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 제1 노드 전압을 이용하여 출력 전압을 생성하는 제2 펌프 유닛을 포함하고, 클락 신호 및 제1 노드 전압 각각은 로우 레벨 전압 및 하이 레벨 전압 사이에서 토글링하고, 출력 전압의 크기는 클락 신호의 하이 레벨 전압의 크기보다 크고, 제2 트랜지스터의 바디 및 제3 트랜지스터의 바디는 전기적으로 절연될 수 있다.
예시적인 실시 예에 따른 클락 신호를 수신하여 음전압의 출력 전압을 생성하는 전하 펌프 회로로서, 전하 펌프 회로는, 제1 웰 및 제2 웰이 형성된 기판, 제1 커패시터 및 제1 웰에 형성되는 제1 트랜지스터를 포함하는 제1 펌프 유닛, 제2 커패시터 및 제2 웰에 형성되는 제2 트랜지스터를 포함하는 제2 펌프 유닛, 및 제1 웰 및 제2 웰을 전기적으로 절연하는 소자 분리막을 포함하고, 클락 신호는 일정한 주기로 로우 레벨 전압 및 하이 레벨 전압 사이에서 토글링하고, 출력 전압의 크기는 하이 레벨 전압의 크기보다 클 수 있다.
예시적인 실시 예에 따른 이미지 센서는, 제1 소자 분리막에 의해 정의되는 복수의 픽셀들을 포함하는 픽셀 어레이, 클락 신호를 수신하고 픽셀 어레이로 음전압의 출력 전압을 제공하는 전하 펌프 회로를 포함하고, 전하 펌프 회로는 제1 커패시터 및 제1 트랜지스터를 포함하고, 클락 신호를 이용하여 제1 노드 전압을 생성하는 제1 펌프 유닛, 및 제2 커패시터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 제1 노드 전압을 이용하여 출력 전압을 생성하는 제2 펌프 유닛을 포함하고, 제2 트랜지스터의 바디 및 제3 트랜지스터의 바디는 전기적으로 절연될 수 있다.
예시적 실시 예에 따른 전하 펌프 회로는 클락 신호를 수신하여 음전압의 출력 전압을 생성하는 전하 펌프 회로로서, 전하 펌프 회로는, 제1 웰, 제2 웰 및 제3 웰이 형성된 기판, 제1 커패시터 및 제1 웰에 형성되는 p형 트랜지스터를 포함하는 제1 펌프 유닛, 제2 커패시터, 제2 웰에 형성되는 p형 트랜지스터 및 제3 웰에 형성되는 n형 트랜지스터를 포함하는 제2 펌프 유닛, 및 제1 웰, 제2 웰 및 제3 웰 각각 사이에 형성되어, 제1 웰, 제2 웰 및 제3 웰 각각을 전기적으로 절연하는 소자 분리막을 포함하고, 클락 신호는 일정한 주기로 로우 레벨 전압 및 하이 레벨 전압 사이에서 토글링하고, 출력 전압의 크기는 하이 레벨 전압의 크기보다 클 수 있다.
본 발명의 기술적 사상에 따르면, 접합 항복을 방지할 수 있고 고 전압을 출력할 수 있는 전하 펌프 회로를 제공할 수 있다. 또한, 펌프 회로에 의해 형성된 고전압을 이미지 센서의 소자 분리막에 인가함으로써, 암 전류 특성을 개선시킬 수 있고 이미지 센서의 신뢰도를 향상시킬 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 포함하는 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 블록도이다.
도 3은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 회로도이다.
도 4는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로의 동작을 설명하기 위한 그래프이다.
도 5는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 단면도이다.
도 6a 내지 도 6c는 본 개시의 예시적인 실시 예에 따른 전하 펌프 장치를 설명하기 위한 단면도이다.
도 7은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 회로도이다.
도 8는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로의 동작을 설명하기 위한 그래프이다.
도 9는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 단면도이다.
도 10은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 블록도이다.
도 11은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 회로도이다.
도 12a 및 도 12b는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로를 설명하기 위한 단면도이다.
도 13은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 액티브 픽셀 센서 어레이를 설명하기 위한 평면도이다.
도 14a 내지 도 14c는 도 13의 절단선 X-X’를 따라 취한 단면도이다.
도 15a은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 액티브 픽셀 센서 어레이를 설명하기 위한 회로도이다.
도 15b는 도 15a의 액티브 픽셀 센서 어레이에 인가되는 제어 신호들을 설명하기 위한 도면이다.
도 1은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)를 포함하는 이미지 센서(1)를 설명하기 위한 블록도이다. 도 2는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)를 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 이미지 센서(1)는 전하 펌프 회로(10), 액티브 픽셀 센서 어레이(20), 행 디코더(30), 행 드라이버(40), 열 디코더(50), 타이밍 발생기(60), 상관 이중 샘플러(Correlated Double Sampler, CDS; 70), 아날로그 디지털 컨버터(Analog-Digital Converter, ADC; 80) 및 입출력 버퍼(90)를 포함할 수 있다.
액티브 픽셀 센서 어레이(20)는 2차원적으로 배열된 복수의 픽셀들(예를 들어, 도 13의 PX)을 포함할 수 있다. 액티브 픽셀 센서 어레이(20)는 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(20)는 행 드라이버(40)의 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 액티브 픽셀 센서 어레이(20)에 의해 변환된 전기적 신호는 CDS(70)에 제공될 수 있다.
행 드라이버(40)는 행 디코더(30)에서 디코딩된 결과에 따라 다수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(20)로 제공할 수 있다. 액티브 픽셀 센서 어레이(20)에 포함된 픽셀들이 매트릭스로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(60)는 행 디코더(30) 및 열 디코더(50)에 타이밍 신호 및 제어 신호를 제공할 수 있다. 예시적인 실시 예에 따르면, 타이밍 발생기(60)는 전하 펌프 회로(10)에 클록 신호(CLK)를 제공할 수 있다.
CDS(70)는 액티브 픽셀 센서 어레이(20)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. CDS(70)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
ADC(80)는 CDS(70)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다. 입출력 버퍼(90)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(50)에서의 디코딩 결과에 따라 순차적으로 디지털 신호를 출력할 수 있다.
전하 펌프 회로(10)는 클락 신호(CLK)를 수신하여 출력 전압(VOUT)을 생성할 수 있고, 출력 전압(VOUT)을 액티브 픽셀 센서 어레이(20)로 출력할 수 있다. 클락 신호(CLK)는 로우 레벨 전압(VL) 및 하이 레벨 전압(VH)이 각각 일정한 시간 동안 유지되고, 로우 레벨 전압(VL) 및 하이 레벨 전압(VH)이 번갈아 주기적으로 나타나는 신호일 수 있다. 즉, 클락 신호(CLK)는 일정한 주기로 로우 레벨 전압(VL) 및 하이 레벨 전압(VH) 사이에서 토글링할 수 있다. 예를 들어, 로우 레벨 전압(VL)은 그라운드 전압일 수 있고, 하이 레벨 전압(VH)은 전원 전압일 수 있다.
출력 전압(VOUT)은 음 전압일 수 있고, 일정한 크기를 가질 수 있다. 예시적인 실시 예에서, 출력 전압(VOUT)의 절대값의 크기는 하이 레벨 전압(VH)의 절대값의 크기보다 클 수 있고, 예를 들어, 출력 전압(VOUT)의 크기는 하이 레벨 전압(VH)의 크기의 2배보다 크거나 같을 수 있다. 예를 들어, 출력 전압(VOUT)의 절대값의 크기는 하이 레벨 전압(VH)의 절대값의 크기의 n배일 수 있고, 예를 들어, 전원 전압의 n배 일 수 있다.
전하 펌프 회로(10)는 제1 내지 제n 펌프 유닛(100_1~100_n)을 포함할 수 있다. 제1 내지 제n 펌프 유닛(100_1~100_n)은 서로 연이어 연결될 수 있고, 제1 내지 제n 펌프 유닛(100_1~100_n)은 순차적으로 점점 절대값이 증가되는 음전압을 생성할 수 있다. 이 때, n은 2이상의 자연수일 수 있다. 예시적인 실시 예에서, n은 3이상의 자연수일 수도 있다.
제1 펌프 유닛(100_1)은 클락 신호(CLK)와 동일한 주기를 갖고, 클락 신호(CLK)의 로우 레벨 전압(VL)보다 낮은 로우 레벨 전압 및 클락 신호(CLK)의 하이 레벨 전압(VH)보다 낮은 하이 레벨 전압 사이에서 토글링하는 제1 노드 전압(VN1)을 출력할 수 있다. 예를 들어, 제1 펌프 유닛(100_1)은 전원 전압과 동일한 크기의 음전압 및 그라운드 전압 사이에서 주기적으로 변하는 제1 노드 전압(VN1)을 출력할 수 있다.
제n 펌프 유닛(100_n)은 제n-1 노드 전압(VNn-1)을 수신하여, 제n-1 노드 전압(VNn-1)의 로우 레벨 전압 보다 절대값이 큰 음전압인 출력 전압(VOUT)을 출력할 수 있다. 이 때, 제n-1 노드 전압(VNn-1)은 클락 신호(CLK)와 동일한 주기를 갖고, 클락 신호(CLK)의 로우 레벨 전압(VL)보다 낮은 로우 레벨 전압 및 클락 신호(CLK)의 하이 레벨 전압(VH)보다 낮은 하이 레벨 전압 사이에서 변하는 전압일 수 있다. 예를 들어, 제n-1 노드 전압(VNn-1)은 전원 전압의 (n-2)배의 크기를 갖는 음전압 및 전원 전압의 (n-1)배의 크기를 갖는 음전압 사이에서 주기적으로 변할 수 있다.
예시적인 실시 예에서, 제1 펌프 유닛(100_1)은 커패시터 및 트랜지스터를 포함할 수 있고, 제n 펌프 유닛(100_n)은 커패시터 및 복수의 트랜지스터들을 포함할 수 있다. 예시적인 실시 예에서, 제1 펌프 유닛(100_1)의 트랜지스터가 형성되는 웰 및 제n 펌프 유닛(100_n)의 트랜지스터들이 형성되는 웰은 서로 전기적으로 절연될 수 있다. 예시적인 실시 예에서, 제n 펌프 유닛(100_n)에 포함되는 트랜지스터들이 형성되는 서로 다른 웰들은 서로 전기적으로 절연될 수 있다.
이미지 센서(1)의 암 전류를 감소시키기 위하여 출력 전압(VOUT)은 액티브 픽셀 센서 어레이(20)의 소자 분리막에 제공될 수 있다. 본 개시에 따른 전하 펌프 회로(10)는 제1 내지 제n 펌프 유닛(100_1~100_n)을 포함하고, 제1 내지 제n 펌프 유닛(100_1~100_n) 각각은 순차적으로 절대값이 점점 커지는 음전압을 생성할 수 있다. 따라서, 본 개시에 따른 이미지 센서(1)는 액티브 픽셀 센서 어레이(20)의 소자 분리막에 고전압을 인가할 수 있고 암전류 특성이 개선될 수 있다. 도 14a 내지 도 14c 등에 대한 설명에서 출력 전압(VOUT)이 액티브 픽셀 센서 어레이(20)의 소자 분리막에 제공되는 실시 예에 대해 후술하겠다.
출력 전압(VOUT)은 액티브 픽셀 센서 어레이(20)의 복수의 픽셀들 각각의 전송 트랜지스터의 게이트에 제공될 수도 있다. 본 개시에 따른 이미지 센서(1)는 고전압의 음전압을 전송 트랜지스터의 게이트에 제공함으로써, 전송 트랜지스터의 게이트의 포텐셜을 높일 수 있고, 복수의 픽셀들 각각의 광전 변환 소자의 풀-웰 커패시턴스(Full Well Capacitance: FWC)를 증가시킬 수 있다. 또는 출력 전압(VOUT)은 액티브 픽셀 센서 어레이(20)의 복수의 픽셀들 각각의 리셋 트랜지스터의 게이트에 제공될 수도 있다. 본 개시에 따른 이미지 센서(1)는 고전압의 음전압을 리셋 트랜지스터의 게이트에 제공함으로써, 리셋 트랜지스터의 게이트의 포텐셜을 높일 수 있고, 복수의 픽셀들 각각의 플로팅 디퓨전 영역의 풀-웰 커패시턴스를 증가시킬 수 있다. 도 15 등에 대한 설명에서 출력 전압(VOUT)이 액티브 픽셀 센서 어레이(20)의 픽셀들(PX)에 제공되는 실시 예에 대해 후술하겠다.
도 3은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)를 설명하기 위한 회로도이다. 도 4는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)의 동작을 설명하기 위한 그래프이다.
도 3을 참조하면, 전하 펌프 회로(10)는 인버터(INV), 제1 내지 제n 펌프 유닛(100_1~100_n)을 포함할 수 있다. n은 2 이상의 자연수 일 수 있다. 제1 내지 제n 펌프 유닛(100_1~100_n) 각각은 전하를 축적하는 커패시터 및 트랜지스터를 포함할 수 있다.
인버터(INV)는 클락 신호(CLK)를 반전시켜 클락 반전 신호(CLKb)를 출력할 수 있다. 인버터(INV)에는 동작 전압으로서 그라운드 전압(GND) 및 전원 전압(VDD)이 인가될 수 있다. 도 3에서는 전하 펌프 회로(10)가 인버터(INV)를 포함하는 것으로 도시하였으나, 본 개시에 따른 전하 펌프 회로(10)는 인버터(INV)를 포함하지 않을 수도 있다. 클락 신호(CLK)는 그라운드 전압(GND) 및 전원 전압(VDD) 사이에서 주기적으로 변하는 신호일 수 있다.
제1 펌프 유닛(100_1)은 제1 커패시터(C1) 및 제1 P형 트랜지스터(PT1)를 포함할 수 있다. 제1 커패시터(C1)의 제1 단은 인버터(INV)에 연결될 수 있고, 제2 단은 제1 노드(N1)에 연결될 수 있다.
제1 P형 트랜지스터(PT1)의 드레인은 제1 노드(N1)에 연결될 수 있고, 제1 P형 트랜지스터(PT1)의 소스에는 제1 소스 전압(VS1)이 인가될 수 있다. 예를 들어, 제1 소스 전압(VS1)은 그라운드 전압(GND)일 수 있다.
제1 P형 트랜지스터(PT1)의 바디에는 제1 바디 전압(VB1)이 인가될 수 있다. 예를 들어, 제1 바디 전압(VB1)은 전원 전압(VDD)일 수 있다. 제1 P형 트랜지스터(PT1)의 게이트에는 스위치 신호(SW11)가 제어 신호로서 제공될 수 있다.
제n 펌프 유닛(100_n)은 제n 커패시터(Cn), 제n P형 트랜지스터(PTn) 및 N형 트랜지스터(NTn)를 포함할 수 있다. 제n 커패시터(Cn)의 제1 단은 제N-1 노드(Nn-1)에 연결될 수 있고, 제n 커패시터(Cn)의 제2 단은 제n 노드(Nn)에 연결될 수 있다. 예를 들어, n이 2인 경우에는, 제n 커패시터(Cn)의 제1 단은 제1 노드(N1)에 연결될 수 있다.
제n P형 트랜지스터(PTn)의 드레인은 제n 노드(Nn)에 연결될 수 있고, 제n P형 트랜지스터(PTn)의 소스에는 제n 소스 전압(VSn)이 인가될 수 있다. 예를 들어, 제n 소스 전압(VSn)은 전원 전압(VDD)의 절대값의 (n-1)배의 크기를 갖는 음전압일 수 있다.
제n P형 트랜지스터(PTn)의 바디에는 제n 바디 전압(VBn)이 인가될 수 있다. 예를 들어, 제n 바디 전압(VBn)은 전원 전압(VDD)의 절대값의 (n-2)배의 크기를 갖는 음전압일 수 있다. 제n P형 트랜지스터(PTn)의 게이트에는 스위치 신호(SWn1)가 제어 신호로서 제공될 수 있다.
N형 트랜지스터(NTn)의 드레인은 제n 노드(Nn)에 연결될 수 있고, N형 트랜지스터(NTn)의 바디는 제n 노드(Nn)에 연결될 수 있다. N형 트랜지스터(NTn)의 게이트에는 스위치 신호(SWn2)가 제어 신호로서 제공될 수 있다. N형 트랜지스터(NTn)는 출력단(OP)과 연결될 수 있고, 스위치 신호(SWn2)에 응답하여 출력 전압(VOUT)을 출력할 수 있다.
도 3 및 도 4를 참조하면, 클락 반전 신호(CLKb)는 전원 전압(VDD) 및 그라운드 전압(GND) 사이에서 주기적으로 변하는 신호일 수 있다. 예를 들어, 클락 반전 신호(CLKb)는 기준 시각(t0)으로부터 제1 시각(t1)까지, 제2 시각(t2)으로부터 제3 시각(t3)까지 및 제4 시각(t4)으로부터 제5 시각(t5)까지 전원 전압(VDD)을 유지할 수 있다. 클락 반전 신호(CLKb)는 제1 시각(t1)으로부터 제2 시각(t2)까지 및 제3 시각(t3)으로부터 제4 시각(t4)까지 그라운드 전압(GND)을 유지할 수 있다.
여기서 제1 내지 제5 시각(t1, t2, t3, t4, t5)은 기준 시각(t0) 이후 순차로 도래하는 시각일 수 있다. 시계열상 인접한 시각들 사이의 차이는 일정할 수 있으나, 이에 제한되지 않는다. 예를 들어, 클락 반전 신호(CLKb)가 전원 전압(VDD)을 유지하는 기준 시각(t0)과 제1 시각(t1) 사이의 시간차가, 클락 반전 신호(CLKb)가 그라운드 전압(GND)을 유지하는 제1 시각(t1)과 제2 시각(t2) 사이의 시간차보다 더 크거나, 더 작은 것도 가능하다.
예시적인 실시 예에 따르면, 클락 반전 신호(CLKb)가 전원 전압(VDD)일 때, 제1 P형 트랜지스터(PT1)를 제어하는 스위치 신호(SW11)는 전원 전압(VDD)과 크기가 동일한 제1 음전압(-VDD)일 수 있다. 제1 P형 트랜지스터(PT1)는 스위치 신호(SW11)에 응답하여, 온(on)-될 수 있고, 제1 노드(N1)의 제1 노드 전압(VN1)이 제1 소스 전압(VS1)인 그라운드 전압(GND)과 실질적으로 동일해질 수 있다. 이에 따라, 제1 커패시터(C1)의 제1 단자와 제2 단자 사이의 전위차는 전원 전압(VDD)과 실질적으로 동일할 수 있다.
예시적인 실시 예에 따르면, 클락 반전 신호(CLKb)가 그라운드 전압(GND)일 때, 제1 P형 트랜지스터(PT1)를 제어하는 스위치 신호(SW11)는 그라운드 전압(GND)일 수 있다. 제1 P형 트랜지스터(PT1)는 스위치 신호(SW11)에 응답하여, 오프(off)-될 수 있다. 제1 커패시터(C1)의 양단의 전압은 연속적으로 변하므로, 제1 커패시터(C1)의 제1 단자와 제2 단자 사이의 전위차는 전원 전압(VDD)을 유지할 수 있다. 이에 따라, 제1 노드 전압(VN1)은 전원 전압(VDD)과 크기가 동일한 제1 음전압(-VDD)일 수 있다.
따라서, 제1 펌프 유닛(100_1)은 전원 전압(VDD) 및 그라운드 전압(GND) 사이에서 주기적으로 변하는 클락 반전 신호(CLKb)를 수신하여, 그라운드 전압(GND) 및 제1 음전압(-VDD) 사이에서 주기적으로 변하는 제1 노드 전압(VN1)을 출력할 수 있다. 예를 들어, 제1 내지 제n 펌프 유닛(100_1~100_n) 각각은 수신된 전압보다 전원 전압(VDD)의 크기만큼 감소된 전압을 출력할 수 있다. 제n-1 노드(Nn-1)의 제n-1 노드 전압(VNn-1)은 전원 전압(VDD)의 (n-2)배의 크기를 갖는 제(n-2) 음전압(-(n-2)?VDD) 및 전원 전압(VDD)의 (n-1)배의 크기를 갖는 제(n-1) 음전압(-(n-1)?VDD) 사이에서 주기적으로 변하는 전압일 수 있다. 다만, n이 2일 때는, 제(n-2) 음전압(-(n-2)?VDD)은 음전압이 아닌 그라운드 전압(GND)일 수 있고, n이 3이상일 때, 제(n-2) 음전압(-(n-2)?VDD)은 음전압일 수 있다.
예시적인 실시 예에 따르면, 클락 반전 신호(CLKb)가 전원 전압(VDD)일 때, 제n P형 트랜지스터(PTn)를 제어하는 스위치 신호(SWn1)는 전원 전압(VDD)의 (n-1)배의 크기를 갖는 제(n-1) 음전압(-(n-1)?VDD)일 수 있다. 제n P형 트랜지스터(PTn)는 스위치 신호(SWn1)에 응답하여 온-될 수 있고, 제n 노드(Nn)의 제n 노드 전압(VNn)이 제n 소스 전압(VSn)인 제(n-1) 음전압(-(n-1)?VDD)과 실질적으로 동일해질 수 있다. 이에 따라, 제1 커패시터(C1)의 제1 단자와 제2 단자 사이의 전위차는 전원 전압(VDD)과 실질적으로 동일할 수 있다.
N형 트랜지스터(NT)를 제어하는 스위치 신호(SWn2)는 제n P형 트랜지스터(PTn)를 제어하는 스위치 신호(SWn1)와 실질적으로 동일할 수 있다. 따라서, 클락 반전 신호(CLKb)가 전원 전압(VDD)일 때, N형 트랜지스터(NT)를 제어하는 스위치 신호(SWn2)는 제(n-1) 음전압(-(n-1)?VDD)일 수 있고, N형 트랜지스터(NT)는 오프-될 수 있다. 제n 노드(Nn)와 출력단(OP)이 연결되지 않을 수 있다.
예시적인 실시 예에 따르면, 클락 반전 신호(CLKb)가 그라운드 전압(GND)일 때, 제n P형 트랜지스터(PTn)를 제어하는 스위치 신호(SWn1)는 전원 전압(VDD)의 n배의 크기를 갖는 제n 음전압(-n?VDD)일 수 있다. 제n P형 트랜지스터(PTn)는 스위치 신호(SWn1)에 응답하여 오프-될 수 있다. 제n 커패시터(Cn)의 양단의 전압은 연속적으로 변하므로, 제n 커패시터(Cn)의 제1 단자와 제2 단자 사이의 전위차는 전원 전압(VDD)을 유지할 수 있다. 이에 따라, 제n 노드 전압(VNn)은 제n 음전압(-n?VDD)일 수 있다.
클락 반전 신호(CLKb)가 그라운드 전압(GND)일 때, N형 트랜지스터(NT)를 제어하는 스위치 신호(SWn2)는 제n 음전압(-n?VDD)일 수 있다. N형 트랜지스터(NT)는 온-될 수 있고, 제n 노드 전압(VNn)이 출력 전압(VOUT)으로서, 제n 펌프 유닛(100_n)의 출력단(OP)으로부터 출력될 수 있다.
도 3에 도시된 전하 펌프 회로(10)의 구성은 예시적인 것이며, 본 개시에 따른 전하 펌프 회로(10)는 이에 한정되지 않으며, 전하를 축적하여 고전압을 출력하는 전하 펌프 회로(10)는 다양하게 구현될 수 있다. 또한, 도 3에서는 제1 내지 제n 펌프 유닛(100_1~100_n)이 클락 반전 신호(CLKb)를 이용하여 출력 전압(VOUT)을 생성하는 회로만을 설명하였으나, 본 개시에 따른 전하 펌프 회로(10)는 설명된 회로에 한정되지 않는다. 예를 들어, 전하 펌프 회로(10)는 출력단(OP)에 연결되고, 클락 반전 신호(CLKb)가 전원 전압(VDD)일 때 클락 반전 신호(CLKb)가 재반전된 신호를 이용하여 제n 음전압(-n?VDD)의 출력 전압(VOUT)을 생성하는 상보적 회로를 더 포함할 수도 있다. 상보적 회로에 대해서는 도 7 등에서 후술하겠다.
본 개시에 따른 전하 펌프 회로(10)는 제1 내지 제n 펌프 유닛(100_1~100_n) 각각이 서로 전기적으로 절연되도록 형성됨으로써, 전하 펌프 회로(10)에 포함되는 펌프 유닛의 수가 증가될 수 있다. 따라서, 펌프 유닛의 수에 비례하여 출력 전압(VOUT)의 크기가 증가하므로, 전하 펌프 회로(10)는 고전압의 음전압을 생성할 수 있다.
도 5는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)를 설명하기 위한 단면도이다. 도 5는 도 4에 도시된 전하 펌프 회로(10)에서 인버터(INV)를 제외하고 도시한 도면이다.
도 5를 참조하면, 전하 펌프 회로는 기판(SUB), 기판(SUB) 내에 형성된 에피층(P-EPI) 및 에피층(P-EPI) 내에 형성된 웰들(NW1, NW2, PW)을 포함할 수 있다. 웰들(NW, PW)은 N형 불순물로 도핑된 N웰 및 P형 불순물로 도핑된 P웰을 포함할 수 있다. 예를 들어, 제1 웰(NW1) 및 제2 웰(NW2)은 N웰일 수 있고, 제3 웰(PW)은 P웰일 수 있다.
예시적인 실시 예에 따르면, 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 중 어느 하나일 수 있으나 이에 제한되지 않는다. 예시적인 실시 예에 따르면, 기판(SUB)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
예시적인 실시 예에 따르면, 기판(SUB)은 도핑된 반도체 층일 수 있다. 예시적인 실시 예에 따르면, 기판(SUB)은 P형 불순물에 의해 도핑될 수 있으나 이에 제한되지 않는다.
기판(SUB)은 서로 대향되는 제1 면(100f)과 제2 면(100b)을 포함할 수 있다. 기판(SUB)의 제1 면(100f)은 기판(SUB)의 전면일 수 있고, 기판(SUB)의 제2 면(100b)은 기판(SUB)의 후면일 수 있다.
예시적인 실시 예에 따르면, 에피층(P-EPI)은 선택적 에피택시얼 성장에 의해 형성된 반도체 물질 층일 수 있다. 예시적인 실시 예에 따르면, 에피층(P-EPI)은 P형 불순물에 의해 도핑될 수 있고, 에피층(P-EPI)은 기판(SUB)보다 더 높은 농도로 도핑될 수 있으나 이에 제한되는 것은 아니다. 예시적인 실시 예에서, 에피층(P-EPI)은 생략될 수 있다. 이에 따라, 웰들(NW1, NW2, PW)은 기판(SUB) 내에 형성될 수도 있고, 기판(SUB)은 고농도의 P형 불순물에 의해 도핑될 수도 있다.
제1 웰(NW1) 내에는 제1 P형 트랜지스터(PT1)가 형성될 수 있다. 제1 웰(NW1) 내에 형성된 제1 P형 영역(103), 제2 P형 영역(105), N형 영역(101), 및 제1 웰(NW1) 상에 형성된 게이트 절연층(107) 및 게이트 전극(109)은 제1 P형 트랜지스터(PT1)를 구성할 수 있다. 게이트 절연층(107)은 제1 웰(NW1)과 게이트 전극(109) 사이에 형성될 수 있다.
제1 웰(NW1) 내에 형성된 제1 P형 영역(103) 및 제2 P형 영역(105)은 제1 P형 트랜지스터(PT1)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다. 예를 들어, 제1 P형 영역(103)에는 제1 소스 전압(VS1)이 인가될 수 있고, 제2 P형 영역(105)은 제1 노드(N1)와 연결되어 제1 노드 전압(VN1)이 인가될 수 있다. 게이트 전극(109)에는 스위치 신호(SW11)가 인가될 수 있다.
제1 웰(NW1) 내에 형성된 N형 영역(101)은 제1 P형 트랜지스터(PT1)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예를 들어, N형 영역(101)을 통해 제1 웰(NW1)에 제1 바디 전압(VB1)이 인가될 수 있다.
제2 웰(NW2) 내에는 제n P형 트랜지스터(PTn)가 형성될 수 있다. 제2 웰(NW2) 내에 형성된 제1 P형 영역(103n), 제2 P형 영역(105n), N형 영역(101n), 및 제2 웰(NW2) 상에 형성된 게이트 절연층(107n) 및 게이트 전극(109n)은 제n P형 트랜지스터(PTn)를 구성할 수 있다. 게이트 절연층(107n)은 제2 웰(NW2)과 게이트 전극(109n) 사이에 형성될 수 있다.
제2 웰(NW2) 내에 형성된 제1 P형 영역(103n) 및 제2 P형 영역(105n)은 제n P형 트랜지스터(PTn)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다. 예를 들어, 제1 P형 영역(103n)에는 제n 소스 전압(VSn)이 인가될 수 있고, 제2 P형 영역(105n)은 제n 노드(Nn)와 연결되어 제n 노드 전압(VNn)이 인가될 수 있다. 게이트 전극(109n)에는 스위치 신호(SWn1)가 인가될 수 있다.
제2 웰(NW2) 내에 형성된 N형 영역(101n)은 제n P형 트랜지스터(PTn)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예를 들어, N형 영역(101n)을 통해 제2 웰(NW2)에 제n 바디 전압(VBn)이 인가될 수 있다.
제3 웰(PW) 내에는 N형 트랜지스터(NT)가 형성될 수 있다. 제3 웰(PW) 내에 형성된 제1 N형 영역(113n), 제2 N형 영역(115n), P형 영역(111n), 및 제3 웰(PW) 상에 형성된 게이트 절연층(117n) 및 게이트 전극(119n)은 N형 트랜지스터(NT)를 구성할 수 있다. 게이트 절연층(117n)은 제3 웰(PW)과 게이트 전극(119n) 사이에 형성될 수 있다.
제3 웰(PW) 내에 형성된 제1 N형 영역(113n) 및 제2 N형 영역(115n)은 N형 트랜지스터(NT)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다. 제1 N형 영역(113n)은 제n 노드(Nn)와 연결될 수 있고, 제1 N형 영역(113n)에 제n 노드 전압(VNn)이 인가될 수 있다. 제2 N형 영역(115n)은 출력단(OP)에 연결될 수 있다. 게이트 전극(119n)에는 스위치 신호(SWn2)가 인가될 수 있다.
제3 웰(PW) 내에 형성된 P형 영역(111n)은 N형 트랜지스터(NT)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예를 들어, P형 영역(111n)을 통해 제3 웰(PW)이 제n 노드(Nn)와 연결될 수 있고, 제3 웰(PW)에 제n 노드 전압(VNn)이 인가될 수 있다.
예시적인 실시 예에 따르면, P형 영역들(103, 105, 103n, 105n, 111n)은 P형 불순물에 의해 고농도로 도핑된 영역일 수 있고, N형 영역들(101, 101n, 111n)은 N 형 불순물에 의해 고농도로 도핑된 영역일 수 있다.
예시적인 실시 예에 따르면, 제1 내지 제n 커패시터(C1~Cn) BEOL(back end of line) 및/또는 FEOL(front end of line) 공정에서 형성된 배선 층들과 동일 레벨에 형성될 수 있다. 예시적인 실시 예에 따르면, 제1 내지 제n 커패시터(C1~Cn)는 BEOL(back end of line) 및/또는 FEOL(front-end-of-line) 공정에 의해 형성될 수 있다.
서로 다른 전압이 인가되는 제1 웰(NW1), 제2 웰(NW2) 및 제3 웰(PW) 각각 사이에는 소자 분리막(120)이 형성될 수 있다. 소자 분리막(120)은 제1 웰(NW1), 제2 웰(NW2) 및 제3 웰(PW) 각각을 둘러싸도록 형성될 수 있다. 예시적인 실시 예에서, 소자 분리막(120)은 절연 물질을 포함할 수 있다. 예를 들어, 실리콘 산화물을 포함할 수 있으나 이에 한정되지 않고, 소자 분리막(120)을 구성하는 절연 물질은 다양하게 변형할 수 있다.
예시적인 실시 예에서, 소자 분리막(120)은 기판(SUB)의 제1 면(100f)으로부터 기판(SUB)의 제2 면(100b)까지 연장될 수 있다. 예시적인 실시 예에서, 소자 분리막(120)은 기판(SUB)의 제1 면(100f)으로부터 멀어지고, 기판(SUB)의 제2 면(100b)으로부터 가까워질수록 단면의 폭이 좁아질 수 있다. 예를 들어, 소자 분리막(120)은 제1 면(100f)과 접하는 면의 제1 폭(FW)이, 제2 면(100b)과 접하는 면의 제2 폭(BW)보다 넓을 수 있다. 예시적인 실시 예에서, 소자 분리막(120)은 기판(SUB)의 제1 면(100f)으로부터 기판(SUB)의 일부가 수직 방향으로 식각된 후 절연 물질이 채워짐으로써 형성될 수 있다.
본 개시에 따른 전하 펌프 회로는, 바디에 서로 다른 전압이 각각 인가되는 복수의 트랜지스터들이 각각 서로 다른 웰에 형성되고, 서로 다른 웰들은 소자 분리막(120)으로 분리될 수 있다. 소자 분리막(120)은 서로 다른 웰에 인가되는 전압 차이에 의해 발생할 수 있는 접합 항복(junction breakdown)을 방지할 수 있다. 예를 들어, 제2 웰(NW2) 및 제3 웰(PW)에 각각 인가되는 제n 바디 전압(VBn) 및 제n 노드 전압(VNn)의 차이에 의해 발생할 수 있는 제2 웰(NW2) 및 제3 웰(PW) 사이의 접합 항복이 방지될 수 있다. 따라서, 전하 펌프 회로에 포함된 연속적으로 연결되는 펌프 유닛의 수가 증가될 수 있고 전하 펌프 회로는 고전압의 음전압을 생성할 수 있다.
도 6a 내지 도 6c는 본 개시의 예시적인 실시 예에 따른 전하 펌프 장치(10)를 설명하기 위한 단면도이다. 도 6a 내지 도 6c는 도 4에 도시된 전하 펌프 장치(10)에서 인버터(INV)를 제외하고 도시한 도면이다. 도 6a 내지 도 6c에 대한 설명에서는 도 5에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 6a을 참조하면, 제1 웰(NW1), 제2 웰(NW2) 및 제3 웰(PW) 각각 사이에는 소자 분리막(120B)이 형성될 수 있다. 소자 분리막(120B)은 제1 웰(NW1), 제2 웰(NW2) 및 제3 웰(PW) 각각을 둘러싸도록 형성될 수 있다. 예시적인 실시 예에서, 소자 분리막(120B)은 절연 물질을 포함할 수 있다.
예시적인 실시 예에서, 소자 분리막(120B)은 기판(SUB)의 제1 면(100f)으로부터 멀어지고, 기판(SUB)의 제2 면(100b)으로부터 가까워질수록 단면의 폭이 넓어질 수 있다. 예를 들어, 소자 분리막(120B)은 제1 면(100f)과 접하는 면의 제1 폭(FWB)이, 제2 면(100b)과 접하는 면의 제2 폭(BWB)보다 좁을 수 있다. 예시적인 실시 예에서, 소자 분리막(120B)은 기판(SUB)의 제2 면(100B)으로부터 기판(SUB)의 일부가 수직방향으로 식각된 후 절연 물질이 채워짐으로써 형성될 수 있다.
도 6b를 참조하면, 제1 웰(NW1), 제2 웰(NW2) 및 제3 웰(PW) 각각 사이에는 소자 분리막(120R)이 형성될 수 있다. 소자 분리막(120R)은 제1 웰(NW1), 제2 웰(NW2) 및 제3 웰(PW) 각각을 둘러싸도록 형성될 수 있다. 예시적인 실시 예에서, 소자 분리막(120R)은 절연 물질을 포함할 수 있다.
예시적인 실시 예에서, 소자 분리막(120R)은 기판(SUB)의 제1 면(100f) 및 제2 면(100b)으로부터 중심으로 갈수록 단면의 폭이 좁아질 수 있다. 예를 들어, 소자 분리막(120R)은 제1 면(100f)과 접하는 면의 제1 폭(FWF)이 소자 분리막(120R)의 중심 단면의 제3 폭(MW)보다 넓을 수 있고, 제2 면(100b)과 접하는 면의 제2 폭(BWF)이 제3 폭(MW)보다 넓을 수 있다. 예시적인 실시 예에서, 소자 분리막(120R)은 기판(SUB)의 제1 면(100f)으로부터 기판(SUB)의 일부가 수직방향으로 식각되고 다시 제2 면(100b)으로부터 기판(SUB)의 일부가 수직방향으로 식각된 후, 절연 물질이 채워짐으로써 형성될 수 있다. 또는, 예시적인 실시 예에서, 소자 분리막(120R)은 기판(SUB)의 제2 면(100b)으로부터 기판(SUB)의 일부가 수직방향으로 식각되고, 다시 제1 면(100f)으로부터 기판(SUB)의 일부가 수직방향으로 식각된 후, 절연 물질이 채워짐으로써 형성될 수 있다.
도 6c를 참조하면, 기판(N_SUB)은 N형 불순물로 도핑될 수도 있다. 예시적인 실시 예에서, 에피층(P-EPI)은 생략될 수도 있다. 이에 따라, 웰들(NW1, NW2, PW)은 기판(N_SUB) 내에 형성될 수도 있다.
도 7은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)를 설명하기 위한 회로도이다. 도 8는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)의 동작을 설명하기 위한 그래프이다. 도 7 및 도 8에 대한 설명에서는 도 3 및 도 4에서와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 7을 참조하면, 전하 펌프 회로의 제n 펌프 유닛(100_n')은 제n 커패시터(Cn), 제n P형 트랜지스터(PTn) 및 N형 트랜지스터(NT')를 포함할 수 있고, 추가로 커패시터(Cnb), P형 트랜지스터인 제1 트랜지스터(PTnb), 및 N형 트랜지스터인 제2 내지 제4 트랜지스터(NTb, NTnab, NTna)을 더 포함할 수 있다.
N형 트랜지스터(NT')의 드레인은 제n 노드(Nn)에 연결될 수 있고, N형 트랜지스터(NT')의 바디는 제4 트랜지스터(NTna)를 통해 제n 노드(Nn)에 연결될 수 있다. 예를 들어, N형 트랜지스터(NT')의 바디는 제2 바디 노드(NB2n)에 연결될 수 있고, 제4 트랜지스터(NTna)의 제1 전극은 제n 노드(Nn)에 연결될 수 있고, 제2 전극은 제2 바디 노드(NB2n)에 연결될 수 있다. 제4 트랜지스터(NTna)의 게이트에는 N형 트랜지스터(NTn)의 게이트에 입력되는 스위치 신호(SWn2)가 제어 신호로서 제공될 수 있고, 제4 트랜지스터(NTna)는 스위치 신호(SWn2)에 응답하여 제n 노드(Nn)와 제2 바디 노드(NB2n)를 전기적으로 연결할 수 있다.
도 7의 제n 펌프 유닛(100_n')은 도 3의 제n 펌프 유닛(100_n)과 비교하여 상보적 회로를 더 포함할 수 있다. 상보적 회로는 커패시터(Cnb), 제1 트랜지스터(PTnb), 제2 트랜지스터(NTb) 및 제3 트랜지스터(NTnab)를 포함할 수 있다.
상보적 회로의 커패시터(Cnb)의 일단은 제n-1 노드 전압(VNn-1)의 상보적 전압(VNn-1b)이 입력될 수 있다. 상보적 회로의 커패시터(Cnb)의 다른 일단은 서브 노드(Nnb)에 연결될 수 있다. 예시적인 실시 예에서, N형 트랜지스터(NT')의 게이트 및 제4 트랜지스터(NTna)의 게이트는 서브 노드(Nnb)에 연결될 수 있다. 따라서, N형 트랜지스터(NT')의 게이트에 인가되는 스위치 신호(SWn2)는 서브 노드(Nnb)의 서브 노드 전압(VNnb)일 수 있다.
상보적 회로의 제1 트랜지스터(PTnb)는 드레인은 서브 노드(Nnb)에 연결될 수 있고, 소스에는 제n 소스 전압(VSn)이 인가될 수 있다. 예를 들어, 제n 소스 전압(VSn)은 전원 전압(VDD)의 절대값의 (n-1)배의 크기를 갖는 음전압일 수 있다.
상보적 회로의 제1 트랜지스터(PTnb)의 바디에는 제n 바디 전압(VBn)이 인가될 수 있다. 예를 들어, 제n 바디 전압(VBn)은 전원 전압(VDD)의 절대값의 (n-2)배의 크기를 갖는 음전압일 수 있다. 즉, 상보적 회로의 제1 트랜지스터(PTnb)의 바디와 제n P형 트랜지스터(PTn)의 바디에는 동일한 전압이 인가될 수 있고, 예시적인 실시 예에서, 상보적 회로의 제1 트랜지스터(PTnb)의 바디와 제n P형 트랜지스터(PTn)의 바디는 제1 바디 노드(NB1n)에 연결될 수 있다.
상보적 회로의 제1 트랜지스터(PTnb)의 게이트에는 스위치 신호(SWn1b)가 제어 신호로서 제공될 수 있다. 상보적 회로의 제1 트랜지스터(PTnb)의 게이트에 인가되는 스위치 신호(SWn1b)는 제n P형 트랜지스터(PTn)의 게이트에 인가되는 스위치 신호(SWn1)와 서로 상보적일 수 있다.
상보적 회로의 제2 트랜지스터(NTb)의 소스는 출력단(OP)과 연결될 수 있고, 스위치 신호(SWn2b)에 응답하여 출력 전압(VOUT)을 출력할 수 있다. 제2 트랜지스터(NTb)의 게이트는 제n 노드(Nn)에 연결될 수 있고, 제2 트랜지스터(NTb)의 게이트에 입력되는 스위치 신호(SWn2b)는 제n 노드 전압(VNn)일 수 있다.
제2 트랜지스터(NTb)의 드레인은 서브 노드(Nnb)에 연결될 수 있고, 제2 트랜지스터(NTb)의 바디는 제3 트랜지스터(NTnab)를 통해 서브 노드(Nnb)에 연결될 수 있다.
예를 들어, 제3 트랜지스터(NTnab)의 바디는 제2 바디 노드(NB2n)에 연결될 수 있고, 제3 트랜지스터(NTnab)의 제1 전극은 서브 노드(Nnb)에 연결되고, 제2 전극은 제2 바디 노드(NB2n)에 연결될 수 있다. 제3 트랜지스터(NTnab)의 게이트에는 스위치 신호(SWn2b)가 제어 신호로서 제공될 수 있고, 스위치 신호(SWn2b)에 응답하여, 서브 노드(Nnb)와 제2 바디 노드(NB2n)를 전기적으로 연결할 수 있다.
도 7 및 도 8을 참조하면, 제n-1 노드 전압(VNn-1)의 상보적 전압(VNn-1b)은 전원 전압(VDD)의 (n-2)배의 크기를 갖는 제(n-2) 음전압(-(n-2)?VDD) 및 전원 전압(VDD)의 (n-1)배의 크기를 갖는 제(n-1) 음전압(-(n-1)?VDD) 사이에서 주기적으로 변하는 전압일 수 있다.
상보적 회로의 제1 트랜지스터(PTnb)의 게이트에 입력되는 스위치 신호(SWn1b) 및 제2 트랜지스터(NTb)의 게이트에 입력되는 스위치 신호(SWn2b)는 제n 노드 전압(VNn)과 동일할 수 있다. 스위치 신호들(SWn1b, SWn2b)은 N형 트랜지스터(NT')를 제어하는 스위치 신호(SWn2) 및 제n P형 트랜지스터(PTn)를 제어하는 스위치 신호(SWn1)와 상보적일 수 있다.
서브 노드(Nnb)의 서브 노드 전압(VNnb)은 N형 트랜지스터(NT')를 제어하는 스위치 신호(SWn2) 및 제n P형 트랜지스터(PTn)를 제어하는 스위치 신호(SWn1)와 동일할 수 있다. 상보적 회로의 커패시터(Cnb)가 제n-1 노드 전압(VNn-1)의 상보적 전압(VNn-1b)을 수신하고, 제n P형 트랜지스터(PTn)의 스위치 신호(SWn1)와 상보적인 스위치 신호(SWn1b)에 의해 상보적 회로의 제1 트랜지스터(PTnb)가 제어되므로, 서브 노드(Nnb)의 서브 노드 전압(VNnb)은 제n 노드 전압(VNn)과 상보적일 수 있다.
예시적인 실시 예에 따르면, 클락 반전 신호(CLKb)가 전원 전압(VDD)일 때, 제2 트랜지스터(NTb)의 게이트에 입력되는 스위치 신호(SWn2b)는 제n 음전압(-n?VDD)일 수 있고, 제2 트랜지스터(NTb)는 온-될 수 있다. 제n 노드(Nn)와 출력단(OP)이 연결되고, 서브 노드 전압(VNnb)이 출력 전압(VOUT)으로서, 제n 펌프 유닛(100_n')의 출력단(OP)으로부터 출력될 수 있다.
반면, 클락 반전 신호(CLKb)가 그라운드 전압(GND)일 때, N형 트랜지스터(NT')를 제어하는 스위치 신호(SWn2)는 제n 음전압(-n?VDD)일 수 있다. N형 트랜지스터(NT')는 온-될 수 있고, 제n 노드 전압(VNn)이 출력 전압(VOUT)으로서, 제n 펌프 유닛(100_n')의 출력단(OP)으로부터 출력될 수 있다. 따라서, 클락 반전 신호(CLKb)가 그라운드 전압(GND)이거나 전원 전압(VDD)일 때, 출력단(OP)에서 출력되는 출력 전압(VOUT)은 안정적으로 전원 전압의 n배의 크기를 일정하게 유지할 수 있다.
도 9는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10)를 설명하기 위한 단면도이다. 도 9는 도 7에 도시된 제n 펌프 유닛을 도시한 도면이다.
도 9를 참조하면, 전하 펌프 장치는 기판(SUB), 기판(SUB) 내에 형성된 에피층(P-EPI) 및 에피층(P-EPI) 내에 형성된 웰들(NW, PW)을 포함할 수 있다. 웰들(NW, PW)은 N형 불순물로 도핑된 N웰(NW) 및 P형 불순물로 도핑된 P웰(PW)을 포함할 수 있다.
N웰(NW) 내에는 제n P형 트랜지스터(PTn) 및 상보적 회로의 제1 트랜지스터(PTnb)가 형성될 수 있다. N웰(NW) 내에 형성된 제1 P형 영역(103n), 제2 P형 영역(105n), N형 영역(101n), 및 N웰(NW) 상에 형성된 제1 게이트 절연층(107n) 및 제1 게이트 전극(109n)은 제n P형 트랜지스터(PTn)를 구성할 수 있다. N웰(NW) 내에 형성된 제3 P형 영역(103nb), 제4 P형 영역(105nb), N형 영역(101n), 및 N웰(NW) 상에 형성된 제2 게이트 절연층(107nb) 및 제2 게이트 전극(109nb)은 상보적 회로의 제1 트랜지스터(PTnb)를 구성할 수 있다.
N웰(NW) 내에 형성된 제1 P형 영역(103) 및 제2 P형 영역(105)은 제1 P형 트랜지스터(PT1)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다. N웰(NW) 내에 형성된 제3 P형 영역(103nb) 및 제4 P형 영역(105nb)은 상보적 회로의 제1 트랜지스터(PTnb)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다.
N웰(NW) 내에 형성된 N형 영역(101n)은 제1 P형 트랜지스터(PT1) 및 제1 트랜지스터(PTnb)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예를 들어, N형 영역(101n)을 통해 N웰(NW)에 제n 바디 전압(VBn)이 인가될 수 있다.
P웰(PW) 내에는 N형 트랜지스터들(NT, NTb, NTna, NTnab)이 형성될 수 있다. P웰(PW) 내에 형성된 제1 N형 영역(113n), 제2 N형 영역(115n), P형 영역(111n), 및 P웰(PW) 상에 형성된 제1 게이트 절연층(117n) 및 제1 게이트 전극(119n)은 N형 트랜지스터(NT')를 구성할 수 있다. P웰(PW) 내에 형성된 제1 N형 영역(113n) 및 제2 N형 영역(115n)은 N형 트랜지스터(NT')의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다.
P웰(PW) 내에 형성된 제3 N형 영역(113nb), 제4 N형 영역(115nb), P형 영역(111n), 및 P웰(PW) 상에 형성된 제2 게이트 절연층(117nb) 및 제2 게이트 전극(119nb)은 상보적 회로의 제2 트랜지스터(NTb)를 구성할 수 있다. P웰(PW) 내에 형성된 제3 N형 영역(113nb) 및 제4 N형 영역(115b)은 제2 트랜지스터(NTb)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다.
P웰(PW) 내에 형성된 제5 N형 영역(123nb), 제6 N형 영역(125nb), P형 영역(111n), 및 P웰(PW) 상에 형성된 제3 게이트 절연층(127nb) 및 제3 게이트 전극(129nb)은 상보적 회로의 제3 트랜지스터(NTnab)를 구성할 수 있다. P웰(PW) 내에 형성된 제5 N형 영역(123nb) 및 제6 N형 영역(125nb)은 제3 트랜지스터(NTnab)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다.
P웰(PW) 내에 형성된 제7 N형 영역(123n), 제8 N형 영역(125n), P형 영역(111n), 및 P웰(PW) 상에 형성된 제4 게이트 절연층(127n) 및 제4 게이트 전극(129n)은 제4 트랜지스터(NTna)를 구성할 수 있다. P웰(PW) 내에 형성된 제7 N형 영역(123n) 및 제8 N형 영역(125n)은 제4 트랜지스터(NTna)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다.
본 개시에 따른 전하 펌프 회로는 기판(SUB) 내에 형성되고, 복수의 트랜지스터들이 형성되는 웰들(NW, PW)을 포함할 수 있다. 이 때, 서로 다른 전압이 인가되는 웰들(NW, PW) 각각을 둘러싸도록 소자 분리막(120)이 형성될 수 있다. 따라서, 소자 분리막(120)에 의해 서로 다른 웰들(NW, PW)에 인가되는 전압 차이에 의해 발생할 수 있는 접합 항복이 방지될 수 있고, 전하 펌프 장치에 포함된 연속적으로 연결되는 펌프 유닛의 수가 증가될 수 있다.
도 10은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10A)를 설명하기 위한 블록도이다. 도 11은 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10A)를 설명하기 위한 회로도이다. 도 10 및 도 11에 대한 설명에서는 도 2 및 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 10 및 도 11을 참조하면, 전하 펌프 회로(10A)는 클락 신호(CLK)를 수신하여 제1 내지 제n 출력 전압(VOUT_1~VOUT_n)을 생성할 수 있고, 제1 내지 제n 출력 전압(VOUT_1~VOUT_n)을 액티브 픽셀 센서 어레이(예를 들어, 도 1의 20)로 출력할 수 있다. 이 때, n은 2이상의 자연수일 수 있고, 예시적인 실시 예에서, n은 3이상의 자연수일 수 있다.
전하 펌프 회로(10A)는 인버터(INV), 및 제1 내지 제n 펌프 유닛(100_1A~100_nA)을 포함할 수 있다. 제1 내지 제n 펌프 유닛(100_1A~100_nA)은 서로 연이어 연결될 수 있고, 제1 내지 제n 펌프 유닛(100_1A~100_nA)은 각각 대응하는 출력 전압을 출력할 수 있다. 예를 들어, 제1 펌프 유닛(100_1A)은 제1 출력단(OP1)에서 제1 출력 전압(VOUT_1)을 출력할 수 있고, 제n 펌프 유닛(100_nA)은 제n 출력단(OPn)에서 제n 출력 전압(VOUT_n)을 출력할 수 있다. 제1 내지 제n 펌프 유닛(100_1A~100_nA)은 순차적으로 점점 절대값이 증가되는 음전압의 출력 전압을 각각 생성할 수 있다.
예시적인 실시 예에서, 제n 출력 전압(VOUT_n)의 절대값의 크기는 하이 레벨 전압(VH)의 절대값의 크기보다 클 수 있다. 예를 들어, 제n 출력 전압(VOUT_n)의 절대값의 크기는 하이 레벨 전압(VH)의 절대값의 크기의 n배일 수 있다.
제1 내지 제n 펌프 유닛(100_1A~100_nA) 각각은 전하를 축적하는 커패시터, P형 트랜지스터 및 N형 트랜지스터를 포함할 수 있다. 다만, 본 개시에 따른 전하 펌프 회로(10A)는 이에 한정되지 않고, 제1 내지 제n 펌프 유닛(100_1A~100_nA) 중 적어도 하나의 펌프 유닛은 N형 트랜지스터 및 P형 트랜지스터 중 하나를 포함하지 않을 수도 있다.
제1 펌프 유닛(100_1A)은 제1 커패시터(C1), 제1 P형 트랜지스터(PT1) 및 제1 N형 트랜지스터(NT1)를 포함할 수 있다. 제1 N형 트랜지스터(NT1)의 드레인은 제1 노드(N1)에 연결될 수 있고, 제1 N형 트랜지스터(NT1)의 바디는 제1 노드(N1)에 연결될 수 있다. 제1 N형 트랜지스터(NT1)의 게이트에는 스위치 신호(SW12)가 제어 신호로서 제공될 수 있다. 제1 N형 트랜지스터(NT1)는 제1 출력단(OP1)과 연결될 수 있고, 스위치 신호(SW12)에 응답하여 제1 출력 전압(VOUT_1)을 출력할 수 있다.
제n 펌프 유닛(100_nA)은 제n 커패시터(Cn), 제n P형 트랜지스터(PTn) 및 제n N형 트랜지스터(NTn)를 포함할 수 있다. 제n N형 트랜지스터(NTn)의 드레인은 제n 노드(Nn)에 연결될 수 있고, 제n N형 트랜지스터(NTn)의 바디는 제n 노드(Nn)에 연결될 수 있다. 제n N형 트랜지스터(NTn)의 게이트에는 스위치 신호(SWn2)가 제어 신호로서 제공될 수 있다. 제n N형 트랜지스터(NTn)는 제n 출력단(OPn)과 연결될 수 있고, 스위치 신호(SWn2)에 응답하여 제n 출력 전압(VOUTn)을 출력할 수 있다.
도 12a 및 도 12b는 본 개시의 예시적인 실시 예에 따른 전하 펌프 회로(10A)를 설명하기 위한 단면도이다. 도 12a 및 도 12b는 도 11에 도시된 전하 펌프 회로(10A)에서 인버터(INV)를 제외하고 도시한 도면이다. 도 12a 및 도 12b에 대한 설명에서는 도 5에서와 동일한 부호에 대해서는 중복 설명을 생략하겠다.
도 12a를 참조하면, 전하 펌프 회로는 기판(SUB), 기판(SUB) 내에 형성된 에피층(P-EPI) 및 에피층(P-EPI) 내에 형성된 웰들(NW1, PW2, NW2, PW2)을 포함할 수 있다. 웰들(NW1, PW2, NW2, PW2)은 N형 불순물로 도핑된 제1 웰(NW1) 및 제2 웰(NW2) 및 P형 불순물로 도핑된 제3 웰(PW1) 및 제4 웰(PW2)을 포함할 수 있다.
제3 웰(PW1) 내에는 제1 N형 트랜지스터(NT1)가 형성될 수 있다. 제3 웰(PW1) 내에 형성된 제1 N형 영역(113), 제2 N형 영역(115), P형 영역(111), 및 제3 웰(PW1) 상에 형성된 게이트 절연층(117) 및 게이트 전극(119)은 제1 N형 트랜지스터(NT1)를 구성할 수 있다. 게이트 절연층(117)은 제3 웰(PW1)과 게이트 전극(119) 사이에 형성될 수 있다.
제3 웰(PW1) 내에 형성된 제1 N형 영역(113) 및 제2 N형 영역(115)은 제1 N형 트랜지스터(NT1)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다. 제1 N형 영역(113)은 제1 노드(N1)와 연결될 수 있고, 제1 N형 영역(113)에 제1 노드 전압(VN1)이 인가될 수 있다. 제2 N형 영역(115)은 제1 출력단(OP1)에 연결될 수 있다. 게이트 전극(119n)에는 스위치 신호(SWn2)가 인가될 수 있다.
제3 웰(PW3) 내에 형성된 P형 영역(111)은 제1 N형 트랜지스터(NT1)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예를 들어, P형 영역(111)을 통해 제3 웰(PW2)이 제1 노드(N1)와 연결될 수 있고, 제3 웰(PW1)에 제1 노드 전압(VN1)이 인가될 수 있다.
제4 웰(PW2) 내에는 제n N형 트랜지스터(NTn)가 형성될 수 있다. 제4 웰(PW2) 내에 형성된 제1 N형 영역(113n), 제2 N형 영역(115n), P형 영역(111n), 및 제4 웰(PW2) 상에 형성된 게이트 절연층(117n) 및 게이트 전극(119n)은 제n N형 트랜지스터(NTn)를 구성할 수 있다. 게이트 절연층(117n)은 제4 웰(PW2)과 게이트 전극(119n) 사이에 형성될 수 있다.
제4 웰(PW2) 내에 형성된 제1 N형 영역(113n) 및 제2 N형 영역(115n)은 제n N형 트랜지스터(NTn)의 서로 다른 전극을 구성할 수 있고, 각각 소스/드레인일 수 있다. 제1 N형 영역(113n)은 제n 노드(Nn)와 연결될 수 있고, 제1 N형 영역(113n)에 제n 노드 전압(VNn)이 인가될 수 있다. 제2 N형 영역(115n)은 제n 출력단(OPn)에 연결될 수 있다. 게이트 전극(119n)에는 스위치 신호(SWn2)가 인가될 수 있다.
제4 웰(PW2) 내에 형성된 P형 영역(111n)은 제n N형 트랜지스터(NTn)의 바디에 전압을 인가하기 위한 컨택 영역일 수 있다. 예를 들어, P형 영역(111n)을 통해 제4 웰(PW2)이 제n 노드(Nn)와 연결될 수 있고, 제4 웰(PW2)에 제n 노드 전압(VNn)이 인가될 수 있다.
서로 다른 전압이 인가되는 제1 웰(NW1), 제2 웰(NW2), 제3 웰(PW1) 및 제4 웰(PW2) 각각 사이에는 소자 분리막(120)이 형성될 수 있다. 소자 분리막(120)은 제1 웰(NW1), 제2 웰(NW2), 제3 웰(PW1) 및 제4 웰(PW2) 각각을 둘러싸도록 형성될 수 있다.
도 12b를 참조하면, 제1 펌프 유닛에 포함되는 제1 P형 트랜지스터(PT1)가 형성되는 제1 웰(NW1')의 내부에, 제1 펌프 유닛에 포함되는 제1 N형 트랜지스터(NT1)가 형성되는 제3 웰(PW1')이 형성될 수 있다. 본 개시에 따른 전하 펌프 회로의 제1 펌프 유닛은 제n 펌프 유닛과 비교하여, 상대적으로 크기가 작은 전압들이 인가될 수 있다. 따라서, 제1 펌프 유닛은 제n 펌프 유닛과 비교하여, 상대적으로 접합 항복이 발생될 가능성이 낮다. 따라서, 제1 웰(NW1') 및 제3 웰(PW1') 사이에 소자 분리막(120')을 형성하지 않고, 제1 웰(NW1') 내부에 제3 웰(PW1')을 형성함으로써, 전하 펌프 회로가 차지하는 면적을 감소시킬 수 있다.
다만, 본 개시는 도 12b에 도시된 바에 한정되지 않고, 제3 웰(PW1') 내부에 제1 웰(NW1')이 형성될 수도 있다. 또한, n이 3이상인 경우, 제2 펌프 유닛에 포함되는 제2 P형 트랜지스터가 형성되는 N웰 및 제2 N형 트랜지스터가 형성되는 P웰이 소자 분리막(120')으로 절연되지 않을 수 있다. 즉, 제2 펌프 유닛이 형성되는 상기 N웰의 내부에 P웰이 형성될 수도 있다.
도 13은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 액티브 픽셀 센서 어레이(20)를 설명하기 위한 평면도이다. 도 14a 내지 도 14c는 도 13의 절단선 X-X’를 따라 취한 단면도이다.
도 13 및 도 14a를 참조하면, 액티브 픽셀 센서 어레이(20)는 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX)은 매트릭스 형태로 배치될 수 있다. 소자 분리막(DTI)은 복수의 픽셀들(PX) 각각을 둘러싸도록 형성될 수 있고, 복수의 픽셀들(PX) 각각을 분리할 수 있다. 즉, 복수의 픽셀들(PX) 각각은 소자 분리막(DTI)에 의해 정의될 수 있다.
예시적인 실시 예에서, 소자 분리막(DTI)은 제1 소자 분리막(220_1) 및 제2 소자 분리막(220_2)을 포함할 수 있다. 제1 소자 분리막(220_1)은 갭 필(gap fill) 성능이 우수한 물질 예를 들어, 폴리 실리콘(poly-Si)을 포함할 수 있다. 예시적인 실시 예에 따르면, P 형 불순물, 예를 들어 붕소(B)에 의해 도핑될 수 있으나 이에 제한되지 않는다. 예시적인 실시 예에 따르면, 제1 소자 분리막(220_1)은 복수의 픽셀들(PX) 각각을 분리할 수 있도록 수직방향으로 서로 동일한 길이를 가질 수 있다.
제2 소자 분리막(220_2)은 절연 물질을 포함할 수 있다. 예시적인 실시 예에 따르면, 제2 소자 분리막(220_2)은 고유전율의 물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
예시적인 실시 예에서, 소자 분리막(DTI)은 제1 면(200f)으로부터 멀어지고, 제2 면(200b)으로부터 가까워질수록 단면의 폭이 좁아질 수 있다. 예를 들어, 소자 분리막(DTI)은 제1 면(200f)과 접하는 면의 제1 폭이, 제2 면(200b)과 접하는 면의 제2 폭보다 넓을 수 있다. 예시적인 실시 예에서, 소자 분리막(DTI)은 제1 면(200f)으로부터 포토 다이오드 영역(PDR)의 일부가 수직 방향으로 식각된 후 제2 소자 분리막(220_2)을 구성하는 물질 및 제1 소자 분리막(220_1)을 구성하는 물질이 채워짐으로써 형성될 수 있다.
예시적인 실시 예에 따르면, 컨택 비아(223)를 통해 제1 소자 분리막(220_1)에 출력 전압(예를 들어, 도 1의 VOUT)이 인가될 수 있다. 제1 소자 분리막(220_1)에 인가되는 출력 전압(VOUT)은 예를 들어, 도 2 내지 도 9에서 설명된 출력 전압(VOUT)일 수 있고, 도 10 및 도 11에서 설명된 제1 내지 제n 출력 전압(VOUT_1~VOUT_n) 중 선택된 하나일 수 있다. 도 14a를 참조하면, 출력 전압(VOUT)을 인가하는 컨택 비아(223)가 제1 면(200f)에 인접하게 배치된 것으로 도시되었으나, 본 개시는 이에 제한되지 않는다. 예를 들어, 컨택 비아(223)가 제2 면(200b)에 인접하게 배치되거나 제1 면(200f) 및 제2 면(200b) 각각에 인접하게 배치되는 것도 가능하다.
포토 다이오드 영역(PDR)에는 포토 다이오드가 형성될 수 있다. 예시적인 실시 예에 따르면, 제1 소자 분리막(220_1)에 포토 다이오드 영역(PDR) 보다 더 낮은 전압을 인가함으로써, 제1 소자 분리막(220_1)과 포토 다이오드 영역(PDR) 사이의 에너지 장벽을 증가시켜 암 전류를 감소시킬 수 있다. 이에 따라 이미지 센서의 신뢰성이 향상될 수 있다.
층간 절연막(211) 및 전면 배선(213)은 제1 면(200f) 상에 배치될 수 있다. 전면 배선(213)은 층간 절연막(211)에 의해 커버될 수 있고, 전면 배선(213)은 층간 절연막(211)에 의해 보호되고 절연될 수 있다.
층간 절연막(211) 은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 전면 배선(213)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 등을 포함할 수 있다.
전면 배선(213)은 순차적으로 적층된 복수의 배선들을 포함할 수 있다. 도 14a에서, 전면 배선(213)은 순차적으로 적층된 3개 층을 포함하는 것으로 도시되어 있으나 이에 제한되지 않는다.
절연막(221)은 제1 면(200f)과 층간 절연막(211) 사이에 배치될 수 있다. 절연막(221)은 컨택 비아(223)를 커버할 수 있고, 컨택 비아(223)를 보호할 수 있다. 예시적인 실시 예에 따르면, 절연막(221)은 실리콘 산화물, 실리콘 질화물실리콘 산질화물, 등의 절연 물질을 포함할 수 있다.
포토 다이오드 영역(PDR) 상에 컬러 필터(CF)가 배치될 수 있고, 컬러 필터(CF) 상에 마이크로 렌즈(ML)가 배치될 수 있다. 마이크로 렌즈(ML)는 감광성 수지와 같은 유기 물질, 또는 무기 물질로 이루어질 수 있다. 마이크로 렌즈(ML)는 입사하는 광을 픽셀(PX)로 집광할 수 있다.
도 14b를 참조하면, 소자 분리막(DTI')은 제1 소자 분리막(220_1') 및 제2 소자 분리막(220_2')을 포함할 수 있다. 예시적인 실시 예에서, 소자 분리막(DTI')은 제1 면(200f)으로부터 멀어지고, 제2 면(200b)으로부터 가까워질수록 단면의 폭이 넓어질 수 있다. 예를 들어, 소자 분리막(DTI')은 제1 면(200f)과 접하는 면의 제1 폭이, 제2 면(200b)과 접하는 면의 제2 폭보다 좁을 수 있다. 예시적인 실시 예에서, 소자 분리막(DTI')은 제2 면(200b)으로부터 포토 다이오드 영역(PDR) 중 일부가 수직방향으로 식각된 후 물질이 채워짐으로써 형성될 수 있다.
다만 도 14b에 도시된 것과 달리, 소자 분리막(DTI')은 제1 면(200f)에 접하지 않을 수도 있다. 이러한 경우, 컨택 비아(223)는 제2 면(200b)에 접하도록 형성되어, 소자 분리막(DTI')에 출력 전압(VOUT)을 제공할 수 있다.
도 14c를 참조하면, 소자 분리막(DTI'')은 제1 소자 분리막(220_1'') 및 제2 소자 분리막(220_2'')을 포함할 수 있다. 예시적인 실시 예에서, 소자 분리막(DTI'')은 제1 면(200f) 및 제2 면(200b)으로부터 중심으로 갈수록 단면의 폭이 좁아질 수 있다. 예를 들어, 소자 분리막(DTI'')은 제1 면(200f)과 접하는 면의 제1 폭이 소자 분리막(DTI'')의 중심 단면의 제3 폭보다 넓을 수 있고, 제2 면(200b)과 접하는 면의 제2 폭이 상기 제3 폭보다 넓을 수 있다. 예시적인 실시 예에서, 소자 분리막(DTI'')은 제1 면(200f)으로부터 포토 다이오드 영역(PDR)의 일부가 수직방향으로 식각되고 다시 제2 면(200b)으로부터 포토 다이오드 영역(PDR)의 일부가 수직방향으로 식각된 후, 물질이 채워짐으로써 형성될 수 있다. 또는, 예시적인 실시 예에서, 소자 분리막(DTI'')은 제2 면(200b)으로부터 포토 다이오드 영역(PDR)의 일부가 수직방향으로 식각되고, 다시 제1 면(200f)으로부터 포토 다이오드 영역(PDR)의 일부가 수직방향으로 식각된 후, 물질이 채워짐으로써 형성될 수도 있다.
도 15a은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 액티브 픽셀 센서 어레이(20)를 설명하기 위한 회로도이다. 도 15b는 도 15a의 액티브 픽셀 센서 어레이(20)에 인가되는 제어 신호들을 설명하기 위한 도면이다.
도 15a를 참조하면, 액티브 픽셀 센서 어레이(20)는 복수의 픽셀들(PX)을 포함하며, 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 예시적인 실시 예에 따르면, 픽셀들(PX) 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광 전하를 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합 중 어느 하나가 사용될 수 있다.
전송 트랜지스터(TX)는 전하 전송 신호(TG)에 응답하여 광전 변환 소자(PD)에 축적된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있고, 광전 변환 소자(PD)에서 생성된 광 전하는 플로팅 확산 영역(FD)에 저장될 수 있다. 드라이브 트랜지스터(DX)는 플로팅 확산 영역(FD)에 축적된 광 전하의 양에 의해 제어될 수 있다.
리셋 트랜지스터(RX)는 리셋 신호(RG)에 응답하여 플로팅 확산 영역(FD)에 축적된 전하를 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)로 전달될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온 시 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 픽셀(PX) 외부에 위치하는 정 전류원과 조합하여 소스 팔로워 기능을 수행하며, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Lout)으로 출력할 수 있다. 선택 트랜지스터(SX)는 픽셀 선택 신호(SG)에 응답하여 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온 될 때, 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다.
도 15a 및 도 15b를 참조하면, 광전 변환 소자(PD)에 빛이 입사되면, 광전 변환 소자(PD)는 광 전하를 생성하고 축적할 수 있다. 예시적인 실시 예에서, 출력 전압(예를 들어, 도 1의 VOUT)은 복수의 픽셀들(PX) 중 적어도 하나의 픽셀의 전송 트랜지스터(TX)에 전하 전송 신호(TG)로서 인가될 수 있다. 출력 전압(VOUT)은 예를 들어, 도 2 내지 도 9에서 설명된 출력 전압(VOUT)일 수 있고, 도 10 및 도 11에서 설명된 제1 내지 제n 출력 전압(VOUT_1~VOUT_n) 중 선택된 하나일 수 있다.
고전압의 음전압이 전송 트랜지스터(TX)에 인가되므로 전송 트랜지스터(TX)의 게이트의 포텐셜과 광전 변환 소자(PD)의 포텐셜 차이가 증가될 수 있다. 따라서, 광전 변환 소자(PD)에 광 전하가 축적되는 용량인 풀-웰 커패시턴스가 증가될 수 있다.
예시적인 실시 예에서, 출력 전압(VOUT)은 복수의 픽셀들(PX) 중 적어도 하나의 리셋 트랜지스터(RX)에 리셋 신호(RG)로서 인가될 수도 있다. 고전압의 음전압이 리셋 트랜지스터(RX)에 인가되므로 리셋 트랜지스터(RX)의 게이트의 포텐셜과 플로팅 확산 영역(FD)의 포텐셜 차이가 증가될 수 있다. 따라서, 플로팅 확산 영역(FD)에 광 전하가 축적되는 용량인 풀-웰 커패시턴스가 증가될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 클락 신호를 수신하여 음전압의 출력 전압을 생성하는 전하 펌프 회로로서,
    상기 전하 펌프 회로는,
    제1 커패시터 및 제1 트랜지스터를 포함하고, 상기 클락 신호를 이용하여 제1 노드 전압을 생성하는 제1 펌프 유닛; 및
    제2 커패시터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 노드 전압을 이용하여 상기 출력 전압을 생성하는 제2 펌프 유닛을 포함하고,
    상기 클락 신호 및 상기 제1 노드 전압 각각은 로우 레벨 전압 및 하이 레벨 전압 사이에서 토글링하고,
    상기 출력 전압의 크기는 상기 클락 신호의 하이 레벨 전압의 크기보다 크고,
    상기 제2 트랜지스터의 바디 및 상기 제3 트랜지스터의 바디는 전기적으로 절연되는 것을 특징으로 하는 전하 펌프 회로.
  2. 제1 항에 있어서,
    상기 전하 펌프 회로는, 상기 제2 트랜지스터의 바디 및 상기 제3 트랜지스터의 바디를 전기적으로 절연하는 소자 분리막을 더 포함하는 것을 특징으로 하는 전하 펌프 회로.
  3. 제1 항에 있어서,
    상기 제2 트랜지스터는 n형 트랜지스터이고, 상기 제3 트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 전하 펌프 회로.
  4. 제3 항에 있어서,
    상기 제2 펌프 유닛은, 상기 제2 트랜지스터를 형성하는 웰에 형성되는 n형 트랜지스터를 더 포함하는 것을 특징으로 하는 전하 펌프 회로.
  5. 제1 항에 있어서,
    상기 출력 전압의 크기는 상기 클락 신호의 하이 레벨 전압의 크기의 2배보다 크거나 같은 것을 특징으로 하는 전하 펌프 회로.
  6. 제1 항에 있어서,
    상기 제1 펌프 유닛은 일정한 크기의 제1 출력 전압을 출력하고,
    상기 제2 펌프 유닛은 일정한 크기의 제2 출력 전압을 출력하고,
    상기 제2 출력 전압의 크기는 상기 제1 출력 전압의 크기보다 큰 것을 특징으로 하는 전하 펌프 회로.
  7. 제1 항에 있어서,
    상기 제1 펌프 유닛은 제4 트랜지스터를 더 포함할 수 있고,
    상기 전하 펌프 회로는, 상기 제1 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디를 전기적으로 절연하는 소자 분리막을 더 포함하는 것을 특징으로 하는 전하 펌프 회로.
  8. 제1 항에 있어서,
    상기 제1 펌프 유닛은 제4 트랜지스터를 더 포함할 수 있고,
    상기 제4 트랜지스터의 바디를 형성하는 웰은 상기 제1 트랜지스터의 바디를 형성하는 웰 내부에 형성되는 것을 특징으로 하는 전하 펌프 회로.
  9. 제1 항에 있어서,
    상기 전하 펌프 회로는 상기 클락 신호를 수신하고 클락 반전 신호를 상기 제1 펌프 유닛으로 제공하는 인버터를 더 포함하는 것을 특징으로 하는 전하 펌프 회로.
  10. 클락 신호를 수신하여 음전압의 출력 전압을 생성하는 전하 펌프 회로로서,
    상기 전하 펌프 회로는,
    제1 웰 및 제2 웰이 형성된 기판;
    제1 커패시터 및 상기 제1 웰에 형성되는 제1 트랜지스터를 포함하는 제1 펌프 유닛;
    제2 커패시터 및 상기 제2 웰에 형성되는 제2 트랜지스터를 포함하는 제2 펌프 유닛; 및
    상기 제1 웰 및 상기 제2 웰을 전기적으로 절연하는 소자 분리막을 포함하고,
    상기 클락 신호는 일정한 주기로 로우 레벨 전압 및 하이 레벨 전압 사이에서 토글링하고,
    상기 출력 전압의 크기는 하이 레벨 전압의 크기보다 큰 것을 특징으로 하는 전하 펌프 회로.
  11. 제10 항에 있어서,
    상기 기판은 트랜지스터가 형성되는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고,
    상기 소자 분리막은 상기 제1 면에서 상기 제2 면까지 연장되는 것을 특징으로 하는 전하 펌프 회로.
  12. 제11 항에 있어서,
    상기 소자 분리막이 상기 제1 면과 접하는 단면의 제1 폭은, 상기 소자 분리막이 상기 제2 면과 접하는 단면의 제2 폭보다 좁은 것을 특징으로 하는 전하 펌프 회로.
  13. 제11 항에 있어서,
    상기 기판은 트랜지스터가 형성되는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고,
    상기 소자 분리막이 상기 제1 면과 접하는 단면의 제1 폭은, 상기 소자 분리막이 상기 제1 면 및 상기 제2 면 사이의 중심 단면의 제3 폭보다 넓고,
    상기 소자 분리막이 상기 제2 면과 접하는 단면의 제2 폭은, 상기 소자 분리막이 상기 제1 면 및 상기 제2 면 사이의 중심 단면의 제3 폭보다 넓은 것을 특징으로 하는 전하 펌프 회로.
  14. 제10 항에 있어서,
    상기 기판은 P형 불순물로 도핑되는 것을 특징으로 하는 것을 특징으로 하는 전하 펌프 회로.
  15. 제1 소자 분리막에 의해 정의되는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
    클락 신호를 수신하고 상기 픽셀 어레이로 음전압의 출력 전압을 제공하는 전하 펌프 회로;를 포함하고,
    상기 전하 펌프 회로는,
    제1 커패시터 및 제1 트랜지스터를 포함하고, 상기 클락 신호를 이용하여 제1 노드 전압을 생성하는 제1 펌프 유닛; 및
    제2 커패시터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1 노드 전압을 이용하여 상기 출력 전압을 생성하는 제2 펌프 유닛을 포함하고,
    상기 제2 트랜지스터의 바디 및 상기 제3 트랜지스터의 바디는 전기적으로 절연되는 것을 특징으로 하는 이미지 센서.
  16. 제15 항에 있어서,
    상기 출력 전압은 상기 제1 소자 분리막에 제공되는 것을 특징으로 하는 이미지 센서.
  17. 제15 항에 있어서,
    상기 복수의 픽셀들 각각은,
    입사된 빛의 양에 비례하여 광 전하를 생성 및 축적하는 광전 변환 소자;
    상기 광전 변환 소자에서 축적된 상기 광 전하를 플로팅 확산 영역으로 전송하는 전송 트랜지스터; 및
    상기 플로팅 확산 영역에 축적된 전하를 리셋하는 리셋 트랜지스터를 포함하고,
    상기 출력 전압은 상기 전송 트랜지스터의 게이트에 제공되는 것을 특징으로 하는 이미지 센서.
  18. 제15 항에 있어서,
    상기 복수의 픽셀들 각각은,
    입사된 빛의 양에 비례하여 광 전하를 생성 및 축적하는 광전 변환 소자;
    상기 광전 변환 소자에서 축적된 상기 광 전하를 플로팅 확산 영역으로 전송하는 전송 트랜지스터; 및
    상기 플로팅 확산 영역에 축적된 전하를 리셋하는 리셋 트랜지스터를 포함하고,
    상기 출력 전압은 상기 리셋 트랜지스터의 게이트에 제공되는 것을 특징으로 하는 이미지 센서.
  19. 제15 항에 있어서,
    상기 전하 펌프 회로는, 상기 제2 트랜지스터의 바디 및 상기 제3 트랜지스터의 바디를 전기적으로 절연하는 제2 소자 분리막을 더 포함하는 것을 특징으로 하는 이미지 센서.
  20. 제15 항에 있어서,
    상기 제1 펌프 유닛은 일정한 크기의 제1 출력 전압을 출력하고,
    상기 제2 펌프 유닛은 상기 제1 출력 전압의 크기보다 큰 제2 출력 전압을 출력하고,
    상기 제1 출력 전압 및 상기 제2 출력 전압 중 선택적으로 상기 픽셀 어레이에 제공되는 것을 특징으로 하는 이미지 센서.
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