KR100491914B1 - 반도체 장치 - Google Patents

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Abstract

본원 발명은, 차지 펌프 장치에서, 래치 업의 발생의 방지 및 대전류화를 도모하는 데 적합한 반도체 장치를 제공한다. P형 단결정 실리콘 기판(50) 상에 N형의 에피택셜 실리콘층(51)을 성장시키고, 이 에피택셜 실리콘층(51) 내에 P형 웰 영역(52)을 형성한다. 이 P형 웰 영역(52)의 저부에 접하는 P+형 매립층(55), 이 P+형 매립층(55)에 부분적으로 중첩하여 형성되며, P형 웰 영역(52)을 단결정 실리콘 기판(50)으로부터 전기적으로 분리하는 N형 매립층(56)을 형성한다. 그리고, P형 웰 영역(52) 내에 MOS 트랜지스터를 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 전원 회로 등에 이용되는 대전류 출력의 차지 펌프 장치에 적용하기에 적합하며, 그 고성능화 및 래치 업의 방지를 도모하는 것이다.
최근에 비디오 카메라, 디지털 스틸 카메라(DSC), DSC 폰 등의 영상 기기는, 그 영상을 촬상하기 위해 CCD(Charge Coupled Devices)를 사용하고 있다. CCD를 구동하기 위한 CCD 구동 회로는, 플러스, 마이너스의 고전압(십수V)이며 또한 대전류(수㎃)의 전원 회로를 필요로 한다. 현재, 이러한 고전압은 스위칭 레귤레이터를 이용하여 생성하고 있다.
스위칭 레귤레이터는 고성능, 즉 높은 전력 효율(출력 전력/입력 전력)로 고전압을 생성할 수 있다. 그러나, 이 회로는 전류의 스위칭 시에 고조파 노이즈를 발생하는 결점이 있어, 전원 회로를 실드하여 이용해야만 한다. 또한 외부 부품으로서 코일을 필요로 한다.
따라서, 상술한 바와 같은 휴대 기기용 전원 회로로서, 딕슨(Dickson) 차지 펌프 장치가 주목받고 있다. 이 회로는, 예를 들면 기술 문헌 「John F. Dickson On-chip High Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-11, NO.3 pp.374-378 JUNE 1976.」에 자세히 기재되어 있다.
도 18에, 4단의 딕슨 차지 펌프 장치의 회로도를 도시한다. 다이오드 D1∼D5가 직렬 접속되어 있다. C1∼C4는 각 다이오드 D1∼D5의 접속점에 접속된 결합 컨덴서(Coupling Capacitor)이고, CL은 출력 용량(Output Capacitor)이며, CLK와 CLKB는 서로 역상의 입력 클럭 펄스이다. 또한, 참조 부호 51은 CLK 및 CLKB가 입력된 클럭 드라이버, 참조 부호 52는 전류 부하이다. 클럭 드라이버(51)에는 전원 전압 Vdd가 공급되고 있다. 이에 의해 클럭 드라이버(51)로부터 출력되는 클럭 펄스 Φ1, Φ2의 출력 진폭은 약 Vdd로 된다. 그리고, 클럭 펄스 Φ1은 용량 C2, C4에 공급되며, 클럭 펄스 Φ2는 용량 C1, C3에 공급된다.
안정 상태에서, 출력으로 정전류 Iout가 흐르는 경우, 차지 펌프 장치로의 입력 전류는, 입력 전압 Vin으로부터의 전류와 클럭 드라이버로부터 공급되는 전류가 된다. 이들 전류는, 기생 용량으로의 충방전 전류를 무시하면 다음과 같이 된다. Φ1=하이(High), Φ2=로우(Low)인 구간, 도면에서의 실선 화살표 방향으로 각각 2Iout의 평균 전류가 흐른다.
또한, Φ1=로우(Low), Φ2=하이(High)인 구간, 도면의 파선 화살표 방향으로 2Iout의 평균 전류가 흐른다. 클럭 사이클에서의 이들의 각 평균 전류는 모두 Iout로 된다. 안정 상태에서의 차지 펌프 장치의 승압 전압 Vout는 이하의 수학식 1과 같이 표현된다.
여기서, Vφ'는 각 접속 노드에서 클럭 펄스의 변화에 수반하여 결합 용량에 의해 발생하는 전압 진폭이다. V1은 출력 전류 Iout에 의해 생기는 전압 강하, Vin은 입력 전압으로, 통상 플러스 승압에서는 전원 전압 Vdd, 마이너스 승압에서는 0V로 하고 있다. Vd는 순방향 바이어스 다이오드 전압(Forward bias diode voltage), n은 펌핑 단수이다. 또한, V1과 Vφ'는 다음 식으로 표현된다.
V1=Iout/f(C+Cs)=(2Iout T/2)/(C+Cs)
Vφ'=VφC/(C+CS)
여기서, C1∼C4는 클럭 결합 용량(clock coupling capacitance), CS는 각 접속 노드에서의 기생 용량(stray capacitance at each node), Vφ는 클럭 펄스의 진폭(clock pulse amplitude), f는 클럭 펄스의 주파수, T는 클럭 주기(clock period)이다. 차지 펌프 장치의 전력 효율은, 클럭 드라이버로부터 기생 용량으로 흐르는 충방전 전류를 무시하고, Vin=Vdd로 하면 이하의 식으로 표현된다.
η=Vout Iout/((n+1)Vdd Iout)=Vout/((n+1)Vdd)
이와 같이, 차지 펌프 장치에서는, 다이오드를 전하 전송 소자(charge transfer device)로서 이용하여 전하를 다음 단으로 연속하여 전송함으로써 승압을 행한다. 그러나, 반도체 집적 회로 장치에의 탑재를 고려하면 프로세스에의 적합성으로부터 pn 접합의 다이오드보다 MOS 트랜지스터를 사용하는 쪽이 실현하기 쉽다.
따라서, 도 19에 도시한 바와 같이, 전하 전송용 소자로서 다이오드 D1∼D5 대신에 MOS 트랜지스터 M1∼M5를 이용하는 것이 제안되었다. 이 경우에는 수학식 1에서, Vd는 MOS 트랜지스터의 임계값 전압(threshold voltage) Vth로 된다.
본 발명자는 차지 펌프 장치를 전원 회로에 응용하는 것을 검토하였다. 그 결과, 이하의 문제점을 발견하였다.
첫째, 전원 회로로서 필요한 고전압(십수V)이며 또한 대전류(수㎃)를 차지 펌프 회로에서 얻기 위해서는, 전하 전송용 MOS 트랜지스터의 온 저항을 어떻게 낮출지가 문제이다.
둘째, 대전류 차지 펌프 장치에서 발생하기 쉬운 래치 업을 방지하는 것이다. 특히, 대출력 전류의 차지 펌프 장치에서는, 동작 개시와 함께 래치 업이 발생한다고 하는 문제가 있었다. 이 래치 업의 발생 메카니즘은 본 발명자의 검토에 따르면 이하와 같다.
도 20은 차지 펌프 장치를 CMOS 구조로 실현한 경우의 단면도이다.
이 단면 구조는, 도 19에 도시한 전하 전송용 MOS 트랜지스터 M2, M3의 단면 구조에 대응하고 있다. P형 반도체 기판(10)의 표면에 N형 웰 영역(20)이 형성되고, 이 N형 웰 영역(20) 내에, 분리된 P형 웰 영역(31, 32)이 형성되어 있다. 그리고, P형 웰 영역(31) 내에 전하 전송용 MOS 트랜지스터 M2가 형성되어 있다. P형 웰 영역(32) 내에 전하 전송용 MOS 트랜지스터 M3이 형성되어 있다.
P형 웰 영역(31) 내에 형성된 전하 전송용 MOS 트랜지스터 M2에 대하여 더욱 자세히 설명하면, P형 웰 영역(31)의 표면에 N+형의 드레인층 D 및 소스층 S가 형성되어 있다. P형 웰 영역(31) 내에는, P형 웰 영역(31)보다 고농도의 P+층(41)이 형성되어 있다. 그리고, 드레인층 D와 P+층(41)은 Al 배선 등에 의해 전기적으로 접속되어 있다.
전하 전송용 트랜지스터 M2의 드레인층 D와 전하 전송용 트랜지스터 M2가 형성된 P형 웰 영역(31)은 저저항으로 전기적으로 접속되기 때문에, 백 게이트·바이어스 효과에 기인한 전하 전송용 트랜지스터 M2의 임계값 전압 Vth의 상승이 확실하게 방지된다. P형 웰 영역(32) 내에 형성된 전하 전송용 MOS 트랜지스터 M3에 대해서도 마찬가지로 구성되어 있다. 또한, 도시하지 않지만 전하 전송용 MOS 트랜지스터 M1, M4, M5에 대해서도 마찬가지로 구성되어 있다.
또한, N형 웰 영역(20)은 차지 펌프 장치의 승압된 출력 전압 Vout을 공급함으로써, 정상 상태에서 N형 웰 영역(20)과 P형 웰 영역(31, 32)이 역방향으로 바이어스되도록 하고 있다.
그러나, 상술한 바와 같이 단일의 N형 웰 영역(20) 내에 복수의 P형 웰 영역(31, 32)을 형성하면, 래치 업과 같은 현상이 발생하여, 출력 전압 Vout이 거의 승압되지 않는 것이 판명되었다. 그 발생 메카니즘은 본 발명자의 추정에 따르면 이하와 같다.
우선, 인접하는 P형 웰 영역(31, 32) 사이에 기생 사이리스터가 형성된다. 즉, 도 20에서, 종형의 NPN 트랜지스터 Tr1 및 횡형의 PNP 트랜지스터 Tr2가 형성된다. 여기서, 종형의 NPN 트랜지스터 Tr1의 에미터는 전하 전송용 MOS 트랜지스터 M2의 드레인층 D이고, 베이스는 P형 웰 영역(31)이며, 콜렉터는 N형 웰 영역(20)이다.
또한, 횡형의 PNP 트랜지스터 Tr2의 에미터는 P형 웰 영역(32) 내에 형성된 P+층(42)이고, 베이스는 P형 웰 영역(31, 32)간의 N형 웰 영역(20)이며, 콜렉터는 P형 웰 영역(31)이다. 이들 기생 NPN 트랜지스터 Tr1과 기생 PNP 트랜지스터 Tr2는 기생 사이리스터를 구성한다.
상술한 도 19의 차지 펌프 장치의 안정 동작 시에는 이하의 관계가 성립한다.
출력 전압 Vout>V3>V2>V1>입력 전압 Vin
여기서, 입력 전압 Vin은 통상은 Vdd(클럭 드라이버의 전원 전압과 동일함)이다. 또한, V3은 전하 전송용 MOS 트랜지스터 M3의 소스 전압, V2는 전하 전송용 MOS 트랜지스터 M2의 소스 전압, V1은 전하 전송용 MOS 트랜지스터 M1의 소스 전압이다.
그러나, 차지 펌프 장치의 상승 시(승압 동작의 개시 시)에는, V1>V2>V3>Vout의 관계로 되어 있다. 즉, 초단부터 순서대로 컨덴서 C1, C2, C3, C4를 충전해 간다.
그 결과, V1-Vout> VF로 되었을 때 기생 PNP 트랜지스터 Tr2의 베이스 에미터간에 전류가 흐른다. 즉, 기생 PNP 트랜지스터 Tr2가 온된다. 여기서, VF는 베이스 에미터간의 온 전압이다.
이 기생 PNP 트랜지스터 Tr2의 콜렉터 전류는, 기생 NPN 트랜지스터 Tr1 의 베이스 전류로 되기 때문에, 이에 의해 기생 NPN 트랜지스터 Tr1이 온하여, 그 에미터 콜렉터간이 도통한다. 그렇게 하면, 기생 NPN 트랜지스터 Tr1은, 기생 PNP 트랜지스터 Tr2의 베이스 에미터간 전류가 유입됨과 함께, 출력 전압 Vout측으로부터도 전압 V1측으로 전류가 유입된다.
그 결과, 출력 전압 Vout는 상승하지 않는다. 상술한 바와 같은 기생 NPN 트랜지스터 Tr1과 기생 PNP 트랜지스터 Tr2의 협동적인 동작이 래치 업이다.
도 21에, 차지 펌프 장치의 동작 개시 시의 V1, V2의 회로 시뮬레이션에 의한 파형도를 도시한다. 여기서, V1은 전하 전송용 MOS 트랜지스터 M2의 드레인 전압, V2는 전하 전송용 MOS 트랜지스터 M3의 드레인 전압이다. 도면에서, Vds는 전하 전송용 트랜지스터 M3의 소스 드레인간 전압을 나타내지만, 이것이 VF(=약 0.7V)보다 크면 NPN 트랜지스터 Tr1이 온하여, 래치 업이 유인된다.
본 발명은 상술한 종래 기술의 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 부분은 대전류이며 고효율의 차지 펌프 장치에 적용하기에 적합한 반도체 장치의 구조를 제공하는 것이다.
본 발명의 다른 목적은 래치 업의 발생을 방지하여, 안정된 동작을 실현하는 것이다.
본 발명의 반도체 장치는, 제1 도전형의 단결정 반도체 기판과, 이 단결정 반도체 기판 상에 성장된 제2 도전형의 에피택셜 반도체층과, 이 에피택셜 반도체층 내에 형성된 제1 도전형 웰 영역과, 상기 제1 도전형 웰 영역의 저부에 접하는 제1 도전형의 매립층과, 이 매립층에 부분적으로 중첩하여 형성되며, 상기 제1 도전형 웰 영역을 상기 단결정 반도체 기판으로부터 전기적으로 분리하는 제2 도전형의 매립층과, 상기 제1 도전형 웰 영역 내에 형성된 MOS 트랜지스터를 포함하는 것을 특징으로 한다.
이러한 구성에 따르면, 제1 도전형의 매립층에 의해 제1 도전형 웰 영역의 웰 저항을 저감하여 래치 업 내성을 향상시킬 수 있다. 또한, 제2 도전형의 매립층을 형성함으로써, 제1 도전형 웰 영역의 전위는 단결정 반도체 기판으로부터 독립적으로 설정 가능하게 된다.
또한, 상기 구성에서, MOS 트랜지스터의 드레인과 제1 도전형 웰 영역을 접속하면, MOS 트랜지스터의 백 게이트 바이어스 효과를 억지하는 효과가 얻어진다.
<실시예>
다음에, 본 발명의 제1 실시예에 대하여 도 1 내지 도 4를 참조하면서 설명한다. 우선, 차지 펌프 장치를 집적 회로로서 구성하기 위한, BICMOS의 디바이스 구조에 대하여 도 1을 참조하면서 설명한다.
P형 단결정 실리콘 기판(50) 상에 기상 성장된, 예를 들면 1.25Ω·㎝ 정도의 비저항을 갖는 N형 에피택셜 실리콘층(51)에 N채널형 MOS 트랜지스터(NMOS), P채널형 MOS 트랜지스터(PMOS), NPN형 바이폴라 트랜지스터(NPN Tr)가 각각의 소정 영역에 형성되어 있다.
N채널형 MOS 트랜지스터는, N형 에피택셜 실리콘층(51)의 표면에 형성된 P형 웰 영역(52) 내에 형성되어 있다. P형 웰 영역(52)의 깊이는 예를 들면 2㎛ 정도이다. N채널형 MOS 트랜지스터는 P형 웰 영역(52) 표면에 형성된 n+형 드레인층 D 및 n+형 소스층 S, 게이트 절연막 상에 형성된 게이트 전극 G를 갖고 있다. N채널형 MOS 트랜지스터는 미세화를 위해, 소위 LDD 구조로 해도 된다. 또한, 이 N채널형 MOS 트랜지스터와 인접하여, P형 웰 영역(52)의 표면에는 기본(웰 영역) 바이어스용 P+형층(53)이 형성되어 있다.
P채널형 MOS 트랜지스터는, N형 에피택셜 실리콘층(51)의 표면에 형성된 N형 웰 영역(54) 내에 형성되어 있다. P채널형 MOS 트랜지스터는 N형 웰 영역(54) 표면에 형성된 P+형 드레인층 D 및 P+형 소스층 S, 게이트 절연막 상에 형성된 게이트 전극 G를 갖고 있다.
또한, P형 웰 영역(52)의 저부에 접하여 웰 저항 저감용 P+형 매립층(55)이 형성되어 있다. 이 P+형 매립층(55)은 후술하는 하 분리층(58)과 동일 공정으로 형성되는 확산층으로, P형 단결정 실리콘 기판(50)과 N형 에피택셜 실리콘층(51)과의 경계 영역에 걸쳐 형성된다.
또한, N+형 매립층(56)이 P형 단결정 실리콘 기판(50)과 N형 에피택셜 실리콘층(51)과의 경계 영역에 걸쳐 형성되어 있다. N+형 매립층(56)은, P채널형 MOS 트랜지스터가 형성된 N형 웰 영역(54)의 하방으로부터, N채널형 MOS 트랜지스터가 형성된 P형 웰 영역(52)의 하방까지 연장되어 있다.
즉, N+형 매립층(56)은 P+형 매립층(55)에 부분적으로 중첩되어 있다. N+형 매립층(56)의 불순물 농도를 P+형 매립층(55)의 불순물 농도보다 높게 하면, 이 중첩 영역(57)의 도전형은 보상(compensation)에 의해 N형으로 된다.
이에 의해, P형 웰 영역(52)을 P형 단결정 실리콘 기판(50)으로부터 전기적으로 분리하여, 독립적으로 웰 전위를 설정할 수 있게 된다. 구체적으로는, 기체 바이어스용 P+형층(53)에 접속된 단자 BG에 전압을 인가함으로써, P형 웰 영역(52)의 전위를 설정할 수 있다.
이에 의해, N채널형 MOS 트랜지스터의 드레인층 D를 P형 웰 영역(52)과 전기적으로 접속하여 백 게이트 바이어스 효과가 발생하지 않도록 할 수 있다. 이를 위해서는, P형층(53)과 드레인층 D를 접속하는 배선(예를 들면 Al 배선)을 형성하면 된다.
N채널형 MOS 트랜지스터는 차지 펌프 장치에서, 전하 전송용 트랜지스터로서 이용되기 때문에, 그 온 저항을 저감하여, 차지 펌프 장치의 대전류화를 도모할 수 있다. 또한, N채널형 MOS 트랜지스터는 소위 트랜스미션 게이트로서도 이용되지만, 이 경우에도 온 저항을 저감할 수 있다. 또한, 트랜스미션 게이트의 입출력 특성의 선형성을 향상시킬 수 있다.
여기서, 본 실시예의 BICMOS 구조와 다른 BICMOS 구조를 대비하면 이하와 같다. 다른 구조에서는 도 2에 도시한 바와 같이, N+형 매립층(56)은 P채널형 MOS 트랜지스터가 형성된 N형 웰 영역(54)의 하방에 국지적으로 존재하여 형성되어, 웰 저항을 저감하는 역할을 한다.
그러나, 이 구조에서는, N채널형 MOS 트랜지스터의 P+형 웰 영역(52)은 P+형 매립층(55)을 통해 P형 단결정 실리콘 기판(50)과 도통하게 된다. P형 단결정 실리콘 기판(50)은 통상은 접지 레벨로 설정되기 때문에, P+ 웰 영역(52)의 전위도 접지 레벨로 고정되게 된다.
따라서, 본 실시예에서는 N+형 매립층(56)을 N채널형 MOS 트랜지스터의 영역까지 연장시킴으로써, P형 웰 영역(52)을 P형 단결정 실리콘 기판(50)으로부터 전기적으로 분리하도록 하였다.
또한, NPN형 바이폴라 트랜지스터(NPN Tr)는, P형의 하 분리층(58), P형의 상 분리층(59)에 의해, 인접하는 디바이스로부터 전기적으로 분리된 N형 에피택셜 실리콘층(51) 내에 형성되어 있다. P형의 하 분리층(58)은 P형 단결정 실리콘 기판(50)으로부터 붕소 등의 불순물을 상측으로 확산시킴으로써 형성된다. 한편, P형의 상 분리층(59)은 N형 에피택셜 기판(51)의 상면으로부터 붕소 등의 불순물을 하측으로 확산시킴으로써 형성된다. 이에 의해, P형의 하 분리층(58)의 상부와 P형의 상 분리층(59)의 하부는 N형 에피택셜 실리콘층(51) 내에서 중첩되어, 일체화된 분리층으로 된다.
그리고, 전기적으로 분리된 N형 에피택셜 실리콘층(51)의 표면에 P형 베이스 영역(60)이 형성된다. 이 P형 베이스 영역(60)의 표면에는 N+형의 에미터층 E, 베이스 전극 추출용의 P+형층 B가 형성된다. 또한, P형 베이스 영역(60)에 인접한 N형 에피택셜 실리콘층(51)의 표면에 콜렉터 전극 추출용 N+형층 C가 형성된다. 또한, N형 에피택셜 실리콘층(51)과 P형 단결정 실리콘 기판(50)과의 경계에는 N+형 매립층(61)이 형성되어 있다. 이 N+형 매립층(61)은 콜렉터 저항을 저감하기 위한 층으로, N+형 매립층(56)과 동일 공정으로 형성된다.
또한, N형 에피택셜 실리콘층(51) 표면의 디바이스 형성 영역 이외에는, 소자 분리용의 필드 산화막(62)이 형성되어 있다. 필드 산화막(62)은 소위 LOCOS(Local Oxidation Of Silicon)법에 의해 형성되어 있다.
도 3은 종형 PNP 바이폴라 트랜지스터를 도시하는 단면도이다. N형 에피택셜 실리콘층(51)의 표면에 N형 베이스 영역(65)이 형성되어 있다. 이 N형 베이스 영역(65)의 표면에, P+형의 에미터층 E, 베이스 전극 추출용 N+형층 B가 형성되어 있다. 또한, N형 베이스 영역(65)과 인접하여, N형 에피택셜 실리콘층(51) 표면에 콜렉터 전극 추출용 P+형층(66)이 형성되어 있다.
그리고, 콜렉터 전극 추출용 P+형층(66)은, P형의 상 분리층(59)과 동일 공정으로 형성된 P형층(67)을 통해, P+형 매립층(68)과 접속되어 있다. P+형 매립층(68)은 콜렉터 저항을 저감하기 위한 층이다. 또한, P+형 매립층(68)에 중첩하여 N+형 매립층(69)이 형성되어 있다. P+형 매립층(68)과 N+형 매립층(69)의 중첩 영역(70)은 N형의 영역으로 된다. 이에 의해, 콜렉터는 P형 단결정 실리콘 기판(50)으로부터 전기적으로 분리된다. P+형 매립층(68)과 N+형 매립층(69)에 의해 중첩 영역(70)이 형성되어 있는 구조는, 상술한 N채널형 MOS 트랜지스터의 구조와 마찬가지이다. 즉, 이들의 제조 공정이 공통화되어 있기 때문에 제조 공정수가 증가되지 않는다.
다음으로, 도 4를 참조하면서 차지 펌프 장치의 단면 구조에 대하여 설명한다. 이 차지 펌프 장치의 회로 구성은 도 19에 도시한 것과 마찬가지이다. 본 실시예에서는 전하 전송용 MOS 트랜지스터의 드레인층이 기체(웰 영역)에 접속되어 있다. 또한, 도 1과 동일한 구성 요소에 대해서는 동일 부호를 붙이고 상세한 설명을 생략한다.
도 4는 도 19의 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M2, M3을 도시하고 있다. P형의 하 분리층(58), P형의 상 분리층(59)에 의해 서로 전기적으로 분리된 N형 에피택셜 실리콘층(51) 내에는, P형 웰 영역(52A, 52B)이 형성되어 있다. 그리고, P형 웰 영역(52A, 52B)에 전하 전송용 MOS 트랜지스터 M2, M3이 각각 형성되어 있다. P+형 매립층(55), N+형 매립층(56), 중첩 영역(57)의 구조에 대해서는 도 1과 마찬가지이다.
전하 전송용 MOS 트랜지스터 M2의 드레인층 D는, P형 웰 영역(52A)에 형성된 P+형층(53)과 Al 배선 등으로 접속되어 있다. 이에 의해, 전하 전송용 MOS 트랜지스터 M2의 게이트·기체간 전압 Vgb=M2의 게이트·드레인간 전압 Vgd인 관계가 성립하기 때문에, 백 게이트 바이어스 효과에 의한 전하 전송용 트랜지스터의 임계값 전압 Vth의 상승이 방지된다. 전하 전송용 MOS 트랜지스터 M3에 대해서도 마찬가지이다. 이에 의해, 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M1∼M5의 온 저항이 저감되기 때문에, 대전류 출력의 차지 펌프 장치를 실현할 수 있다.
또한, P형 웰 영역(52A, 52B)의 각각에 인접한 N형 에피택셜 실리콘층(51)의 표면에는 전극 추출용 N+형층(71)이 형성되어 있다. 이들 각 N+형층(71)에 차지 펌프 장치의 출력 전압 Vout가 인가됨으로써, N형 에피택셜 실리콘층(51)은 플러스의 고전압 nVdd로 바이어스된다.
여기서, n은 차지 펌프 장치의 단수이고, Vdd는 그 전원 전압이다. 또한, P형 단결정 기판(50)은 접지 전위 0V 혹은 마이너스 전위로 바이어스되어 있는 것으로 한다. 이에 의해, P형 웰 영역(52A, 52B)과 N형 에피택셜 실리콘층(51)으로 형성되는 PN 접합, N형 에피택셜 실리콘층(51)과 P형 단결정 기판(50)으로 형성되는 PN 접합은 각각 역방향으로 바이어스된다.
또한, 상술한 바와 같은 디바이스 구조에 따르면, 래치 업은 발생하지 않는다. 그 이유에 대해서는 이하에 설명한다.
도 4에 도시한 바와 같이, 기생 NPN 트랜지스터 Tr3 및 기생 PNP 트랜지스터 Tr4가 형성된다. 여기서, 기생 NPN 트랜지스터 Tr3의 에미터는 전하 전송용 MOS 트랜지스터 M2의 드레인층 D, 베이스는 P형 웰 영역(52A), 콜렉터는 N형의 중첩 영역(57)(이것은 N형 에피택셜 실리콘층(51)과 연결되어 있음)으로 구성되어 있다. 또한, 기생 PNP 트랜지스터 Tr4의 에미터는 P형 웰 영역(52B), 베이스는 분리된 N형 에피택셜 실리콘층(51), 콜렉터는 P형의 하 분리층(58) 및 P형의 상 분리층(59)(이것은 P형 단결정 기판(50)과 연결되어 있음)이다.
그러나 기생 NPN 트랜지스터 Tr3과 기생 PNP 트랜지스터 Tr4는 하 분리층(58) 및 상 분리층(59)에 의해 전기적으로 분단되어 있다. 이 때문에, 도 20에 도시한 바와 같은 사이리스터가 형성되지 않는다. 따라서, 래치 업 내성이 대폭 향상되는 것으로 생각된다.
상술한 실시예에서는, 본 발명의 4단 딕슨 차지 펌프 장치에의 적용예에 대하여 설명하였지만, 그 단수는 4단에 한정되지 않는 것은 명백하다.
또한, 전하 전송용 MOS 트랜지스터를 N채널형으로 형성하였지만, P채널형으로 형성한 경우에도, 웰 영역 등의 극성을 반전시킴으로써 마찬가지로 적용할 수 있다. 마이너스 승압의 차지 펌프 장치에서는, 전하 전송용 MOS 트랜지스터에서의 기판과 소스의 접속 관계 및 클럭의 타이밍이, 플러스 승압의 차지 펌프 장치에 대하여 반대로 될 뿐이다.
또한, 전하 전송용 트랜지스터 M1∼M5는 게이트와 드레인을 공통 접속한 구성으로 하였지만, 이에 한정되지 않으며, 게이트와 드레인이 접속되어 있지 않고 전하 전송용 MOS 트랜지스터 M1∼M5가 온될 때에, 게이트·소스 사이에 높은 전압이 인가되는 회로 구성을 채용한 차지 펌프 장치에도 본 발명을 적용할 수 있어 마찬가지의 효과를 얻을 수 있다.
도 5는, 본 발명의 제2 실시예에 따른 차지 펌프 장치의 단면도이다. 이 차지 펌프 장치의 회로 구성은, 제1 실시예와 마찬가지이다. 도 5는 제1 실시예와 마찬가지로, 도 19의 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M2, M3을 나타내고 있다.
본 실시예가 제1 실시예와 다른 점은, P형 웰 영역(52A, 52B)의 하방에 P+형 매립층(55)이 형성되어 있지 않다는 점이다. P+형 매립층(55)이 없는 만큼, P형 웰 영역(52A, 52B)의 웰 저항을 저감하는 효과는 소실되지만, 하 분리층(58) 및 상 분리층(59)을 형성함으로써, 종래와 비교하면 래치 업 내성은 향상되는 것으로 생각된다.
도 6은 본 발명의 제3 실시예에 따른 차지 펌프 장치의 단면도이다. 이 차지 펌프 장치의 회로 구성은, 제1 실시예와 마찬가지이다. 도 6은 도 19의 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M2, M3을 나타내고 있다.
본 실시예가 제1 실시예와 다른 점은, P형 웰 영역(52A, 52B)의 하방에 P+형 매립층(55)이 형성되어 있지 않은 점 외에, N+형 매립층(56)도 형성되어 있지 않다는 점이다.
N+형 매립층(56)도 형성되어 있지 않은 만큼, N형 에피택셜 실리콘층(51)의 저항을 저감하는 효과는 소실되지만, 본 실시예에 대해서도 하 분리층(58) 및 상 분리층(59)을 형성함으로써, 종래에 비교하면, 래치 업 내성은 향상되는 것으로 생각된다.
다음으로 본 발명의 제4 실시예에 대하여, 도 7 내지 도 17을 참조하면서 설명한다. 본 실시예의 차지 펌프 장치에서는, 레벨 시프트 회로에 의해, 전하 전송용 MOS 트랜지스터의 게이트에 레벨 시프트한 전압을 인가함으로써, 그 온 저항을 더욱 작게 한다. 이에 의해, 더욱 대전류의 차지 펌프 장치를 실현할 수 있다. 그런데, 레벨 시프트 회로는 고전압을 출력하기 때문에, 고내압 트랜지스터를 이용하여 회로를 구성할 필요가 있다. 따라서, 상술한 제1 실시예에서 이용한 디바이스에 고내압 MOS 트랜지스터를 가하였다.
따라서, 본 실시예의 차지 펌프 장치에 적용되는 디바이스 구조를 설명하기 전에, 레벨 시프트 회로를 포함한 차지 펌프 장치의 회로 구성에 대하여 설명한다.
도 7에서, 4개의 전하 전송용 MOS 트랜지스터 M1∼M4는 직렬 접속되어 있다. 전단의 M1, M2는 N채널형, 후단의 M3, M4는 P채널형이다. 이 점은 제1∼제3 실시예와는 다르다. 또한, M1∼M4의 게이트·기체간 전압 Vgb는 게이트·드레인간 전압 Vgd와 동일 값이 되도록, 드레인과 기체가 동일 전위가 되도록 접속하여, 백 게이트 바이어스 효과를 억제하고 있다. 이 점은 제1∼제3 실시예와 마찬가지이다.
또한, M1의 소스에는 입력 전압 Vin으로서 전원 전압 Vdd가 공급되어 있다. 또한, M4의 드레인으로부터의 승압 전압 Vout가 출력되어, 전류 부하 L에 공급된다.
C1, C2, C3은 전하 전송용 MOS 트랜지스터 M1∼M4의 접속점(펌핑 노드)에 일단이 접속된 결합 컨덴서이다. 결합 컨덴서 C1∼C3의 타단에는 클럭 펄스 CLK와 이것과 역상의 클럭 펄스 CLKB가 교대로 인가된다. 클럭 펄스 CLK, CLKB는 도시하지 않은 클럭 드라이버로부터 출력된다. 이 클럭 드라이버에는 전원 전압 Vdd가 공급되어 있는 것으로 한다.
전하 전송용 MOS 트랜지스터 M1과 M2의 각 게이트에는 반전 레벨 시프트 회로 S1과 S2의 출력이 공급되어 있다. 또한, 전하 전송용 MOS 트랜지스터 M3과 M4의 각 게이트에는 비반전 레벨 시프트 회로 S3과 S4의 출력이 공급되어 있다.
반전 레벨 시프트 회로 S1, S2의 회로 구성 및 동작 파형도를 도 8에 도시한다. 도 8의 (a)에 도시한 바와 같이, 이 반전 레벨 시프트 회로는 입력 인버터 INV, 차동 입력 MOS 트랜지스터 M11과 M12, 크로스 접속된 MOS 트랜지스터 M13과 M14를 구비한다. 또한, 이들 외에 풀업 접속된 MOS 트랜지스터 NI15, NI16을 구비하고 있다. 그리고, MOS 트랜지스터 M15의 게이트에는 전압 V12가 인가됨과 함께 소스에는 전위 A가 인가되어 있다.
또한, MOS 트랜지스터 M16의 게이트에는 V12와 역상인 전압 V11이 인가됨과 함께 소스에는 전위 B가 인가되어 있다. 여기서, 전위 A>전위 B이다. M11, M12는 N채널형, M13∼M16은 P채널형이며, 모두 고내압 MOS 트랜지스터이다.
또한, 도 8의 (b)에 도시한 바와 같이, 상술한 구성의 레벨 시프트 회로에서, MOS 트랜지스터 M15, M16을 인버터 구성으로 하도록 변경해도 된다.
상술한 구성의 반전 레벨 시프트 회로의 동작 파형을 도 8의 (c)에 도시한다. 이 레벨 시프트 회로는 전위 A와 중간 전위 B(A>B>0V)를 교대로 출력한다.
다음으로, 비반전 레벨 시프트 회로 S3, S4의 회로 구성 및 동작 파형도를 도 9에 도시한다. 반전 레벨 시프트 회로 S1, S2와 다른 점은, 전위 A로 풀업된 MOS 트랜지스터 M15의 게이트에 전압 V11이 인가되고, 전위 B로 풀업된 MOS 트랜지스터 M16의 게이트에 전압 V12가 인가되어 있는 점이다(도 9의 (a)). 또한, 도 9의 (b)에 도시한 바와 같이, MOS 트랜지스터 M15, M16을 인버터 구성으로 해도 된다.
도 9 (c)의 동작 파형도에 도시한 바와 같이, 이 비반전 레벨 시프트 회로 S3, S4는 입력 전압 IN에 대하여 비반전의 레벨 시프트 동작을 행한다.
상술한 레벨 시프트 회로를 이용함으로써, 후술하는 바와 같이, 전하 전송용 MOS 트랜지스터 M3, M4의 게이트·드레인간 전압의 절대값을 일정 전압(2Vdd)으로 일치시키는 것이 가능해진다.
반전 레벨 시프트 회로 S1, S2, 비반전 레벨 시프트 회로 S3, S4와 차지 펌프 회로와의 접속 관계는 이하와 같다. 반전 레벨 시프트 회로 S1에는 클럭 펄스 CLK', 반전 레벨 시프트 회로 S2에는 클럭 펄스 CLKB'가 입력된다. 클럭 펄스 CLK'와 CLKB'는 각각 클럭 펄스 CLK와 CLKB로부터 작성되지만, 전하 전송용 MOS 트랜지스터 M1∼M4에 전류가 역류하는 것을 방지하기 위해, 로우(Low) 기간이 짧게 되어 있다.
즉, 전하 전송용 MOS 트랜지스터 M1∼M4가 완전하게 오프하고 나서 클럭 펄스 CLK와 CLKB의 변화에 의해 각 펌핑 노드의 승압을 행하도록 하고 있다. 상기 클럭 펄스의 위상 관계는 도 10에 도시되어 있다.
또한, 도 7에 도시되어 있는 바와 같이, 반전 레벨 시프트 회로 S1의 고전위측의 전원(전위 A)으로서는, 승압된 1단 후의 펌핑 노드의 전압 V2를 귀환하여 이용한다.
마찬가지로 반전 레벨 시프트 회로 S2의 고전위측의 전원(전위 A)으로서 승압된 1단 후의 펌핑 노드의 전압 V3을 귀환하여 이용한다. 또한, 반전 레벨 시프트 회로 S1, S2의 저전위측의 전원(전위 B)으로서는, 각 단의 전압인 Vdd, V1이 각각 인가되어 있다.
한편, 비반전 레벨 시프트 회로 S3의 저전위측의 전원(전위 B)으로서는, 1단 전의 펌핑 노드의 전압 V1이 이용되고, 마찬가지로 비반전 레벨 시프트 회로 S4의 저전위측의 전원(전위 B)으로서는, 1단 전의 펌핑 노드의 전압 V2가 이용된다. 또한, 비반전 레벨 시프트 회로 S3, S4의 고전위측의 전원(전위 A)으로서는, 각 단의 전압인 V3, Vout가 각각 인가되어 있다.
이들 구성에 의해, 전하 전송용 트랜지스터 M1∼M4의 게이트·드레인간 전압 Vgd(트랜지스터가 온 상태일 때)는 이하와 같이 2Vdd로 일치시키는 것이 유도된다. 우선, 다음 식의 관계가 성립한다.
Vgd(M1)=V2(High)-Vdd
Vgd(M2)=V3(High)-V1(High)
Vgd(M3)=V1(Low)-V3(Low)
Vgd(M4)=V2(Low)-Vout
다음으로, 정상 상태의 차지 펌프의 승압 동작으로부터, 또한 이하의 관계가 성립한다
V1(High)=2Vdd, V1(Low)=Vdd
V2(High)=3Vdd, V2(Low)=2Vdd
V3(High)=4Vdd, V3(Low)=3Vdd, Vout=4Vdd
이들 관계식으로부터, 모든 전하 전송용 MOS 트랜지스터의 온 시의 Vgd의 절대값은 표 1에 도시한 바와 같이 동일값 2Vdd로 되는 것이 유도된다. 따라서, 높은 Vgd에 의해 전하 전송용 MOS 트랜지스터 M1∼M4의 온 저항이 내려가서, 고효율이며 대출력 전류의 차지 펌프 회로를 실현할 수 있다. 또한, 전하 전송용 MOS 트랜지스터 M1∼M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 2Vdd에 견디는 두께로 설계하면 되기 때문에, 전하 전송용 MOS 트랜지스터의 Vgd가 불균일한 경우에 비해, 온 저항(ON-state resistance)을 낮게 설계할 수 있어 효율적이다.
전하 전송용 MOS 트랜지스터의 게이트/드레인간 전압 Vgd
MOSFET M1 M2 M3 M4
Vgd 2Vdd 2Vdd -2Vdd -2Vdd
도 10은 차지 펌프 회로의 동작을 설명하기 위한 타이밍도이다. 전하 전송용 MOS 트랜지스터 M1∼M4는 클럭 펄스에 따라 교대로 온·오프를 반복한다. 여기서, 반전 레벨 시프트 회로 S1과 S2, 비반전 레벨 시프트 회로 S3과 S4에 인가되는 클럭 펄스 CLK', CLKB'는 듀티가 50%가 아니다. 즉, 도면에 도시한 바와 같이 로우(Low) 기간이 짧게 설정되어 있다. 이 때문에, 전하 전송용 MOS 트랜지스터 M1∼M4의 온 기간은 짧아진다. 이 이유는 이하와 같다.
전하 전송용 MOS 트랜지스터 M1∼M4는 다이오드 접속되어 있지 않기 때문에 역방향 전류가 흐를 위험이 있으며, 이것은 전력 효율을 악화시킨다. 따라서, 이 역방향 전류를 방지하기 위해, 전하 전송용 MOS 트랜지스터 M1∼M4의 온 기간은 짧게 하고, 오프 기간에, 결합 컨덴서 C1∼C3에 인가되는 클럭 펄스 CLK, CLKB를 변화시켜 펌핑을 행한다.
또한, 도 11은 각 펌핑 노드의 전압 파형 V1, V2, V3을 도시하는 도면이다. 도면에서, Vφ는 클럭 펄스 CLK', CLKB'의 진폭, ΔVds는 MOS 트랜지스터 M1∼M4의 드레인·소스간 전압이다.
다음에 상술한 차지 펌프 장치의 디바이스 구조에 대하여 도 12 및 도 13을 참조하면서 설명한다. 도 12는 도 7에 도시한 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M1, M2의 구조를 도시하는 단면도이다. 또한, 도 13은 도 8에 도시한 반전 레벨 시프트 회로 S1, S2, 도 9에 도시한 비반전 레벨 시프트 회로 S3, S4의 N채널형의 고내압 MOS 트랜지스터 M11, M12의 디바이스 구조를 도시하는 단면도이다.
상술한 바와 같이 제1 실시예에서는, N+형 매립층(56)이 P+형 매립층(55)에 중첩되어 있었다(도 1, 도 4 참조). 이 때문에, N채널형 MOS 트랜지스터의 소스 드레인 내압이 어느 정도 높아지면, N채널형 MOS 트랜지스터의 내압은 드레인층 D(혹은 소스층 S)와 N+형 매립층(56) 사이의 내압으로 결정되게 된다. 이것은, 드레인층 D(혹은 소스층 S)로부터의 공핍층이 N+형 매립층(56)까지 도달하게 되기 때문이다.
특히, 레벨 시프트 회로에 이용되는 고내압 MOS 트랜지스터에 대해서는, 예를 들면 20V 정도의 소스 드레인 내압이 필요하게 되지만, 드레인층 D(혹은 소스층 S)와 N+형 매립층(56) 사이의 내압으로 결정되기 때문에, 이 목표 내압을 실현하는 것이 곤란하다는 것을 알 수 있었다.
따라서, N형 에피택셜 실리콘층(51)을 두껍게 형성하여, 드레인층 D(혹은 소스층 S)와 N+형 매립층(56)과의 거리 Xd(도 1 참조)를 크게 하는 것을 생각할 수 있다. 그러나, 그렇게 하면, P형 웰 영역(52B)과 P+형 매립층(55) 사이가 멀어지게 되어, P+형 매립층(55)을 형성한 효과, 즉 웰 저항의 저감과 래치 업 내성의 향상 등의 효과가 얻어지지 않게 된다.
따라서, 본 실시예에서는 N형 에피택셜 실리콘층(51)을 2단으로 적층하는 구조로 하였다(이하, 2단 에피택셜 실리콘층 구조라고 함). 즉, P형 단결정 실리콘 기판(50) 상의 N+ 매립층(56)의 형성 예정 영역에 N형 불순물(안티몬이나 비소)을 이온 주입법 등에 의해 도입한 후, 제1 N형 에피택셜 실리콘층(51A)을 기상 성장시킨다. 그 후, P+ 매립층(55), 하 분리층(58)의 형성 예정 영역에 P형 불순물(붕소 등)을 이온 주입법 등에 의해 도입한 후, 제2 N형 에피택셜 실리콘층(51B)을 기상 성장시킨다.
상기 N형 불순물 및 P형 불순물은 기상 성장 중에 열 확산되지만, 충분한 확산 거리를 얻기 위해 소정의 확산 공정을 실시해도 된다. 그 후, 제2 N형 에피택셜 실리콘층(51B)의 상면으로부터 불순물을 이온 주입이나 열 확산법에 의해 도입하여, P형 웰 영역(52A, 52B, 52C)을 형성한다. 또한, 마찬가지로 하여, 하 분리층(58)과 상하 방향으로 일체화되는 상 분리층(59)을 형성한다.
이에 의해, 도 12에 도시한 바와 같이 전하 전송용 MOS 트랜지스터 M1, M2의 형성 영역에 대해서는, P형 웰 영역(52A, 52B)은 제2 N형 에피택셜 실리콘층(51B) 내에 형성되고, P형 웰 영역(52A, 52B) 아래에는 P+형 매립층(55)이 접하여 형성된다. P+형 매립층(55)은, 제1 N형 에피택셜 실리콘층(51A)과 제2 N형 에피택셜 실리콘층(51B)과의 경계에 걸쳐 형성되며, P+형 매립층(55) 아래에 N+형 매립층(56)이 접하여 형성된다.
따라서, 2단 에피택셜 구조를 채용함으로써, P+형 매립층(55)과 N+형 매립층(56)과의 중첩 영역이 좁아지고, 결과적으로 P+형 매립층(55)은 상하 방향으로 폭 넓게 형성된다. 이 때문에, 전하 전송용 MOS 트랜지스터 M1, M2의 드레인층 D(또는 소스층 S)와 N+형 매립층(56)과의 거리 Xd1을 크게 할 수 있어, 소스 드레인 내압을 확보할 수 있다.
도 13에 도시한 바와 같이 고내압 MOS 트랜지스터에 대해서도 마찬가지이다. 즉, P형 웰 영역(52C)은 제2 N형 에피택셜 실리콘층(51B) 내에 형성되고, P형 웰 영역(52)의 아래에는 P+형 매립층(55)이 접하여 형성된다. P형 매립층(55)은, 제1 N형 에피택셜 실리콘층(51A)과 제2 N형 에피택셜 실리콘층(51B)과의 경계에 걸쳐 형성되며, P+형 매립층(55) 아래에는 N+형 매립층(56)이 접하여 형성된다.
그리고, P형 웰 영역(52C) 내에 고내압 MOS 트랜지스터가 형성된다. 고내압 MOS 트랜지스터는, 고농도의 소스층 N+S와 고농도의 드레인층 N+D, 저농도이며 깊은 소스층 N-S와 저농도이며 깊은 드레인층 N-D, 게이트 절연막 상에 형성된 게이트 전극 G를 갖고 있다.
따라서, 2단 에피택셜 구조를 채용함으로써, P+형 매립층(55)과 N+형 매립층(56)과의 중첩 영역이 좁아지고, 결과적으로 P+형 매립층(55)은 상하 방향으로 폭 넓게 형성된다. 이에 따라, 고내압 MOS 트랜지스터의 드레인층(또는 소스층)과 N+형 매립층(56)과의 거리 Xd2를 크게 할 수 있어, 소스 드레인 내압을 확보할 수 있다.
도 14∼도 16은 2단 에피택셜 실리콘층 구조의 제조 방법을 도시하는 도면이다. 이 제조 방법은 도 13의 고내압 MOS 트랜지스터, 도 12의 전하 전송용 MOS 트랜지스터 M1, M2에 공통으로 적용할 수 있지만, 여기서는 도 13의 고내압 MOS 트랜지스터에의 적용에 대하여 설명한다.
우선, 도 14의 (a)에 도시한 바와 같이, P형 단결정 실리콘 기판(50)의 표면에, 안티몬 또는 비소와 같은 N형 불순물을, 산화막(90)을 마스크로 하여 선택적으로 확산시킨다. 이에 의해, N+형층(56)이 형성된다. 그 시트 저항은 30Ω/□ 정도이다.
그리고, 도 14의 (b)에 도시한 바와 같이, 제1 N형 에피택셜 실리콘층(51A)을 기상 성장시킨다. 그 두께는 1∼3㎛ 정도, 비저항은 1∼2Ω·㎝ 정도인 것이 바람직하다. N+형층(56)은 제1 N형 에피택셜 실리콘층(51A)에도 확산되어, N+형 매립층(56)으로 된다.
다음으로, 도 14의 (c)에 도시한 바와 같이, 제1 N형 에피택셜 실리콘층(51A) 상에 포토레지스트층(91)을 형성하고, P+형 매립층(55) 및 P형의 하 분리층(58)의 형성 예정 영역에 P형 불순물, 예를 들면 붕소를 이온 주입한다. 이 때의 가속 전압은 160KeV, 도우즈량은 1×1014/㎠ 정도이다. 그 후, 1000℃에서 1시간 정도 열 확산 처리를 행한다.
다음으로, 도 15의 (a)에 도시한 바와 같이, 제1 N형 에피택셜 실리콘층(51A)상에, 제2 N형 에피택셜 실리콘층(51B)을 기상 성장시킨다. 그 두께는 2∼4㎛ 정도, 비저항은 1∼2Ω·㎝ 정도인 것이 바람직하다. 이에 의해, 제1 N형 에피택셜 실리콘층(51A)과 제2 N형 에피택셜 실리콘층(51B)과의 경계에 걸쳐, P+형 매립층(55)이 형성된다. 동시에, P형의 하 분리층(58)이 형성된다.
다음으로, 도 15의 (b)에 도시한 바와 같이, 제2 N형 에피택셜 실리콘층(51B) 상에 포토레지스트층(92)을 형성하고, 포토레지스트층(92)을 마스크로 하여 P형 웰 영역(52C)의 형성 예정 영역에 P형 불순물, 예를 들면 붕소를 이온 주입한다. 그 조건은, 가속 전압 40KeV, 도우즈량 3×1014/㎠이다. 그 후, 포토레지스트층(92)을 제거하고, 1100℃에서 1시간 정도 열 확산 처리를 행하면, 제2 N형 에피택셜 실리콘층(51B) 내에 P형 웰 영역(52C)이 형성된다.
다음으로, 도 16의 (a)에 도시한 바와 같이, 제2 N형 에피택셜 실리콘층(51B) 상에 포토레지스트층(93)을 형성하고, 포토레지스트층(93)을 마스크로 하여, P형의 상 분리층(59)의 형성 예정 영역에 P형 불순물, 예를 들면 붕소를 이온 주입한다. 그 조건은, 가속 전압 40KeV, 도우즈량 1×1014/㎠이다. 그 후, 포토레지스터층(93)을 제거하고, 1100℃에서 1시간 정도의 열 확산 처리를 행하면, 도 16의 (b)에 도시한 바와 같이, P형의 상 분리층(59)이 형성된다. P형의 상 분리층(59)은 하 분리층(58)과 일체화된다.
이상과 같이, 2단 에피택셜 구조를 채용함으로써, P+형 매립층(55)과 N+형 매립층(56)과의 중첩 영역이 좁아지고, 결과적으로 P+형 매립층(55)은 상하 방향으로 폭 넓게 형성된다. 이것은 환언하면, 보다 깊은 P형 웰 영역(52)을 형성할 수 있다는 것이다. 깊은 웰은 고내압화를 위해 유리하다. 즉, 고내압 MOS 트랜지스터의 드레인층(또는 소스층)과 N+형 매립층(56)과의 거리를 크게 할 수 있기 때문에 소스 드레인 내압을 향상시킬 수 있다.
그런데, 고내압 MOS 트랜지스터의 소스 드레인 내압을 높게 하기 위해서는, 도 13에 도시한 바와 같이, 저농도의 드레인층 N-D를 고농도의 드레인층 N+D보다 깊게 형성하고, 저농도의 소스층 N-S를 고농도의 소스층 N+S보다 깊게 형성하면 된다. 이것은 드레인(또는 소스)으로부터의 공핍층을 확대하여 전계 집중을 완화하기 위해서이다.
이 경우에도 2단 에피택셜 구조를 채용함으로써, 저농도의 드레인층 N-D(또는 저농도 소스층 N-S)와 N+형 매립층(56)과의 거리 Xd2가 커지기 때문에, 소스 드레인 내압이 저농도의 드레인층 N-D(또는 저농도 소스층 N-S)와 N+형 매립층(56) 사이의 내압으로 결정되게 되는 것이 방지된다. 즉, 래치 업 내성의 저하 등을 초래하지 않고 한층 더 고내압화를 추구하는 것이 가능하다.
여기서, 목표로 하는 소스 드레인 내압과 에피택셜 조건의 관계에 대하여 부가하면, 내압 20V를 목표로 하는 경우, 제1 N형 에피택셜 실리콘층(51A)의 두께는 2㎛, 내압 30V를 목표로 하는 경우, 제1 N형 에피택셜 실리콘층(51A)의 두께는 3㎛이다. 이 경우, 제2 N형 에피택셜 실리콘층(51B)의 두께는 3.5㎛로 한다.
또한, 상술한 2단 에피택셜 구조는 적은 열 확산량으로 깊은 P형 웰 영역을 형성할 수 있다고 하는 효과도 갖고 있다. 즉, P형 웰 영역(52A, 52B, 52C)은 그 하측의 P+형 매립층(55)과 일체화되어 있기 때문에, 실질적으로는 P형 매립층(55)의 깊이까지를 P형 웰 영역의 깊이로 간주할 수 있다.
예를 들면 CMOS의 P형 웰 영역은 기판의 표면으로부터 붕소 등의 불순물을 기판 내부로 확산시켜 형성하지만, 깊은 웰을 형성하기 위해서는 고온에서 장시간의 열 확산 처리가 필요하다.
이에 대하여, 2단 에피택셜 구조에서는, P+형 매립층(55)을 제1 N형 에피택셜 실리콘층(51A)으로부터 제2 N형 에피택셜 실리콘층(51B)으로 확산시키고, P형 웰 영역(52A)을 제2 N형 에피택셜 실리콘층(51B)으로부터 하측으로 확산시키고 있기 때문에, 열 처리량을 매우 억제할 수 있다.
예를 들면, 동일한 깊이의 웰을 형성하기 위해, 종래의 CMOS 프로세스에서는 열 처리 온도로서 1200℃가 필요한 데 대하여, 2단 에피택셜 구조에서는 상술한 바와 같이 1100℃ 정도로 충분하다. 이에 의해, P형 웰 영역(52A, 52B, 52C)의 가로 방향의 확산도 억제되기 때문에, 결과적으로 차지 펌프 장치의 패턴 면적을 축소할 수 있다.
도 17은 도 7에 도시한 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M1, M2, M3, M4의 디바이스 구조를 도시하는 단면도이다. 또한, 도 12와 동일한 구성 부분에 대해서는 동일한 부호를 붙이고 상세한 설명을 생략한다.
2단 에피택셜 구조에서, 제2 N형 에피택셜 실리콘층(51B) 내에, P형 웰 영역(52A, 52B), N형 웰 영역(80A, 80B)이 각각 인접하여 형성되어 있다. 이들 4개의 웰 영역은 인접 영역에 형성된 P형의 하 분리층(58) 및 P형의 상 분리층(59)에 의해 서로 분리되어 있다.
그리고, P형 웰 영역(52A) 내에 N채널의 전하 전송용 MOS 트랜지스터 M1이, P형 웰 영역(52B) 내에 N채널의 전하 전송용 MOS 트랜지스터 M2가 형성되어 있다. N채널의 전하 전송용 MOS 트랜지스터 M1의 게이트에는 반전 레벨 시프트 회로 S1의 출력 전압 VS1이 인가되고, N채널의 전하 전송용 MOS 트랜지스터 M2의 게이트에는 반전 레벨 시프트 회로 S2의 출력 전압 VS2가 인가되어 있다. 또한, N채널의 전하 전송용 MOS 트랜지스터 M1의 드레인층은 P형 웰 영역(52A)에, N채널의 전하 전송용 MOS 트랜지스터 M2의 드레인층은 P형 웰 영역(52B)에, 각각 접속되어 있다.
또한, N형 웰 영역(80A) 내에 P채널의 전하 전송용 MOS 트랜지스터 M3이, N형 웰 영역(80B) 내에 P채널의 전하 전송용 MOS 트랜지스터 M4가 형성되어 있다. P채널의 전하 전송용 MOS 트랜지스터 M3의 게이트에는 비반전 레벨 시프트 회로 S3의 출력 전압 VS3이 인가되고, P채널의 전하 전송용 MOS 트랜지스터 M4의 게이트에는 비반전 레벨 시프트 회로 S4의 출력 전압 VS4가 인가된다.
또한, P채널의 전하 전송용 MOS 트랜지스터 M3의 드레인층은 N형 웰 영역(80A)에, P채널의 전하 전송용 MOS 트랜지스터 M4의 드레인층은 N형 웰 영역(80B)에, 각각 접속되어 있다.
또한, P형 단결정 실리콘 기판(50)은 접지 전위 또는 마이너스 전위로 바이어스됨과 함께, N형 에피택셜 실리콘층(51B)은 차지 펌프 장치의 출력 전압 Vout로 바이어스되어 있는 것으로 한다.
상술한 구성의 차지 펌프 장치에 따르면, 전하 전송용 MOS 트랜지스터 M1∼M4의 백 게이트 바이어스 효과가 억지되기 때문에, 온 저항이 저감되어, 대전류의 차지 펌프 장치를 실현할 수 있다.
또한, 전하 전송용 MOS 트랜지스터 M1∼M4를 N형 에피택셜 실리콘층(51B) 내에 형성하여, P형의 하 분리층(58) 및 P형의 상 분리층(59)에 의해 분리되어 기생 바이폴라 트랜지스터로 이루어지는 사이리스터가 형성되지 않도록 하고 있기 때문에, 래치 업 내성을 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치에 따르면, P+형 매립층(55)을 형성함으로써 P형 웰 영역(52, 52A, 52B)의 웰 저항을 저감하여 래치 업 내성을 향상시킬 수 있다. 또한, N+형 매립층(56)을 형성함으로써, P형 웰 영역(52, 52A, 52B)의 전위는 P형 단결정 실리콘 기판(50)으로부터 독립적으로 설정 가능하게 된다.
또한, 이러한 P형 웰 영역(52, 52A, 52B) 내에 형성된 N채널형 MOS 트랜지스터의 드레인과 P형 웰 영역(52, 52A, 52B)을 각각 접속함으로써, MOS 트랜지스터의 백 게이트 바이어스 효과(임계값 전압의 상승)를 억지하는 효과가 얻어진다. 이에 따라, MOS 트랜지스터의 온 저항이 저감된다.
또한 상기한 반도체 장치의 구조를 차지 펌프 장치의 전하 전송용 MOS 트랜지스터에 적용하면, 래치 업 내성의 향상, 전하 전송용 MOS 트랜지스터의 온 저항 저감에 의한 대전류화라는 효과가 얻어진다.
도 1은 본 발명의 제1 실시예에 따른 본 발명의 BICMOS 기술로 형성된 디바이스 구조를 도시하는 도면.
도 2는 본 발명의 제1 실시예에 따른 BICMOS 기술로 형성된 디바이스 구조를 도시하는 도면.
도 3은 본 발명의 제1 실시예에 따른 종형 PNP 바이폴라 트랜지스터를 도시하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 차지 펌프 장치의 단면 구조를 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 차지 펌프 장치의 단면도.
도 6은 본 발명의 제3 실시예에 따른 차지 펌프 장치의 단면도.
도 7은 본 발명의 제4 실시예에 따른 차지 펌프 장치의 회로도.
도 8은 본 발명의 제4 실시예에 따른 반전 레벨 시프트 회로 S1, S2의 회로 구성 및 동작 파형을 도시하는 도면.
도 9는 본 발명의 제4 실시예에 따른 비반전 레벨 시프트 회로 S3, S4의 회로 구성 및 동작 파형을 도시하는 도면.
도 10은 본 발명의 제4 실시예에 따른 차지 펌프 장치에서의 클럭 펄스 및 전하 전송 트랜지스터의 게이트 신호의 위상 관계를 도시하는 도면.
도 11은 본 발명의 제4 실시예에 따른 차지 펌프 장치의 각 펌핑 노드의 전압 파형 V1, V2, V3을 도시하는 도면.
도 12는 본 발명의 제4 실시예에 따른 차지 펌프 장치의 전하 전송용 트랜지스터 M1, M2의 구조를 도시하는 단면도.
도 13은 본 발명의 제4 실시예에 따른 차지 펌프 장치에 이용되는 N채널형의 고내압 MOS 트랜지스터 M11, M12의 디바이스 구조를 도시하는 단면도.
도 14는 2단 에피택셜 실리콘층 구조의 제조 방법을 도시하는 도면.
도 15는 2단 에피택셜 실리콘층 구조의 제조 방법을 도시하는 도면.
도 16은 2단 에피택셜 실리콘층 구조의 제조 방법을 도시하는 도면.
도 17은 본 발명의 제4 실시예에 따른 차지 펌프 장치의 전하 전송 트랜지스터 M1, M2, M3, M4의 디바이스 구조를 도시하는 단면도.
도 18은 종래예에 따른 4단의 딕슨 차지 펌프 장치의 회로도.
도 19는 종래예에 따른 차지 펌프 장치의 회로도.
도 20은 종래예에 따른 차지 펌프 장치를 CMOS 구조로 실현한 경우의 단면도.
도 21은 종래예에 따른 차지 펌프 장치의 동작 개시 시의 V1, V2의 회로 시뮬레이션에 의한 파형도.
<도면의 주요 부분에 대한 부호의 설명>
50 : P형의 단결정 실리콘 기판
51 : N형 에피택셜 실리콘층
52 : P형 웰 영역
53 : 기판 바이어스용의 P+형층
54 : N형 웰 영역
55 : P+형 매립층
56 : N+형 매립층
57 : 중첩 영역
58 : P형 하 분리층
59 : P형 상 분리층
60 : P형 베이스 영역
61 : N+형 매립층
62 : 필드 산화막

Claims (10)

  1. 제1 도전형의 단결정 반도체 기판과, 이 단결정 반도체 기판 상에 성장된 제2 도전형의 에피택셜 반도체층과, 이 에피택셜 반도체층 내에 형성된 제1 도전형 웰 영역과, 상기 제1 도전형 웰 영역의 저부에 접하는 제1 도전형의 매립층과, 이 제1 도전형의 매립층에 부분적으로 중첩하여 형성되며, 상기 제1 도전형 웰 영역을 상기 단결정 반도체 기판으로부터 전기적으로 분리하는 제2 도전형의 매립층과, 상기 제1 도전형 웰 영역 내에 형성된 MOS 트랜지스터를 포함하고,
    상기 제2 도전형의 매립층은, 상기 제1 도전형의 매립층보다 고농도인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전형 웰 영역 내에 해당 웰 영역과 동일 도전형의 웰 전위 설정용의 확산층을 형성하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전형 웰 영역 내에 해당 웰 영역과 동일 도전형의 확산층이 형성되며, 상기 확산층과 상기 MOS 트랜지스터의 드레인층을 접속하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제1 도전형의 단결정 반도체 기판과, 이 단결정 반도체 기판 상에 성장된 제2 도전형의 에피택셜 반도체층과, 이 에피택셜 반도체층 내에 형성된 복수의 제1 도전형 웰 영역과, 상기 복수의 제1 도전형 웰 영역간에 형성된 제1 도전형 분리층과, 상기 복수의 제1 도전형 웰 영역의 저부에 접하는 제1 도전형의 매립층과, 이 매립층에 부분적으로 중첩하여 형성되며, 상기 제1 도전형 웰 영역을 상기 단결정 반도체 기판으로부터 전기적으로 분리하는 제2 도전형의 매립층을 포함하며,
    상기 제2 도전형의 매립층은 상기 제1 도전형의 매립층보다 고농도이고,
    상기 복수의 제1 도전형 웰 영역 내에 각각 MOS 트랜지스터를 형성함과 함께, 상기 MOS 트랜지스터의 드레인층과 상기 MOS 트랜지스터가 형성되어 있는 제1 도전형 웰 영역을 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 도전형 분리층은 상기 에피택셜 반도체층으로부터 하방으로 확산된 상 분리층과, 상기 단결정 반도체 기판으로부터 상방으로 확산된 하 분리층을 갖고, 상기 상 분리층의 하부와 상기 하 분리층의 상부는 상기 에피택셜 반도체층 내에서 중첩되어 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 제5항에 있어서,
    상기 제1 도전형 웰 영역 내에 그 제1 도전형 웰 영역과 동일 도전형의 웰 전위 설정용의 확산층을 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서,
    상기 제1 도전형 웰 영역 내에 해당 웰 영역과 동일 도전형의 확산층이 형성되며, 상기 확산층과 상기 MOS 트랜지스터의 드레인층을 접속하는 것을 특징으로 하는 반도체 장치.
  10. 삭제
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