KR100764298B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100764298B1
KR100764298B1 KR1020060026754A KR20060026754A KR100764298B1 KR 100764298 B1 KR100764298 B1 KR 100764298B1 KR 1020060026754 A KR1020060026754 A KR 1020060026754A KR 20060026754 A KR20060026754 A KR 20060026754A KR 100764298 B1 KR100764298 B1 KR 100764298B1
Authority
KR
South Korea
Prior art keywords
diffusion layer
type
region
drain
layer
Prior art date
Application number
KR1020060026754A
Other languages
English (en)
Other versions
KR20060106699A (ko
Inventor
세이지 오따께
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20060106699A publication Critical patent/KR20060106699A/ko
Application granted granted Critical
Publication of KR100764298B1 publication Critical patent/KR100764298B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/20—Modifications to facilitate cooling, ventilating, or heating
    • H05K7/20009—Modifications to facilitate cooling, ventilating, or heating using a gaseous coolant in electronic enclosures
    • H05K7/20136—Forced ventilation, e.g. by fans
    • H05K7/20172—Fan mounting or fan specifications
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/20—Cooling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Thermal Sciences (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

종래의 반도체 장치에서는, N채널형 MOS 트랜지스터의 드레인 구조에 의해, ON 저항값이 증대된다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, P형의 기판(1)상에 N형의 에피택셜층(2)이 퇴적되어 있다. 에피택셜층(2)에는 백게이트 영역으로서 이용되는 P형의 확산층(5)이 형성되어 있다. 드레인 영역으로서 이용되는 N형의 확산층(8)이 P형의 확산층(5)의 주위를 둘러싸도록 형성되어 있다. 그리고, P형의 확산층(5)과 N형의 확산층(8)이 그 일부의 영역을 중첩시키고 있다. 이 구조에 의해, 드레인-소스간의 이간 거리를 단축시켜 ON 저항값을 저감할 수 있다. 또한, 드레인 영역에 농도 구배를 형성할 수 있기 때문에, 소자 형성 영역을 축소하면서 내압 특성을 유지할 수 있다.
반도체 기판, ON 저항값, 차지 펌프 장치, 에피택셜층, 확산층, 드레인 영역, 백게이트 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에서의 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 실시예에서의 반도체 장치를 설명하는 상면도.
도 3은 종래의 실시예에서의 차지 펌프 장치의 회로도.
도 4는 본 발명의 실시예에서의 차지 펌프 장치의 회로도.
도 5는 본 발명의 실시예에서의 차지 펌프 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형의 단결정 실리콘 기판
2 : N형의 에피택셜층
3 : P형의 분리 영역
4 : N형의 매립 확산층
5 : P형의 확산층
8 : N형의 확산층
10 : 게이트 전극
[특허 문헌 1] 일본 특개2004-140404호 공보(제10∼11페이지, 도 1∼도 2)
[특허 문헌 2] 일본 특개2002-314065호 공보(제5∼7페이지, 도 1∼도 2)
본 발명은 드레인 영역의 구조에 의해, ON 저항값을 저감하여 대전류화를 실현하는 반도체 장치에 관한 것이다.
종래의 반도체 장치로서 하기의 기술이 알려져 있다. 예를 들면, CMOS 트랜지스터에서는, 실리콘 기판에 P형의 웰 영역 및 N형의 웰 영역이 형성되어 있다. P형의 웰 영역에는 N채널형의 MOS 트랜지스터가 형성되어 있다. N형의 웰 영역에는 P채널형의 MOS 트랜지스터가 형성되어 있다. 예를 들면, N채널형의 MOS 트랜지스터에서는 P형의 웰 영역에 LDD 구조로 이루어지는 소스 영역 및 드레인 영역이 형성되어 있다. 이때, 소스 영역 및 드레인 영역은 실리콘 기판에 형성된 P형의 웰 영역에, N형 불순물을 이온 주입하여 형성되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 종래의 반도체 장치로서 하기의 기술이 알려져 있다. 예를 들면, N채널형의 MOS 반도체 장치에서는, P형의 단결정 실리콘 기판 상에 N형의 에피택셜층이 퇴적되어 있다. N형의 에피택셜층에는 P형의 웰 영역이 형성되어 있다. P형의 웰 영역에는 N형의 소스 영역이 형성되어 있다. P형의 웰 영역은 N형의 에피택셜층 상의 게이트 전극에 대하여, 그 일부의 하방까지 형성되어 있다. N형의 드레인 영역이 P형의 웰 영역의 근방에서 N형의 에피택셜층에 형성되어 있다. 그리고, 게이트 산화막은 드레인 영역측이 두껍게, 소스 영역측이 얇게 형성되어 있다. 이 게이트 산화막의 구조에 의해, 드레인 영역측에서의 고전계에 의한 실리콘 산화막의 특성 변동을 방지한다(예를 들면, 특허 문헌 2 참조).
상술한 바와 같이, 종래의 반도체 장치에서는 CMOS 트랜지스터의 N채널형의 MOS 트랜지스터에서, P형의 웰 영역에 N형의 소스 영역 및 드레인 영역을 형성하고 있다. 그 때문에, P형의 웰 영역과 N형의 소스 영역 및 드레인 영역에서, 서로 불순물 농도가 상쇄되어 원하는 불순물 농도로 하는 것이 곤란하다. 그리고, N형의 소스 영역 및 드레인 영역을 고농도 불순물 영역으로 하는 경우에는, 공핍층의 형성 영역이 좁아져, MOS 트랜지스터의 내압이 열화된다고 하는 문제가 발생한다. 또한, P형의 웰 영역의 불순물 농도를 저농도로 하는 경우에는, 채널측에의 공핍층의 형성 영역이 넓어져, MOS 트랜지스터가 증대되는 문제가 발생한다.
또한, 종래의 반도체 장치에서는, N채널형의 MOS 트랜지스터에서, 드레인 영역측의 게이트 산화막이 두껍게 형성되고, 소스 영역측의 게이트 산화막이 얇게 형성되어 있는 경우가 있다. 이 경우에는, 드레인 영역이 두꺼운 게이트막의 하방까지 형성되어 있다. 그리고, P형의 웰 영역에는 채널 영역이 형성되고, 채널 영역이 드레인 영역과 이간하여 형성되어 있다. 이 구조에 의해, P형의 웰 영역과 드레인 영역이 이간하여 전류 경로가 길어져, ON 저항값이 증대되는 문제가 발생한다. 또한, 게이트 산화막의 막 두께를 바꾸어 형성함으로써, 제조 프로세스가 복잡하게 되어 제조 비용이 든다고 하는 문제가 발생한다.
상술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 일도전형의 반도체 기판과, 상기 반도체 기판 상에 적층된 역도전형의 에피택셜층과, 상기 에피택셜층 상면에 형성된 게이트 산화막 및 게이트 전극과, 상기 반도체 기판과 상기 에피택셜층에 형성된 역도전형의 매립 확산층과, 상기 에피택셜층에 형성되며, 상기 매립 확산층과 바닥부에서 중첩한 일도전형의 백게이트 확산층과, 상기 에피택셜층이 형성되며, 적어도 일부가 상기 백게이트 확산층과 중첩하고, 또한 상기 중첩한 영역이, 역도전형의 확산 영역으로 되는 역도전형의 드레인 확산층과, 상기 백게이트 확산층에 형성된 역도전형의 소스 확산층과, 상기 드레인 확산층과 접속하는 드레인 전극과, 상기 소스 확산층과 접속하는 소스 전극을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 게이트 전극의 하방에서, 채널 형성 영역으로 되는 일도전형의 백게이트 확산층과 역도전형의 드레인 확산층이, 일부 중첩하여 형성되어 있다. 이 구조에 의해, 드레인-소스간의 이간 거리가 단축되어 ON 저항값을 저감할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 드레인 확산층은, 상기 백게이트 확산층을 둘러싸도록 일환 형상으로 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 드레인 확산층이 백게이트 확산층을 둘러싸도록 일환 형상으로 형성되어 있다. 이 구조에 의해, 전류 능력을 향상시킬 수 있다. 또한, 드레인 확산층을 효과적으로 배치할 수 있으므로, 소자 형성 영역을 축소할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 드레인 확산층에는 일환 형상으로 드레인 컨택트 확산층이 형성되어 있는 것을 특징으로 한다. 따라서, 본 발명에서 는 소자 형성 영역이 축소되지만, 드레인 확산층에서의 농도 구배에 의해 전계 완화를 유지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 백게이트 확산층에 형성되며, 상기 소스 확산층의 근방에 위치한 일도전형의 백게이트 컨택트 확산층을 갖고, 상기 소스 전극은 상기 소스 확산층 및 상기 백게이트 컨택트 확산층과 접속하고 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 소스 확산층 및 백게이트 컨택트 확산층에 대하여, 소스 전극이 공통 컨택트하고 있다. 이 구조에 의해, 소스 형성 영역을 축소할 수 있다.
<실시예>
이하에, 본 발명의 일 실시예인 반도체 장치에 대해, 도 1 및 도 2를 참조하여 상세하게 설명한다. 도 1은 본 실시예의 반도체 장치를 설명하기 위한 단면도이다. 도 2는 본 실시예의 반도체 장치를 설명하는 상면도이다.
도 1에 도시하는 바와 같이, N채널형 MOS 트랜지스터는, 주로, P형의 단결정 실리콘 기판(1)과, N형의 에피택셜층(2)과, P형의 분리 영역(3)과, N형의 매립 확산층(4)과, 백게이트 영역으로서 이용되는 P형의 확산층(5)과, 소스 영역으로서 이용되는 N형의 확산층(6, 7)과, 드레인 영역으로서 이용되는 N형의 확산층(8, 9)과, 게이트 전극(10)으로 구성되어 있다.
N형의 에피택셜층(2)이 P형의 단결정 실리콘 기판(1) 상면에 형성되어 있다. 또한, 본 실시예에서는, 기판(1) 상에 1층의 에피택셜층(2)이 형성되어 있는 경우를 나타내지만, 이 경우로 한정하는 것은 아니다. 예를 들면, 기판만의 경우이어 도 되고, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우이어도 된다. 또한, 기판은 N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.
P형의 분리 영역(3)이, 기판(1) 표면으로부터 상하 방향으로 확산한 P형의 매립 확산층과 에피택셜층(2)의 표면으로부터 확산한 P형의 확산층이 연결되어, 형성되어 있다. 분리 영역(3)이 기판(1) 및 에피택셜층(2)을 구분하고, 기판(1) 및 에피택셜층(2)에는 복수의 섬 영역이 형성되어 있다.
N형의 매립 확산층(4)이 기판(1)과 에피택셜층(2)에 형성되어 있다. 이 구조에 의해, P형의 기판(1)과 P형의 확산층(5)은 N형의 매립 확산층(4)에 의해 전기적으로 분리된다. 그리고, 매립 확산층(4)에는, 예를 들면, 드레인 전압이 인가되고, P형의 기판(1)과 P형의 확산층(5)에는 개별의 전위를 인가하는 것이 가능하게 된다.
P형의 확산층(5)이 에피택셜층(2)에 형성되어 있다. P형의 확산층(5)은 에피택셜층(2) 표면으로부터 P형 불순물, 예를 들면, 붕소(B)를 가속 전압 140∼170keV, 도입량 1.0×1012∼1.0×1014/㎠로 이온 주입함으로써 형성되어 있다. P형의 확산층(5)은 심부에서 적어도 그 일부가 N형의 매립 확산층(4)과 중첩하도록 형성되어 있다.
N형의 확산층(6, 7)이 P형의 확산층(5)에 형성되어 있다. N형의 확산층(6, 7)은 소스 영역으로서 이용된다. N형의 확산층(6)은 N형의 확산층(7)의 형성 영역에 중첩하여 형성되어 있다. 그리고, N형의 확산층(6)의 불순물 농도는, N형의 확 산층(7)의 불순물 농도보다 고농도로 되어, 컨택트 저항의 저감 등을 실현하고 있다.
N형의 확산층(8, 9)이 에피택셜층(2)에 형성되어 있다. N형의 확산층(8, 9)은 드레인 영역으로서 이용된다. 동그라미 표시(11)로 둘러싸고, 해칭으로 나타낸 바와 같이, N형의 확산층(8)은 그 일부가 P형의 확산층(5)과 중첩하여 형성되어 있다. N형의 확산층(8)은, 에피택셜층(2) 표면으로부터 N형 불순물, 예를 들면, 인(P)을 가속 전압 30∼60keV, 도입량 1.0×1014∼1.0×1016/㎠로 이온 주입함으로써 형성되어 있다. 그리고, P형의 확산층(5)과 N형의 확산층(8)이 중첩하는 영역은 N형의 불순물 농도와 P형의 불순물 농도가 보정되어, 저농도의 N형 확산 영역으로 된다. 한편, N형의 확산층(9)은 N형의 확산층(8)의 형성 영역에 중첩하여 형성되어 있다. 그리고, N형의 확산층(9)의 불순물 농도는 N형의 확산층(8)의 불순물 농도보다 고농도로 된다.
즉, 드레인 영역에서는, N형의 확산층(9)으로부터 P형의 확산층(5)과 중첩하는 N형의 확산층(8)으로 농도 구배를 갖고 있다. 그리고, P형의 확산층(5)과 N형의 확산층(8)이 중첩하는 영역이 N형의 저농도 영역으로서 형성되어 있다. 이 구조에 의해, 드레인 영역을 효율적으로 소스 영역측에 배치할 수 있기 때문에, 드레인-소스간의 전류 경로를 짧게 하여 ON 저항값을 저감할 수 있다. 또한, P형의 확산층(5)과 N형의 확산층(8)을 중첩시킴으로써, 소자 형성 영역을 축소할 수 있다.
한편, 동그라미 표시(11)로 둘러싸고, 해칭으로 나타내는 중첩 영역이, 드레 인 영역으로서 이용되며, 게이트 전극(10)의 하방에 배치되어 있다. 이 구조에 의해, 게이트 전극으로부터의 수직 방향 전계에 대해, 드레인 영역의 저농도 영역에 의해 전계 완화를 도모할 수 있다. 또한, 소스 영역으로부터 드레인 영역을 향하는 채널 방향 전계는, 드레인 영역의 단부에서 최대로 된다. 채널 방향 전계에 대해서도 마찬가지로, 상술한 구조에 의해, 드레인 영역의 저농도 영역에 의해 전계 완화를 도모할 수 있다. 즉, 소자 형성 영역은 축소되지만, 드레인 영역에서의 전계 완화가 도모되어, MOS 트랜지스터의 내압 특성을 유지할 수 있다.
게이트 전극(10)은 게이트 산화막(12) 상면에 형성되어 있다. 게이트 전극(10)은 폴리실리콘막에 의해 형성되어 있다. 게이트 전극(10)의 측벽에는 사이드월(13)이 형성되어 있다. 그리고, 게이트 전극(10)의 상면에는 TEOS(Tetra-Ethyl-Orso-Silicate)막(14) 및 실리콘 질화막(15)이 형성되어 있다.
LOCOS(Local Oxidation of Silicon) 산화막(16)이 에피택셜층(2)에 형성되어 있다. LOCOS 산화막(16)의 평탄부에서는, 그 막 두께가 예를 들면 3000∼5000Å 정도로 된다.
절연층(17)이 에피택셜층(2) 상면에 형성되어 있다. 절연층(17)은 BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등이 퇴적되어 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면 CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(17)에 컨택트홀(18, 19, 20)이 형성되어 있다.
컨택트홀(18, 19, 20)은 배리어메탈막(21) 및 텅스텐(W)막(22)에 의해 매설되어 있다. 텅스텐막(22)의 표면에는 알루미늄구리(AlCu)막 및 배리어메탈막이 선택적으로 형성되고, 드레인 전극(23) 및 소스 전극(24)이 형성되어 있다. P형의 확산층(5)에는, 백게이트 컨택트 영역으로서 P형의 확산층(25)이 형성되어 있다. 그리고, 소스 전극(24)은 소스 영역으로 되는 N형의 확산층(6)과 P형의 확산층(25)에 접속하고 있다. 이 구조에 의해, 백게이트 전극을 개별로 형성할 필요가 없어 소자의 미세화를 실현할 수 있다. 또한, 도 1에 도시한 단면에서는, 게이트 전극(10)에의 배선층은 도시하고 있지 않지만, 그 외의 영역에서 배선층과 접속하고 있다.
도 2에 도시하는 바와 같이, 외측으로부터, 실선(26)은 P형의 분리 영역(3)에, 점선(27)은 N형의 확산층(8)에, 점선(28)은 N형의 매립 확산층(4)에, 일점쇄선(29)은 P형의 확산층(5)에, 2점쇄선(30)은 N형의 확산층(6)에, 3점쇄선(31)은 P형의 확산층(25)에, 각각 대응하고 있다.
도시한 바와 같이, 드레인 영역으로 되는 N형의 확산층(8)은 P형의 확산층(5)의 주위에 일환 형상으로 형성되어 있다. 상술한 바와 같이, 해칭으로 나타낸 영역은, P형의 확산층(5)과 N형의 확산층(8)이 중첩하는 영역으로, 저농도의 N형의 확산 영역으로 된다. 이 구조에 의해, 드레인 영역을 효율적으로 배치할 수 있다. 또한, P형의 확산층(5)에는, N형의 확산층(6)에 둘러싸이도록, 백게이트 컨택트 영역으로서의 P형의 확산층(25)이 형성되어 있다. 이 구조에 의해, 백게이트 컨택트 영역을 1개소로 할 수 있으며, 또한 소스 전극이 백게이트 전극을 겸용할 수 있다. 즉, 본 실시예에서는, 전류 능력을 향상시키는 한편, 소자 형성 영역을 축소할 수 있다.
또한, 본 실시예에서는, 드레인 영역을 백게이트 영역의 주위에 일환 형상으로 형성하는 경우에 대해 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 드레인 영역이 대향하는 측변에 배치되는 등, 구획된 드레인 영역이 백게이트 영역의 주위에 복수 배치되는 경우이어도 된다. 그 외, 본 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 변경이 가능하다.
다음으로, 도 1 및 도 2를 이용하여 설명한 N채널형 MOS 트랜지스터를 이용한 차지 펌프 장치에 대해, 도 3 내지 도 5를 참조하여 상세하게 설명한다. 도 3은 4단의 딕슨·차지 펌프 장치의 회로도이다. 도 4는 도 3에 도시하는 다이오드 소자를 MOS 트랜지스터 소자로 치환한 경우에서의 4단의 딕슨·차지 펌프 장치의 회로도이다. 도 5는 도 4에 도시하는 차지 펌프 장치의 전하 전송용의 MOS 트랜지스터의 단면도이다.
먼저, 딕슨(Dickson) 차지 펌프 장치에 관하여 설명한다.
도 3에 도시하는 바와 같이, 다이오드 D1∼D5가 직렬 접속되어 있다. C1∼C4는 각 다이오드 D1∼D5의 접속점에 접속된 결합 콘덴서(Coupling Capacitor)이다. CL은 출력 용량(Output Capacitor)이고, CLK와 CLKB는 서로 역상의 입력 클럭 펄스이다. 또한, 점선으로 나타낸 참조 부호 41은 CLK 및 CLKS가 입력된 클럭 드라이버이고, 실선으로 나타낸 참조 부호 42는 전류 부하이다. 클럭 드라이버(41)에는 전원 전압이 공급되어 있다. 이에 의해, 클럭 드라이버(41)로부터 출력되는 클럭 펄스 ∃1, ∃2의 출력 진폭은 약 Vdd로 된다. 그리고, 클럭 펄스 ∃1은 용량 C2, C4에 공급되고, 클럭 펄스 ∃2는 용량 C1, C3에 공급된다.
안정 상태에서, 출력에 정전류 Iout가 흐르는 경우, 차지 펌프 장치에의 입력 전류는, 입력 전압 Vin으로부터의 전류와 클럭 드라이버로부터 공급되는 전류로 된다. 이들 전류는 기생 용량으로의 충방전 전류를 무시하면 다음과 같이 된다. F1=하이(High), F2=로우(Low)인 기간, 도면 중의 실선 화살표의 방향으로 2Iout의 평균 전류가 흐른다.
또한, F1=로우(Low), F2=하이(High)인 기간, 도면의 파선 화살표의 방향으로 2Iout의 평균 전류가 흐른다. 클럭 사이클에서의 이들 평균 전류는 모두 Iout로 된다. 안정 상태에서의 차지 펌프 장치의 승압 전압 Vout는 이하와 같이 나타낼 수 있다.
Figure 112006020581983-pat00001
여기에서, Vφ'는 각 접속 노드에서, 클럭 펄스의 변화에 수반하여 결합 용량에 의해 발생하는 전압 진폭이다. V1은 출력 전류 Iout에 의해 발생하는 전압 강하, Vin은 입력 전압이며, 통상 플러스 승압에서는 0V로 하고 있다. Vd는 순방향 바이어스 다이오드 전압(Forward bias diode voltage), n은 펌핑 단수이다. 또한, V1과 Vφ′는 다음 수학식으로 나타낼 수 있다.
Figure 112006020581983-pat00002
Figure 112006020581983-pat00003
여기에서, C1∼C4는 클럭 결합 용량(clock coupling Capacitor), CS는 각 접속 노드에서의 기생 용량(stray capacitance at each node), Vφ는 클럭 펄스의 진폭(clock pulse amplitude), f는 클럭 펄스의 주파수, T는 클럭 주기(clock period)이다. 차지 펌프 장치의 출력 효율은 클럭 드라이버로부터 기생 용량에 흐르는 충방전 전류를 무시하고, Vin=Vdd로 하면 이하의 수학식으로 나타낼 수 있다.
Figure 112006020581983-pat00004
이와 같이, 차지 펌프 장치에서는, 다이오드를 전하 전송 소자(charge transfer device)로서 이용하여 전하를 다음 단에 차례 차례로 전송함으로써 승압을 행하고 있다. 그러나, 반도체 집적 회로 장치에의 탑재를 생각하면 프로세스의 적합성으로부터 pn 접합의 다이오드보다 MOS 트랜지스터를 사용하는 쪽이 실현되기 쉽다.
도 4에 도시하는 바와 같이, 전하 전송용 소자로서 다이오드 D1∼D5 대신에 MOS 트랜지스터 M1∼M5를 이용하고 있다. 이 경우에는, 수힉식 1에서, Vd는 MOS 트랜지스터의 임계값 전압(threshold voltage) Vth로 된다.
도 5에 도시하는 바와 같이, 전하 전송용 MOS 트랜지스터 M2, M3을 나타내고 있다. 이 차지 펌프 장치의 회로 구성은 도 4에 도시하고 있다. 또한, 상술한 도 1과 동일한 구성 요소에 대해서는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다.
P형의 기판(1) 및 N형의 에피택셜층(2)은, P형의 분리 영역(3)에 의해 복수의 섬 영역으로 구획되어 있다. 인접하는 섬 영역에는, 각각 백게이트 영역으로서의 P형의 확산층(5)이 형성되어 있다. 그리고, P형의 확산층(5) 및 P형의 확산층(5)과 인접하는 N형의 에피택셜층(2)에는, 전하 전송용 MOS 트랜지스터 M2, M3이 각각 형성되어 있다. P형의 확산층(5)을 둘러싸도록 형성되는 드레인 영역의 구조는, 도 1 및 도 2를 이용하여 상술한 구조와 마찬가지이다.
전하 전송용 MOS 트랜지스터 M2, M3에서, 상술한 바와 같이, 드레인 영역으로 되는 N형의 확산층(8)이 백게이트 영역으로 되는 P형의 확산층(5)을 둘러싸도록 배치되어 있다. P형의 확산층(5)과 N형의 확산층(8)은, 그 일부의 영역이 중첩하고 있다. 그리고, 중첩하고 있는 영역은 저농도의 N형의 확산 영역으로 된다. 이 구조에 의해, 드레인 영역에서의 전계 완화를 도모하면서, 드레인-소스간의 이간 거리를 짧게 하여 ON 저항값을 저감할 수 있다. 그 결과, 차지 펌프 장치의 전하 전송용 MOS 트랜지스터 M1∼M5의 ON 저항값이 저감되어, 대전류 장치의 차지 펌프 장치를 실현할 수 있다.
또한, 본 실시예에서는, 4단의 딕슨·차지 펌프 장치에의 적용예에 대해 설명하였지만, 그 단수가 4단에 한정되지 않는 것은 명백하다.
또한, 전하 전송용 MOS 트랜지스터로서 N채널형의 MOS 트랜지스터를 이용하는 경우에 대해 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, P채널형의 MOS 트랜지스터를 이용한 경우이어도 된다. 마이너스 승압의 차지 펌프 장치에서는, 전하 전송용 MOS 트랜지스터에서의 기판과 소스 영역의 접속 관계가 반대로 된다. 또한, 클럭의 타이밍도 반대로 된다.
또한, 전하 전송용 MOS 트랜지스터 M1∼M5는 게이트 전극과 드레인 영역을 공통 접속한 구조로 하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 전하 전송용 MOS 트랜지스터 M1∼M5가 ON 동작할 때에, 게이트-소스간에 높은 전압이 인가되는 회로 구성을 채용한 차지 펌프 장치에도 적용할 수 있다. 그 외, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 발명에서는, N형의 에피택셜층에는 P형의 백게이트 확산층이 형성되어 있다. 한편, 에피택셜층에는 N형의 드레인 확산층이, 백게이트 확산층과 형성 영역의 일부를 중첩시키도록 형성되어 있다. 이 구조에 의해, 드레인-소스간의 이간 거리가 단축되어 ON 저항값을 저감시킬 수 있다.
또한, 본 발명에서는, 드레인 확산층과 백게이트 확산층이 중첩하는 영역은, N형의 확산 영역으로 되도록 형성되어 있다. 이 구조에 의해, 드레인 확산층은 소 스 확산층측에 가까워짐에 따라, 불순물 농도가 낮아지도록 농도 구배를 갖는다. 그리고, 소자 형성 영역을 축소하여도 내압 특성을 유지할 수 있다.
또한, 본 발명에서는, 드레인 확산층이 백게이트 확산층을 둘러싸도록 일환 형상으로 형성되어 있다. 이 구조에 의해, 드레인 확산층을 효과적으로 배치할 수 있어, 소자 형성 영역을 축소하면서 대전류화를 실현할 수 있다.
또한, 본 발명에서는, N채널형 MOS 트랜지스터를 이용하여 차지 펌프 회로를 구성하고 있다. 이 회로 구성에 의해, 전하 전송용 MOS 트랜지스터의 ON 저항값의 저감에 의해 대전류화를 실현할 수 있다.

Claims (4)

  1. 제1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 적층되며, 상기 제1 도전형과 반대의 도전형인 제2 도전형의 에피택셜층과,
    상기 에피택셜층 상면에 형성된 게이트 산화막 및 게이트 전극과,
    상기 반도체 기판과 상기 에피택셜층에 형성된 상기 제2 도전형의 매립 확산층과,
    상기 에피택셜층에 형성되며, 상기 매립 확산층과 바닥부에서 중첩한 상기 제1 도전형의 백게이트 확산층과,
    상기 에피택셜층에 형성되며, 적어도 일부가 상기 백게이트 확산층과 중첩하고 또한 상기 중첩한 영역이 상기 제2 도전형의 확산 영역으로 되는 상기 제2 도전형의 드레인 확산층과,
    상기 백게이트 확산층에 형성된 상기 제2 도전형의 소스 확산층과,
    상기 드레인 확산층과 접속하는 드레인 전극과,
    상기 소스 확산층과 접속하는 소스 전극
    을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 드레인 확산층은, 상기 백게이트 확산층을 둘러싸도록 일환 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 드레인 확산층에는 일환 형상으로 드레인 컨택트 확산층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 백게이트 확산층에 형성되며, 상기 소스 확산층의 근방에 위치한 상기 제1 도전형의 백게이트 컨택트 확산층을 갖고,
    상기 소스 전극은 상기 소스 확산층 및 상기 백게이트 컨택트 확산층과 접속하고 있는 것을 특징으로 하는 반도체 장치.
KR1020060026754A 2005-03-30 2006-03-24 반도체 장치 KR100764298B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00098967 2005-03-30
JP2005098967A JP5063865B2 (ja) 2005-03-30 2005-03-30 半導体装置

Publications (2)

Publication Number Publication Date
KR20060106699A KR20060106699A (ko) 2006-10-12
KR100764298B1 true KR100764298B1 (ko) 2007-10-05

Family

ID=37030690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060026754A KR100764298B1 (ko) 2005-03-30 2006-03-24 반도체 장치

Country Status (5)

Country Link
US (1) US7279745B2 (ko)
JP (1) JP5063865B2 (ko)
KR (1) KR100764298B1 (ko)
CN (1) CN100468775C (ko)
TW (1) TWI298950B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010627A (ja) * 2006-06-29 2008-01-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7932580B2 (en) * 2006-12-21 2011-04-26 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7763939B2 (en) * 2007-05-23 2010-07-27 Fairchild Semiconductor Corporation Low on resistance CMOS transistor for integrated circuit applications
US8217419B2 (en) * 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
US20100171175A1 (en) * 2009-01-05 2010-07-08 Fan bing-yao Structure For High Voltage/High Current MOS Circuits
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
KR101025795B1 (ko) * 2009-12-30 2011-04-04 안현구 전하 릴레이 인핸서 및 인핸서를 구비한 태양전지 시스템
KR101734936B1 (ko) * 2010-08-27 2017-05-15 삼성전자주식회사 소자분리 막 아래에 저 저항 영역을 갖는 반도체 소자
US8962397B2 (en) * 2011-07-25 2015-02-24 Microchip Technology Incorporated Multiple well drain engineering for HV MOS devices
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
JP2014170831A (ja) * 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
CN104658913B (zh) * 2015-02-10 2017-12-05 上海华虹宏力半导体制造有限公司 Nldmos的制造方法
TWI674678B (zh) * 2015-12-07 2019-10-11 聯華電子股份有限公司 二極體結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669497A (ja) * 1992-06-18 1994-03-11 Canon Inc 発熱体駆動用半導体装置
JP2003092402A (ja) 2001-09-18 2003-03-28 Toshiba Corp 半導体装置
US20030228732A1 (en) 2002-06-11 2003-12-11 Efland Taylor R. Tank-isolated-drain-extended power device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191401A (en) * 1989-03-10 1993-03-02 Kabushiki Kaisha Toshiba MOS transistor with high breakdown voltage
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JPH06334136A (ja) * 1993-05-20 1994-12-02 Sharp Corp 半導体装置およびその製造方法
US5585294A (en) * 1994-10-14 1996-12-17 Texas Instruments Incorporated Method of fabricating lateral double diffused MOS (LDMOS) transistors
JPH1050985A (ja) * 1996-07-31 1998-02-20 Denso Corp Ｍｉｓ構造を有する半導体装置
TW417307B (en) * 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
JP4488660B2 (ja) * 2000-09-11 2010-06-23 株式会社東芝 Ｍｏｓ電界効果トランジスタ
JP2002246477A (ja) * 2001-02-20 2002-08-30 Sony Corp 半導体装置及びその製造方法
JP2002314065A (ja) 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2003197791A (ja) * 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
JP4014548B2 (ja) * 2003-09-17 2007-11-28 沖電気工業株式会社 半導体装置及びその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4927340B2 (ja) * 2005-02-24 2012-05-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669497A (ja) * 1992-06-18 1994-03-11 Canon Inc 発熱体駆動用半導体装置
JP2003092402A (ja) 2001-09-18 2003-03-28 Toshiba Corp 半導体装置
US20030228732A1 (en) 2002-06-11 2003-12-11 Efland Taylor R. Tank-isolated-drain-extended power device

Also Published As

Publication number Publication date
US20060220115A1 (en) 2006-10-05
JP2006278931A (ja) 2006-10-12
TWI298950B (en) 2008-07-11
TW200701461A (en) 2007-01-01
CN1841777A (zh) 2006-10-04
US7279745B2 (en) 2007-10-09
JP5063865B2 (ja) 2012-10-31
KR20060106699A (ko) 2006-10-12
CN100468775C (zh) 2009-03-11

Similar Documents

Publication Publication Date Title
KR100764298B1 (ko) 반도체 장치
KR100491914B1 (ko) 반도체 장치
KR100504650B1 (ko) 반도체 장치 및 그 제조 방법
KR100491916B1 (ko) 반도체 장치 및 그 제조 방법
TW201921588A (zh) 整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法
KR100500336B1 (ko) 차지 펌프 장치
US20200258782A1 (en) Integrated circuit chip and manufacturing method therefor, and gate drive circuit
KR100491915B1 (ko) 차지 펌프 장치
US6570435B1 (en) Integrated circuit with current limited charge pump and method
US6734475B2 (en) Charge pump device
JP3761518B2 (ja) チャージポンプ装置
CN112436005B (zh) 半导体装置
KR100866711B1 (ko) 반도체소자의 인버터 형성방법
US20110121803A1 (en) Semiconductor device and dc-dc converter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee