JPH0669497A - 発熱体駆動用半導体装置 - Google Patents
発熱体駆動用半導体装置Info
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- JPH0669497A JPH0669497A JP5130289A JP13028993A JPH0669497A JP H0669497 A JPH0669497 A JP H0669497A JP 5130289 A JP5130289 A JP 5130289A JP 13028993 A JP13028993 A JP 13028993A JP H0669497 A JPH0669497 A JP H0669497A
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Abstract
(57)【要約】
【目的】 ソースドレイン間の電界強度が弱く、耐圧が
高い発熱体駆動用半導体装置を提供することを目的とす
る。 【構成】 基板２００の上の一部にはＮ埋込み層２０１
が形成され、このＮ埋込み層２０１の周辺部にはＰエピ
タキシャル層２０２が形成されている。Ｎ埋込み層２０
１の上部にはＮエピ層２０３が形成され、このＮエピ層
２０３の周辺部であってＮ埋込み層２０１の周縁部の上
部にはＮ型ドレイン２０４と接触するコンタクト層２０
５が形成されている。Ｎエピ層２０３の上部にはＰ- 層
２０６が形成されている。このＰ- 層２０６は、Ｐ型ゲ
ート２０７と、そのＰ型ゲート２０７の両側に形成され
たＮ型ソース２０８およびＮ型ドレイン２０９とを含
む。
高い発熱体駆動用半導体装置を提供することを目的とす
る。 【構成】 基板２００の上の一部にはＮ埋込み層２０１
が形成され、このＮ埋込み層２０１の周辺部にはＰエピ
タキシャル層２０２が形成されている。Ｎ埋込み層２０
１の上部にはＮエピ層２０３が形成され、このＮエピ層
２０３の周辺部であってＮ埋込み層２０１の周縁部の上
部にはＮ型ドレイン２０４と接触するコンタクト層２０
５が形成されている。Ｎエピ層２０３の上部にはＰ- 層
２０６が形成されている。このＰ- 層２０６は、Ｐ型ゲ
ート２０７と、そのＰ型ゲート２０７の両側に形成され
たＮ型ソース２０８およびＮ型ドレイン２０９とを含
む。
Description
【０００１】
【産業上の利用分野】本発明は複写機やファクシミリ等
のプリンタに搭載されるインクジェットヘッド，サーマ
ルヘッドに用いられる発熱体駆動用半導体装置に関する
ものである。
のプリンタに搭載されるインクジェットヘッド，サーマ
ルヘッドに用いられる発熱体駆動用半導体装置に関する
ものである。
【０００２】
【従来の技術】サーマルヘッドには薄膜抵抗体または厚
膜抵抗体からなる発熱体が設けられている。
膜抵抗体からなる発熱体が設けられている。
【０００３】一方、優れた画像再生を行えるインクジェ
ットヘッドとしては熱エネルギーを利用してインクを吐
出するヘッドがある。このヘッドにも薄膜抵抗体等の発
熱体が設けられている。
ットヘッドとしては熱エネルギーを利用してインクを吐
出するヘッドがある。このヘッドにも薄膜抵抗体等の発
熱体が設けられている。
【０００４】そして、この発熱体の駆動のために半導体
装置が用いられている。
装置が用いられている。
【０００５】このような半導体装置としては米国特許第
４，４２９，３２１号明細書、ヨーロッパ特許公開第
０，３７８，４３９号公報、ヨーロッパ特許公開第０，
４４０，４５９号公報に記載されたものが知られてい
る。
４，４２９，３２１号明細書、ヨーロッパ特許公開第
０，３７８，４３９号公報、ヨーロッパ特許公開第０，
４４０，４５９号公報に記載されたものが知られてい
る。
【０００６】従来より、例えば６４ビットのインクジェ
ットヘッドを駆動するためのマトリクス回路としては、
図１に示すような構成のものが知られている。図１にお
けるマトリクス回路は、６４個のダイオード１１，１２
…１８，８１，８２…８８を含むダイオードスイッチ回
路をコモン側で８ブロックに、セグメント側で８ブロッ
クに、それぞれ分けて構成されている。コモン側の各ブ
ロックには８個のスイッチＣｏｍ１…Ｃｏｍ８がそれぞ
れ設けられ、セグメント側には８個のスイッチＳｅｇ
１，Ｓｅｇ２…Ｓｅｇ８が設けられている。このような
マトリクス回路は通常バイポーラプロセスによってシリ
コン基板ＳＵＢ上に設けられる。
ットヘッドを駆動するためのマトリクス回路としては、
図１に示すような構成のものが知られている。図１にお
けるマトリクス回路は、６４個のダイオード１１，１２
…１８，８１，８２…８８を含むダイオードスイッチ回
路をコモン側で８ブロックに、セグメント側で８ブロッ
クに、それぞれ分けて構成されている。コモン側の各ブ
ロックには８個のスイッチＣｏｍ１…Ｃｏｍ８がそれぞ
れ設けられ、セグメント側には８個のスイッチＳｅｇ
１，Ｓｅｇ２…Ｓｅｇ８が設けられている。このような
マトリクス回路は通常バイポーラプロセスによってシリ
コン基板ＳＵＢ上に設けられる。
【０００７】しかしながら、このようなマトリクス回路
ではＰＮタイプのダイオードスイッチをシリコン基板上
に配置すると、コモン間またはセグメント間の誤動作を
生じる不都合があるため、用いられるダイオードの構成
としてはＮＰＮトランジスタをコレクタ・ベースショー
トして構成する必要がある。この場合にはさらに次のよ
うな解決すべき課題がある。すなわち、（１）バイポー
ラプロセスを使用するため工程が難しい、（２）ダイオ
ードスイッチ１個に大電流（２００ｍＡ）を流し、かつ
セグメント側の８個の外部スイッチを同時にＯＮする場
合、１ブロックのコモンの外部スイッチには１．６ｍＡ
程度の電流が流れるので、外部スイッチの構成が複雑に
なる点である。
ではＰＮタイプのダイオードスイッチをシリコン基板上
に配置すると、コモン間またはセグメント間の誤動作を
生じる不都合があるため、用いられるダイオードの構成
としてはＮＰＮトランジスタをコレクタ・ベースショー
トして構成する必要がある。この場合にはさらに次のよ
うな解決すべき課題がある。すなわち、（１）バイポー
ラプロセスを使用するため工程が難しい、（２）ダイオ
ードスイッチ１個に大電流（２００ｍＡ）を流し、かつ
セグメント側の８個の外部スイッチを同時にＯＮする場
合、１ブロックのコモンの外部スイッチには１．６ｍＡ
程度の電流が流れるので、外部スイッチの構成が複雑に
なる点である。
【０００８】上記２つの欠点を解決するために、図２に
示すように、図１に示したダイオードスイッチ回路に替
えてＮＰＮトランジスタスイッチ回路を用いて構成され
たものが提案されている。しかし、この場合には次のよ
うな制約がある。この制約について、図２に示したマト
リクス回路から１ビット分の等価回路を取り出して示す
図３を参照しながら説明する。
示すように、図１に示したダイオードスイッチ回路に替
えてＮＰＮトランジスタスイッチ回路を用いて構成され
たものが提案されている。しかし、この場合には次のよ
うな制約がある。この制約について、図２に示したマト
リクス回路から１ビット分の等価回路を取り出して示す
図３を参照しながら説明する。
【０００９】図３中の電流Ｉを２００ｍＡとし、トラン
ジスタＴｒ１１の順方向電流増幅率βを１００とする
と、
ジスタＴｒ１１の順方向電流増幅率βを１００とする
と、
【００１０】
【数１】Ｉ＝ＩC ＋ＩB
【００１１】
【数２】ＩC ＝βＩB ここで、寄生ＰＮＰトランジスタがＯＮしない条件を考
えると、図３中の（Ａ）点の電位はＶ+ −ＩC ×ｒSC、
（Ｂ）点の電位はＶ+ −ＩB ×ｒB であり、理想的に寄
生ＰＮＰトランジスタのＶBEは
えると、図３中の（Ａ）点の電位はＶ+ −ＩC ×ｒSC、
（Ｂ）点の電位はＶ+ −ＩB ×ｒB であり、理想的に寄
生ＰＮＰトランジスタのＶBEは
【００１２】
【数３】ＶBE＝ＩC ×ｒSC−ＩB ×ｒB ≦０ であればよい。このためにはＩC ×ｒSC＜ＩB ×ｒB と
いう関係が必要である。この関係を満たすためには、Ｎ
ＰＮトランジスタの特性としてコレクタ電流ＩCによる
電圧降下を小さくする必要があり、さらにコレクタシリ
ーズ抵抗ｒSCを小さく、トランジスタＴｒ１１の順方向
電流増幅率ｂを小さくする必要もある。
いう関係が必要である。この関係を満たすためには、Ｎ
ＰＮトランジスタの特性としてコレクタ電流ＩCによる
電圧降下を小さくする必要があり、さらにコレクタシリ
ーズ抵抗ｒSCを小さく、トランジスタＴｒ１１の順方向
電流増幅率ｂを小さくする必要もある。
【００１３】図２に示したＮＰＮトランジスタスイッチ
回路を用いたマトリクス回路では、図１に示したダイオ
ードスイッチ回路の場合と比べてコモン１の外部スイッ
チに流れる電流が改善されるが、やはりトランジスタの
特性上の制約により、コモン１の外部スイッチ（Ｃｏｍ
１）に流れるベース電流ＩB はある程度大きくなること
から、コモン側外部スイッチの構成を複雑しなければな
らないという点が依然として残ってしまう。
回路を用いたマトリクス回路では、図１に示したダイオ
ードスイッチ回路の場合と比べてコモン１の外部スイッ
チに流れる電流が改善されるが、やはりトランジスタの
特性上の制約により、コモン１の外部スイッチ（Ｃｏｍ
１）に流れるベース電流ＩB はある程度大きくなること
から、コモン側外部スイッチの構成を複雑しなければな
らないという点が依然として残ってしまう。
【００１４】そこで、本発明者らは図２および図３に示
したＮＰＮトランジスタスイッチをｎＭＯＳトランジス
タスイッチに置換することを考えた。コモン側スイッチ
ではｎＭＯＳトランジスタスイッチを制御するだけであ
るからコモン側スイッチの構成を簡素にすることができ
る。しかし、この場合には、Ｖ+ が３０Ｖ−４０Ｖであ
るため、従来のトランジスタとして知られている構造の
ｎＭＯＳではソースドレイン間の電界強度が高くなり、
ホットキャリアが発生し、このホットキャリアがゲート
酸化膜に入るため、ｎＭＯＳトランジスタのしきい値
（Ｖth）や相互コンダクタンス（Ｇm ）が変化すること
がある。また、Ｎ型ドレインとＰウエルとによるＰＮ接
合は逆バイアスされており、なだれ降伏を起こすという
こともある。
したＮＰＮトランジスタスイッチをｎＭＯＳトランジス
タスイッチに置換することを考えた。コモン側スイッチ
ではｎＭＯＳトランジスタスイッチを制御するだけであ
るからコモン側スイッチの構成を簡素にすることができ
る。しかし、この場合には、Ｖ+ が３０Ｖ−４０Ｖであ
るため、従来のトランジスタとして知られている構造の
ｎＭＯＳではソースドレイン間の電界強度が高くなり、
ホットキャリアが発生し、このホットキャリアがゲート
酸化膜に入るため、ｎＭＯＳトランジスタのしきい値
（Ｖth）や相互コンダクタンス（Ｇm ）が変化すること
がある。また、Ｎ型ドレインとＰウエルとによるＰＮ接
合は逆バイアスされており、なだれ降伏を起こすという
こともある。
【００１５】従来の半導体集積回路内における素子分離
構造としては、図１３に示すようにＰＮ接合の逆バイア
スを用いて構成されたものがある。図１３において、符
号１０１はＰ型基板であり、１０２および１０３はそれ
ぞれ半導体素子が形成されるべきＮ- 領域であり、１０
４は配線金属であり、１０５はエミッタとなるべきＮ+
領域であり、１０６はベースとなるべきＰ型領域であ
り、１０７はコレクタとなるべきＮ+ 領域である。
構造としては、図１３に示すようにＰＮ接合の逆バイア
スを用いて構成されたものがある。図１３において、符
号１０１はＰ型基板であり、１０２および１０３はそれ
ぞれ半導体素子が形成されるべきＮ- 領域であり、１０
４は配線金属であり、１０５はエミッタとなるべきＮ+
領域であり、１０６はベースとなるべきＰ型領域であ
り、１０７はコレクタとなるべきＮ+ 領域である。
【００１６】しかしながら、図１３に示した素子分離構
造では、例えば飽和動作するＮＰＮトランジスタが隣接
したような場合に、集積回路の最低電位がノイズ等によ
って持ち上がったとき、ラッチアップを引き起こし易い
という欠点があり、最悪の場合には素子の破壊に至る可
能性もある。
造では、例えば飽和動作するＮＰＮトランジスタが隣接
したような場合に、集積回路の最低電位がノイズ等によ
って持ち上がったとき、ラッチアップを引き起こし易い
という欠点があり、最悪の場合には素子の破壊に至る可
能性もある。
【００１７】また、図１４は図１３に示した素子分離構
造に形成される寄生トランジスタの等価回路を示す回路
図であるが、Ｎ- エピ領域１０２および１０３のトラン
ジスタが飽和し、基板１０１にＰＮ接合を順方向ならし
めるようなノイズが入ると、寄生のＮＰＮが動作し、こ
れによって寄生のＰＮＰが動作し、この状態は正帰還で
あるため、ノイズが消滅した後も電流が流れ続けてしま
う不都合が生じる。
造に形成される寄生トランジスタの等価回路を示す回路
図であるが、Ｎ- エピ領域１０２および１０３のトラン
ジスタが飽和し、基板１０１にＰＮ接合を順方向ならし
めるようなノイズが入ると、寄生のＮＰＮが動作し、こ
れによって寄生のＰＮＰが動作し、この状態は正帰還で
あるため、ノイズが消滅した後も電流が流れ続けてしま
う不都合が生じる。
【００１８】従来より、図１８に示す半導体集積回路内
における他の素子分離方法も知られている。図１８の
（ａ）に示すように、まず半導体基体１２１上に絶縁膜
１２２を熱酸化法により形成する。次に、図１８の
（ｂ）に示すように、絶縁膜１２２の上に異なる種類の
絶縁材料からなる絶縁膜１２３をＬＰ−ＣＶＤ法により
堆積する。次いで、図１８の（ｃ）に示すように、絶縁
膜１２２および１２３のうち、素子分離領域とする部分
をパターニングにより取り除いて開孔部１２４を形成す
る。この開孔部１２４を有する半導体基体１２１を熱酸
化法により高温、長時間処理することによって、図１８
の（ｄ）に示す酸化膜からなる素子分離領域１２５を形
成する。この素子分離領域１２５は絶縁膜１２２および
１２３により被覆されているので、その酸化は進行しな
い。
における他の素子分離方法も知られている。図１８の
（ａ）に示すように、まず半導体基体１２１上に絶縁膜
１２２を熱酸化法により形成する。次に、図１８の
（ｂ）に示すように、絶縁膜１２２の上に異なる種類の
絶縁材料からなる絶縁膜１２３をＬＰ−ＣＶＤ法により
堆積する。次いで、図１８の（ｃ）に示すように、絶縁
膜１２２および１２３のうち、素子分離領域とする部分
をパターニングにより取り除いて開孔部１２４を形成す
る。この開孔部１２４を有する半導体基体１２１を熱酸
化法により高温、長時間処理することによって、図１８
の（ｄ）に示す酸化膜からなる素子分離領域１２５を形
成する。この素子分離領域１２５は絶縁膜１２２および
１２３により被覆されているので、その酸化は進行しな
い。
【００１９】しかしながら、図１８に示した熱酸化法に
よる従来の素子分離方法は半導体基体１２１上に酸化膜
を成長させる際に酸化がその絶縁膜の下側にまで進行し
てしまうため、図１８の（ｄ）に示すように、素子分離
領域１２５の両端が盛り上り、いわゆるバーズビーク１
２６および１２７が形成される。これらバーズビーク１
２６および１２７の部分と絶縁膜１２２および１２３と
の膜応力により、半導体基体１２１に結晶欠陥を生じさ
せ易く、このため素子の電気的特性に重大な影響を与え
る虞がある。
よる従来の素子分離方法は半導体基体１２１上に酸化膜
を成長させる際に酸化がその絶縁膜の下側にまで進行し
てしまうため、図１８の（ｄ）に示すように、素子分離
領域１２５の両端が盛り上り、いわゆるバーズビーク１
２６および１２７が形成される。これらバーズビーク１
２６および１２７の部分と絶縁膜１２２および１２３と
の膜応力により、半導体基体１２１に結晶欠陥を生じさ
せ易く、このため素子の電気的特性に重大な影響を与え
る虞がある。
【００２０】また、素子寸法を縮小する場合でもバーズ
ビーク１２６および１２７の長さを縮小させない限り、
半導体基体から得られる素子数を増やすことができず、
上記の半導体基体の結晶欠陥との関係で素子の製造歩留
りを悪化させてしまう欠点を有している。
ビーク１２６および１２７の長さを縮小させない限り、
半導体基体から得られる素子数を増やすことができず、
上記の半導体基体の結晶欠陥との関係で素子の製造歩留
りを悪化させてしまう欠点を有している。
【００２１】さらに、熱酸化法により素子分離領域を形
成するため、半導体基体の表面上にも酸化膜を成長させ
てしまうことから、半導体基体の表面に激しい凹凸を生
じさせてしまうことになり、多層配線を形成する場合に
は表面上の凹凸により断線が発生し易いという欠点もあ
る。
成するため、半導体基体の表面上にも酸化膜を成長させ
てしまうことから、半導体基体の表面に激しい凹凸を生
じさせてしまうことになり、多層配線を形成する場合に
は表面上の凹凸により断線が発生し易いという欠点もあ
る。
【００２２】このような現象は、特にゲート長が１μｍ
以下の高集積化された半導体装置では歩留りを一層低下
させる原因となる。
以下の高集積化された半導体装置では歩留りを一層低下
させる原因となる。
【００２３】発熱体の配線や電極は、例えばアルミニウ
ムの微細加工技術により形成される。このアルミニウム
の微細加工技術としては、集積度の高度な微細加工の場
合には加工精度の点でガスプラズマを用いたドライエッ
チングが用いられ、比較的集積度が高いかあるいは集積
度の低い場合には加工装置の簡便さや低コストの点で化
学溶液によるウエットエッチングが用いられる。
ムの微細加工技術により形成される。このアルミニウム
の微細加工技術としては、集積度の高度な微細加工の場
合には加工精度の点でガスプラズマを用いたドライエッ
チングが用いられ、比較的集積度が高いかあるいは集積
度の低い場合には加工装置の簡便さや低コストの点で化
学溶液によるウエットエッチングが用いられる。
【００２４】図２１は、アルミニウムの微細加工技術を
用いた従来の配線電極の形成方法を示す縦断面図であ
る。
用いた従来の配線電極の形成方法を示す縦断面図であ
る。
【００２５】まず、図２１の（ａ）に示すように、例え
ばＳｉ，ＳｉＯ2 などからなる基板１３０の表面全面に
配線電極材料としてのＡｌ層１３１を形成した後、この
Ａｌ層１３１の表面全面にマスク用フォトレジスト膜１
３２を塗布し、さらにガラスフォトマスク１３３をフォ
トレジスト膜１３２側に近付け、フォトレジスト膜１３
２のうち配線電極パターン以外の領域を露光する。次
に、上記基板１３０からガラスフォトマスク１３３を除
去した後、アルカリ溶液により現像することによって図
２１の（ｂ）に示すようにフォトレジスト膜１３２に配
線電極パターンを転写する。次いで、上記基板１３０の
Ａｌ層１３１をＡｌエッチング用溶液によりエッチング
する。これにより、図２１の（ｃ）に示すようにフォト
レジスト膜１３２により覆われた配線電極パターンのＡ
ｌ層１３１のみを残す。ここで、Ａｌエッチング溶液と
しては一般的なエッチング溶液、例えばＨ3 ＰＯ4 ，Ｈ
ＮＯ3 ，ＣＨ3 ＣＯＯＨの混合溶液が用いられる。この
Ａｌエッチング溶液を摂氏４５度に昇温した場合、Ａｌ
層１３１のエッチングレートは毎分４５００−５０００
オングストローム程度であり、ベークされたフォトレジ
スト膜１３２のエッチングレートはほぼ零に近い。
ばＳｉ，ＳｉＯ2 などからなる基板１３０の表面全面に
配線電極材料としてのＡｌ層１３１を形成した後、この
Ａｌ層１３１の表面全面にマスク用フォトレジスト膜１
３２を塗布し、さらにガラスフォトマスク１３３をフォ
トレジスト膜１３２側に近付け、フォトレジスト膜１３
２のうち配線電極パターン以外の領域を露光する。次
に、上記基板１３０からガラスフォトマスク１３３を除
去した後、アルカリ溶液により現像することによって図
２１の（ｂ）に示すようにフォトレジスト膜１３２に配
線電極パターンを転写する。次いで、上記基板１３０の
Ａｌ層１３１をＡｌエッチング用溶液によりエッチング
する。これにより、図２１の（ｃ）に示すようにフォト
レジスト膜１３２により覆われた配線電極パターンのＡ
ｌ層１３１のみを残す。ここで、Ａｌエッチング溶液と
しては一般的なエッチング溶液、例えばＨ3 ＰＯ4 ，Ｈ
ＮＯ3 ，ＣＨ3 ＣＯＯＨの混合溶液が用いられる。この
Ａｌエッチング溶液を摂氏４５度に昇温した場合、Ａｌ
層１３１のエッチングレートは毎分４５００−５０００
オングストローム程度であり、ベークされたフォトレジ
スト膜１３２のエッチングレートはほぼ零に近い。
【００２６】最後に、図２１の（ｄ）に示すように、残
されたフォトレジスト膜１３２を基板１３０から除去す
る。この除去後のＡｌ層１３１のエッジ部分は基板１３
０の表面に対してほぼ直交する面を有している。このエ
ッジ部分の直交面は、機能デバイス装置が集積化の傾向
と共に多層化も重要視されてきている近年の環境の中
で、以下のような問題を生じさせる。
されたフォトレジスト膜１３２を基板１３０から除去す
る。この除去後のＡｌ層１３１のエッジ部分は基板１３
０の表面に対してほぼ直交する面を有している。このエ
ッジ部分の直交面は、機能デバイス装置が集積化の傾向
と共に多層化も重要視されてきている近年の環境の中
で、以下のような問題を生じさせる。
【００２７】（１）例えば、図２２に示すように、高電
気抵抗発熱体に電流を流すことによって発熱体に熱エネ
ルギーを発生させるような電気熱変換体の場合を考え
る。図２２において、１４０は基板であり、１４１は発
熱抵抗層であり、１４２は発熱抵抗層１４１に形成され
た発熱部であり、１４３はＡｌの配線電極であり、１４
４は配線電極１４３のエッジ部である。配線電極１４３
から発熱部１４２への電流の流れは、図８に示すよう
に、エッジ部１４４の下方、すなわち発熱部１４２側に
集中する。実験結果を挙げて説明すると、エッジ部１４
４の下方における電流密度は８．２×１０７Ａ／ｃｍ2
に達し、配線電極１４３内の電流密度１．７×１０６Ａ
／ｃｍ2 および発熱抵抗層１４１の発熱部１４２におけ
る電流密度１．０３×１０７Ａ／ｃｍ2 に比較して異常
に大きな値となる。その結果、エッジ部１４４の下方に
おける電流密度の集中が発熱抵抗層１４１の一部切断を
招き、電気熱変換デバイスの寿命を決定してしまう恐れ
を有している。
気抵抗発熱体に電流を流すことによって発熱体に熱エネ
ルギーを発生させるような電気熱変換体の場合を考え
る。図２２において、１４０は基板であり、１４１は発
熱抵抗層であり、１４２は発熱抵抗層１４１に形成され
た発熱部であり、１４３はＡｌの配線電極であり、１４
４は配線電極１４３のエッジ部である。配線電極１４３
から発熱部１４２への電流の流れは、図８に示すよう
に、エッジ部１４４の下方、すなわち発熱部１４２側に
集中する。実験結果を挙げて説明すると、エッジ部１４
４の下方における電流密度は８．２×１０７Ａ／ｃｍ2
に達し、配線電極１４３内の電流密度１．７×１０６Ａ
／ｃｍ2 および発熱抵抗層１４１の発熱部１４２におけ
る電流密度１．０３×１０７Ａ／ｃｍ2 に比較して異常
に大きな値となる。その結果、エッジ部１４４の下方に
おける電流密度の集中が発熱抵抗層１４１の一部切断を
招き、電気熱変換デバイスの寿命を決定してしまう恐れ
を有している。
【００２８】（２）例えば、図２３に示すように、基板
１５０上にＡｌからなる第１配線電極１５１を帯状に形
成し、第１配線電極１５１の上に保護膜１５２を形成
し、その上に第１配線電極１５１の長さ方向と交差する
第２配線電極１５３を形成したデバイスの場合を考え
る。この場合、第１配線電極１５１のエッジ部１５４に
おいて、保護膜１５２のステップカバレッジが悪化し、
これにより第１配線電極１５１と第２配線電極１５３と
の電気的絶縁性が損なわれてしまう恐れを有している。
１５０上にＡｌからなる第１配線電極１５１を帯状に形
成し、第１配線電極１５１の上に保護膜１５２を形成
し、その上に第１配線電極１５１の長さ方向と交差する
第２配線電極１５３を形成したデバイスの場合を考え
る。この場合、第１配線電極１５１のエッジ部１５４に
おいて、保護膜１５２のステップカバレッジが悪化し、
これにより第１配線電極１５１と第２配線電極１５３と
の電気的絶縁性が損なわれてしまう恐れを有している。
【００２９】
【発明が解決しようとする課題】本発明の目的は、信頼
性が高い発熱体駆動用の半導体装置を提供することにあ
る。
性が高い発熱体駆動用の半導体装置を提供することにあ
る。
【００３０】本発明の別の目的は、ソース・ドレイン間
の電界強度が弱められ、耐圧性に優れた半導体装置を提
供することにある。
の電界強度が弱められ、耐圧性に優れた半導体装置を提
供することにある。
【００３１】また、本発明の他の目的は、ラッチアップ
を防止すべく、素子分離領域をＰＮＰのサンドイッチ構
造とし、これにより形成されるＰＮ接合を短絡した素子
分離構造を有する半導体装置を提供することにある。
を防止すべく、素子分離領域をＰＮＰのサンドイッチ構
造とし、これにより形成されるＰＮ接合を短絡した素子
分離構造を有する半導体装置を提供することにある。
【００３２】さらに、本発明のさらに他の目的は、製造
歩留りを向上させるべく、高集積化に対応可能な埋込型
の誘電体分離による素子分離領域を有する半導体装置を
提供することにある。
歩留りを向上させるべく、高集積化に対応可能な埋込型
の誘電体分離による素子分離領域を有する半導体装置を
提供することにある。
【００３３】またさらに、本発明のさらに他の目的は、
耐久性に優れかつ高性能化を図ることのできる半導体デ
バイスの製造方法を提供することにある。
耐久性に優れかつ高性能化を図ることのできる半導体デ
バイスの製造方法を提供することにある。
【００３４】
【課題を解決するための手段】上記目的を達成するため
の半導体装置は、第１の主電極領域を含む第１導電型の
第１の半導体領域内に設けられたチャネル領域を含む第
２導電型の第２の半導体領域と、該第２の半導体領域内
に設けられた第２の主電極領域と、該第１および第２の
主電極領域間にある前記チャネル領域上にゲート絶縁膜
を介して設けられたゲート電極と、を有し、前記第１の
主電極領域における前記チャネル領域と接する側の部分
が高抵抗領域であるトランジスタを具備することを特徴
とする半導体装置である。
の半導体装置は、第１の主電極領域を含む第１導電型の
第１の半導体領域内に設けられたチャネル領域を含む第
２導電型の第２の半導体領域と、該第２の半導体領域内
に設けられた第２の主電極領域と、該第１および第２の
主電極領域間にある前記チャネル領域上にゲート絶縁膜
を介して設けられたゲート電極と、を有し、前記第１の
主電極領域における前記チャネル領域と接する側の部分
が高抵抗領域であるトランジスタを具備することを特徴
とする半導体装置である。
【００３５】さらには、該半導体装置の素子分離構造や
電極の形状を適宜改善することにより優れた半導体装置
を提供できる。
電極の形状を適宜改善することにより優れた半導体装置
を提供できる。
【００３６】本発明の一実施態様による半導体装置はＭ
ＯＳトランジスタのドレインのような第１の主電極領域
を含む第１導電型半導体の領域内に形成された反対導電
型の第２半導体領域を有している。この領域の少なくと
も一部はトランジスタのチャネルとなる。そしてチャネ
ルと隣接する第１の主電極領域は高抵抗部分を有してお
り、この部分により耐圧を向上させている。
ＯＳトランジスタのドレインのような第１の主電極領域
を含む第１導電型半導体の領域内に形成された反対導電
型の第２半導体領域を有している。この領域の少なくと
も一部はトランジスタのチャネルとなる。そしてチャネ
ルと隣接する第１の主電極領域は高抵抗部分を有してお
り、この部分により耐圧を向上させている。
【００３７】そして、ソースのような第２の主電極領域
は該第２半導体領域内に形成されている。そして、該第
２の主電極領域と該高抵抗部分との間のチャネルにはゲ
ート絶縁層を介してゲート電極が形成されている。
は該第２半導体領域内に形成されている。そして、該第
２の主電極領域と該高抵抗部分との間のチャネルにはゲ
ート絶縁層を介してゲート電極が形成されている。
【００３８】ゲート電極の両端部とチャネルの両端とは
互いに整合している。
互いに整合している。
【００３９】すなわち、本発明による半導体装置は、Ｎ
型ソースの周辺部およびゲートの下部に設けられた第１
導電型の高抵抗層と、該高抵抗層と第２導電型ドレイン
との間および前記高抵抗層の下部に設けられた第２導電
型エピタキシャル成長層と、該エピ層の下部に設けられ
た第２導電型の埋込み層と、該埋込み層に接しかつ前記
ドレインに設けられたコンタクト層とを含むＭＯＳトラ
ンジスタを有することを特徴とする。
型ソースの周辺部およびゲートの下部に設けられた第１
導電型の高抵抗層と、該高抵抗層と第２導電型ドレイン
との間および前記高抵抗層の下部に設けられた第２導電
型エピタキシャル成長層と、該エピ層の下部に設けられ
た第２導電型の埋込み層と、該埋込み層に接しかつ前記
ドレインに設けられたコンタクト層とを含むＭＯＳトラ
ンジスタを有することを特徴とする。
【００４０】そして、上記ＭＯＳトランジスタＮ個を１
ブロックとし、少なくとも１ブロックが配され、該ブロ
ック内の各ＭＯＳトランジスタのゲート同士およびドレ
イン同士が接続され、前記ブロック内の各ソースがヒー
タ抵抗の一端と接続され、前記ブロック内の各ゲートに
コモン側スイッチが接続され、前記ブロックＮ個の各ゲ
ートにセグメント側スイッチが接続され、各ソースが接
地点に接続され、各ドレインが前記ヒータ抵抗の他端に
マトリクス状に接続されることでマトリクススイッチン
グ回路を構成することができる。さらに、上記ＭＯＳト
ランジスタと発熱抵抗体とが基板上に設けられた発熱デ
バイスを構成することができる。またさらに、この発熱
デバイスと、インクを吐出する吐出口と、インクを収容
する収容部とを組み合わせればインクジェット記録ヘッ
ドを構成することができる。
ブロックとし、少なくとも１ブロックが配され、該ブロ
ック内の各ＭＯＳトランジスタのゲート同士およびドレ
イン同士が接続され、前記ブロック内の各ソースがヒー
タ抵抗の一端と接続され、前記ブロック内の各ゲートに
コモン側スイッチが接続され、前記ブロックＮ個の各ゲ
ートにセグメント側スイッチが接続され、各ソースが接
地点に接続され、各ドレインが前記ヒータ抵抗の他端に
マトリクス状に接続されることでマトリクススイッチン
グ回路を構成することができる。さらに、上記ＭＯＳト
ランジスタと発熱抵抗体とが基板上に設けられた発熱デ
バイスを構成することができる。またさらに、この発熱
デバイスと、インクを吐出する吐出口と、インクを収容
する収容部とを組み合わせればインクジェット記録ヘッ
ドを構成することができる。
【００４１】そして、本発明においては素子分離構造と
して前記各ＭＯＳトランジスタ間のＰ型領域内に、素子
の存在しないＮ- 型素子分離領域が形成されて設けられ
たＰＮＰ構造中のＰＮ接合を短絡する金属配線を形成構
造とすることが望ましい。
して前記各ＭＯＳトランジスタ間のＰ型領域内に、素子
の存在しないＮ- 型素子分離領域が形成されて設けられ
たＰＮＰ構造中のＰＮ接合を短絡する金属配線を形成構
造とすることが望ましい。
【００４２】また、素子分離領域の形成方法としてＭＯ
Ｓトランジスタを誘電体分離するための素子分離領域を
形成する方法において、前記半導体基体に開孔部を形成
する工程と、該開孔部内に絶縁物を埋め込み、前記素子
分離領域を形成する工程とを含む方法によって素子分離
構造を形成することが望ましい。
Ｓトランジスタを誘電体分離するための素子分離領域を
形成する方法において、前記半導体基体に開孔部を形成
する工程と、該開孔部内に絶縁物を埋め込み、前記素子
分離領域を形成する工程とを含む方法によって素子分離
構造を形成することが望ましい。
【００４３】ここで、前記絶縁物を埋め込む工程は、前
記開孔部の底面および側面を前記絶縁物により被覆する
第１段階と、該第１段階終了後に前記開孔部内に前記絶
縁物を埋め込む第２段階とに分けて行うようにしてもよ
い。上記２段階に分けて埋め込む絶縁物の種類は第１段
階と第２段階とでは異なるようにしてもよい。上記絶縁
物埋め込み工程後の前記絶縁物を前記半導体基体の表面
と同じ高さまで除去する工程をさらに含むようにしても
よい。
記開孔部の底面および側面を前記絶縁物により被覆する
第１段階と、該第１段階終了後に前記開孔部内に前記絶
縁物を埋め込む第２段階とに分けて行うようにしてもよ
い。上記２段階に分けて埋め込む絶縁物の種類は第１段
階と第２段階とでは異なるようにしてもよい。上記絶縁
物埋め込み工程後の前記絶縁物を前記半導体基体の表面
と同じ高さまで除去する工程をさらに含むようにしても
よい。
【００４４】なお、上記絶縁物の埋込み工程後の半導体
基体の表面を平坦化する工程を含むようにしてもよい。
基体の表面を平坦化する工程を含むようにしてもよい。
【００４５】そして発熱デバイスの製造方法としては、
発熱体の配線電極を形成する工程として、前記配線電極
となる金属層上に設けたフォトレジストに対する露光
を、前記フォトレジストと該フォトレジスト上に配され
る前記配線電極パターンの形状を有するフォトマスクと
の間隔を４０−１００μｍとする第１の露光段階と、前
記フォトレジストと前記フォトマスクとの間隔を０−１
４μｍとする第２の露光段階とに分けて行うことが好ま
しい。
発熱体の配線電極を形成する工程として、前記配線電極
となる金属層上に設けたフォトレジストに対する露光
を、前記フォトレジストと該フォトレジスト上に配され
る前記配線電極パターンの形状を有するフォトマスクと
の間隔を４０−１００μｍとする第１の露光段階と、前
記フォトレジストと前記フォトマスクとの間隔を０−１
４μｍとする第２の露光段階とに分けて行うことが好ま
しい。
【００４６】ここで、上記露光工程後の前記フォトレジ
ストを現像する現像工程と、該現像工程を経た前記フォ
トレジストをマスクとして前記金属層をエッチングする
際に、アルカリ性溶液により前記フォトレジストの少な
くとも端部を縮小させながら前記金属層をエッチングす
るエッチング工程とを含むようにしてもよい。上記金属
層をアルミニウムとし、かつ上記アルカリ性溶液をテト
ラメチルアンモニウムハイドロオキサイドを用いてもよ
い。
ストを現像する現像工程と、該現像工程を経た前記フォ
トレジストをマスクとして前記金属層をエッチングする
際に、アルカリ性溶液により前記フォトレジストの少な
くとも端部を縮小させながら前記金属層をエッチングす
るエッチング工程とを含むようにしてもよい。上記金属
層をアルミニウムとし、かつ上記アルカリ性溶液をテト
ラメチルアンモニウムハイドロオキサイドを用いてもよ
い。
【００４７】
【作用】本発明によれば、Ｎエピ層を設けることによ
り、ソースドレイン間距離を長くすることができるの
で、ソースドレイン間の電界強度が弱まり、このためホ
ットキャリアの発生が減少する。従って、ゲート酸化膜
に入るホットキャリアが減少することから、ホットキャ
リアにより従来生じていたｎＭＯＳトランジスタのしき
い値（Ｖth）や相互コンダクタンス（Ｇm ）の変化を抑
制をすることが可能となる。また、Ｎエピ層を設けるこ
とにより、従来、Ｎ型ドレインとＰ- 層との間に形成さ
れていたＰＮ接合がＮエピ層とＰ- 層との間に形成され
ることになるので、接合の深さが大きくなり、端部での
空乏層の広がりも従来よりも大きくなり、電界集中を緩
和でき、耐圧を上げることが可能となる。
り、ソースドレイン間距離を長くすることができるの
で、ソースドレイン間の電界強度が弱まり、このためホ
ットキャリアの発生が減少する。従って、ゲート酸化膜
に入るホットキャリアが減少することから、ホットキャ
リアにより従来生じていたｎＭＯＳトランジスタのしき
い値（Ｖth）や相互コンダクタンス（Ｇm ）の変化を抑
制をすることが可能となる。また、Ｎエピ層を設けるこ
とにより、従来、Ｎ型ドレインとＰ- 層との間に形成さ
れていたＰＮ接合がＮエピ層とＰ- 層との間に形成され
ることになるので、接合の深さが大きくなり、端部での
空乏層の広がりも従来よりも大きくなり、電界集中を緩
和でき、耐圧を上げることが可能となる。
【００４８】そして、各ＭＯＳトランジスタ間のＰ型領
域内に、素子の存在しないＮ- 型素子分離領域が形成さ
れて設けられたＰＮＰ構造中のＰＮ接合が金属配線によ
り短絡されているので、寄生トランジスタが動作不可能
な状態となるため、ラッチアップを防止することができ
る。
域内に、素子の存在しないＮ- 型素子分離領域が形成さ
れて設けられたＰＮＰ構造中のＰＮ接合が金属配線によ
り短絡されているので、寄生トランジスタが動作不可能
な状態となるため、ラッチアップを防止することができ
る。
【００４９】さらに、上述した従来の熱酸化法と異な
り、絶縁膜の下部に酸化が進行することがないから、バ
ーズビークの発生を防止することができる。
り、絶縁膜の下部に酸化が進行することがないから、バ
ーズビークの発生を防止することができる。
【００５０】一方、フォトマスクとフォトレジストとの
間隔を広くとった第１回目の露光工程では、フォトマス
クのパターンエッジ部の下方に回り込む回折光によりフ
ォトマスクの透過パターンより広い領域を露光する。フ
ォトマスクとフォトレジストとの間隔を零とするかある
いは狭くとった第２回目の露光工程では、フォトマスク
のパターンエッジ部での回折の影響が少ないから、フォ
トマスクにより被覆されていない（全露光）領域と、フ
ォトマスクにより被覆されているが、第１回目の露光を
受けている（半露光）領域と、フォトマスクにより被覆
され、一度も露光を受けていない（未露光）領域とをフ
ォトレジストに形成することができる。これら３領域を
有するフォトレジストは現像されて、そのエッジ部の形
状はテーパ状となる。このテーパ状のエッジ部を有する
フォトレジストを用いて金属層をエッチングすると、金
属層のエッジ部もテーパ状となる。このテーパ状のエッ
ジ部を有する金属層を発熱抵抗体上に設けた発熱ヘッド
等の電気熱変換デバイスでは、電流の流れが金属層のエ
ッジ部の下方に集中することがないので、発熱抵抗体の
一部切断を防止することができるから、電気熱変換デバ
イスの寿命を確実に延ばすことができる。
間隔を広くとった第１回目の露光工程では、フォトマス
クのパターンエッジ部の下方に回り込む回折光によりフ
ォトマスクの透過パターンより広い領域を露光する。フ
ォトマスクとフォトレジストとの間隔を零とするかある
いは狭くとった第２回目の露光工程では、フォトマスク
のパターンエッジ部での回折の影響が少ないから、フォ
トマスクにより被覆されていない（全露光）領域と、フ
ォトマスクにより被覆されているが、第１回目の露光を
受けている（半露光）領域と、フォトマスクにより被覆
され、一度も露光を受けていない（未露光）領域とをフ
ォトレジストに形成することができる。これら３領域を
有するフォトレジストは現像されて、そのエッジ部の形
状はテーパ状となる。このテーパ状のエッジ部を有する
フォトレジストを用いて金属層をエッチングすると、金
属層のエッジ部もテーパ状となる。このテーパ状のエッ
ジ部を有する金属層を発熱抵抗体上に設けた発熱ヘッド
等の電気熱変換デバイスでは、電流の流れが金属層のエ
ッジ部の下方に集中することがないので、発熱抵抗体の
一部切断を防止することができるから、電気熱変換デバ
イスの寿命を確実に延ばすことができる。
【００５１】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【００５２】図４は本発明の第一実施例に従うｎＭＯＳ
トランジスタの一例を示す縦断面図である。図４におい
て、符号２００は基板である。基板２００はこの例にお
いて単結晶シリコンが用いられるが、これに限定されな
い。基板２００の上の一部にはＮ型の埋込み層２０１が
形成され、この埋込み層２０１の周辺部にはＰ型のエピ
タキシャル（以下、エピという）層２０２が形成されて
いる。埋込み層２０１の上部にはＮ- 型のエピ層２０３
が形成され、このエピ層２０３の周辺部であって埋込み
層２０１の周縁部の上部にはＮ型のドレイン２０４と接
触するコンタクト層２０５が形成されている。エピ層２
０３の上部にはチャネルとなるＰ- 型の層２０６が形成
されている。このＰ- 層２０６は、Ｐ型層２０７と、そ
のＰ型層２０７の両側に形成されたＮ型ドレイン２０８
およびＮ型ドレイン２０９とをその内部に含む。ここ
で、２１０は絶縁ゲート電極である。また、２１１はド
レイン電極、２１２はソース電極、２１３，２１４，２
１５は絶縁層である。
トランジスタの一例を示す縦断面図である。図４におい
て、符号２００は基板である。基板２００はこの例にお
いて単結晶シリコンが用いられるが、これに限定されな
い。基板２００の上の一部にはＮ型の埋込み層２０１が
形成され、この埋込み層２０１の周辺部にはＰ型のエピ
タキシャル（以下、エピという）層２０２が形成されて
いる。埋込み層２０１の上部にはＮ- 型のエピ層２０３
が形成され、このエピ層２０３の周辺部であって埋込み
層２０１の周縁部の上部にはＮ型のドレイン２０４と接
触するコンタクト層２０５が形成されている。エピ層２
０３の上部にはチャネルとなるＰ- 型の層２０６が形成
されている。このＰ- 層２０６は、Ｐ型層２０７と、そ
のＰ型層２０７の両側に形成されたＮ型ドレイン２０８
およびＮ型ドレイン２０９とをその内部に含む。ここ
で、２１０は絶縁ゲート電極である。また、２１１はド
レイン電極、２１２はソース電極、２１３，２１４，２
１５は絶縁層である。
【００５３】このような構成からなるｎＭＯＳトランジ
スタにあっては、低抵抗の埋込み層２０１、高抵抗のＮ
エピ層２０３および低抵抗のコンタクト層２０５が設け
られているので、Ｎエピ層２０３とＰ- 層２０６との間
のＰＮ接合の深さが大きくなり、端部での空乏層の広が
りも従来よりも大きくなり、電界集中を緩和でき、ｎＭ
ＯＳトランジスタの耐圧を上げることができる。
スタにあっては、低抵抗の埋込み層２０１、高抵抗のＮ
エピ層２０３および低抵抗のコンタクト層２０５が設け
られているので、Ｎエピ層２０３とＰ- 層２０６との間
のＰＮ接合の深さが大きくなり、端部での空乏層の広が
りも従来よりも大きくなり、電界集中を緩和でき、ｎＭ
ＯＳトランジスタの耐圧を上げることができる。
【００５４】図５に、図４に示した上記ｎＭＯＳトラン
ジスタを用いて構成したスイッチング回路の例を示す。
図５の（ａ）はＮ個のｎＭＯＳトランジスタのドレイン
Ｄ同士を並列に接続した場合のスイッチング回路を示し
ており、この場合、ソースドレイン間に電圧源より電圧
Ｖ+ が印加されている。図５の（ｂ）は同じくＮ個のｎ
ＭＯＳトランジスタのソースＳ同士を並列に接続した場
合のスイッチング回路を示しており、この場合ソースＳ
は接地されている。ここで各ｎＭＯＳトランジスタのソ
ースドレイン間の耐圧は８０Ｖ以上となる。また、各ｎ
ＭＯＳトランジスタのゲート２１０には電流がほとんど
流れないため、ｎＭＯＳトランジスタ制御のための電流
もほぼ零となる。このため、Ｎ個のｎＭＯＳトランジス
タを同時に駆動しても消費電流は従来に比べて格段に小
さくすることができる。
ジスタを用いて構成したスイッチング回路の例を示す。
図５の（ａ）はＮ個のｎＭＯＳトランジスタのドレイン
Ｄ同士を並列に接続した場合のスイッチング回路を示し
ており、この場合、ソースドレイン間に電圧源より電圧
Ｖ+ が印加されている。図５の（ｂ）は同じくＮ個のｎ
ＭＯＳトランジスタのソースＳ同士を並列に接続した場
合のスイッチング回路を示しており、この場合ソースＳ
は接地されている。ここで各ｎＭＯＳトランジスタのソ
ースドレイン間の耐圧は８０Ｖ以上となる。また、各ｎ
ＭＯＳトランジスタのゲート２１０には電流がほとんど
流れないため、ｎＭＯＳトランジスタ制御のための電流
もほぼ零となる。このため、Ｎ個のｎＭＯＳトランジス
タを同時に駆動しても消費電流は従来に比べて格段に小
さくすることができる。
【００５５】図５に示したｎＭＯＳスイッチング回路を
マトリクス状に配置して例えば図６に示すようにインク
ジェット記録ヘッド駆動用のマトリクススイッチング回
路を構成してもよい。図６において、電圧Ｖ+ として３
０Ｖ−４０Ｖ程度の電端を端子印加して動作させる。各
ｎＭＯＳトランジスタ１１…１８，８１…８８のゲート
には電流がほとんど流れないため、８個の外部のコモン
側スイッチＣｏｍ１…Ｃｏｍ８を流れる電流もほぼ零で
あり、コモン側スイッチの構造を簡単にできる。
マトリクス状に配置して例えば図６に示すようにインク
ジェット記録ヘッド駆動用のマトリクススイッチング回
路を構成してもよい。図６において、電圧Ｖ+ として３
０Ｖ−４０Ｖ程度の電端を端子印加して動作させる。各
ｎＭＯＳトランジスタ１１…１８，８１…８８のゲート
には電流がほとんど流れないため、８個の外部のコモン
側スイッチＣｏｍ１…Ｃｏｍ８を流れる電流もほぼ零で
あり、コモン側スイッチの構造を簡単にできる。
【００５６】上述した構成を採用すれば、従来複数のチ
ップによって実現していたマトリクススイッチング回路
を、コモン側スイッチおよびセグメント側スイッチをも
含めて同一チップ内に配置することが可能となり、マト
リクススイッチング回路の１チップ化を図ることができ
る。
ップによって実現していたマトリクススイッチング回路
を、コモン側スイッチおよびセグメント側スイッチをも
含めて同一チップ内に配置することが可能となり、マト
リクススイッチング回路の１チップ化を図ることができ
る。
【００５７】図７は、１チップ化された発熱体駆動用半
導体装置の回路配置を示す模式的平面図である。
導体装置の回路配置を示す模式的平面図である。
【００５８】共通の基板２００上には複数の発熱抵抗体
からなる発熱体２２６と図４に示した断面構造をもつｎ
ＭＯＳトランジスタからなる発熱体用スイッチング回路
２２５と、ｎＭＯＳトランジスタのブロック共通線２２
９にゲート電圧を供給するためのスイッチＣｏｍ１…Ｃ
ｏｍ８を含む共通線用スイッチング回路２２４と、発熱
体２２６のセグメント線２２７を選択的に基準電位に保
持するセグメント線用スイッチング回路２２３と、が一
体的に設けられている。
からなる発熱体２２６と図４に示した断面構造をもつｎ
ＭＯＳトランジスタからなる発熱体用スイッチング回路
２２５と、ｎＭＯＳトランジスタのブロック共通線２２
９にゲート電圧を供給するためのスイッチＣｏｍ１…Ｃ
ｏｍ８を含む共通線用スイッチング回路２２４と、発熱
体２２６のセグメント線２２７を選択的に基準電位に保
持するセグメント線用スイッチング回路２２３と、が一
体的に設けられている。
【００５９】また、ここで２２０はスイッチング回路２
２３を制御する信号をライン２３２を介して供給する端
子、２２１は発熱体２２６に電流を供給するための電圧
Ｖ+を電源ライン２３１を介して供給する端子、２２２
はｎＭＯＳトランジスタ１１…１８，８１…８８のゲー
トのオンおよびオフに必要なゲート電圧をライン２２９
を介して供給するためのスイッチング回路２２４を駆動
するための信号をライン２３０を介して供給する端子で
ある。
２３を制御する信号をライン２３２を介して供給する端
子、２２１は発熱体２２６に電流を供給するための電圧
Ｖ+を電源ライン２３１を介して供給する端子、２２２
はｎＭＯＳトランジスタ１１…１８，８１…８８のゲー
トのオンおよびオフに必要なゲート電圧をライン２２９
を介して供給するためのスイッチング回路２２４を駆動
するための信号をライン２３０を介して供給する端子で
ある。
【００６０】図８は図７に示したスイッチング回路２２
３のより具体的な回路構成図である。
３のより具体的な回路構成図である。
【００６１】（ａ）は図４に示したものと同じＭＯＳト
ランジスタを用いた場合であり、（ｂ）はバイポーラト
ランジスタを用いた場合をそれぞれ示している。
ランジスタを用いた場合であり、（ｂ）はバイポーラト
ランジスタを用いた場合をそれぞれ示している。
【００６２】ＣＯＮＴ１は制御回路であり、画像情報に
応じて各トランジスタのゲート（またはベース）に印加
する信号を選択的に供給するものであり、シフトレジス
タ，ラッチ回路，アンドゲート等を含むものである。図
９は図７に示したスイッチング回路２２４のより具体的
な回路構成図であり、（ａ）は図４に示したものと同じ
ＭＯＳトランジスタを用いた場合であり、（ｂ）はバイ
ポーラトランジスタを用いた場合をそれぞれ示してい
る。
応じて各トランジスタのゲート（またはベース）に印加
する信号を選択的に供給するものであり、シフトレジス
タ，ラッチ回路，アンドゲート等を含むものである。図
９は図７に示したスイッチング回路２２４のより具体的
な回路構成図であり、（ａ）は図４に示したものと同じ
ＭＯＳトランジスタを用いた場合であり、（ｂ）はバイ
ポーラトランジスタを用いた場合をそれぞれ示してい
る。
【００６３】ＳＲ２はシフトレジスタであり、発熱抵抗
体Ｒ11…Ｒ18，Ｒ81…Ｒ88の８ブロックを時系列的に駆
動するためにシフトパルスをトランジスタＣｏｍ１，Ｃ
ｏｍ２…Ｃｏｍ８に順次供給する。図１０は図７に示し
た半導体装置の部分的な断面を示すものである。ちょう
ど図４に示したものと同じ構成のｎＭＯＳトランジスタ
と、発熱体２２６およびスイッチング回路２２４のバイ
ポーラトランジスタと、が一体的に形成されていること
がわかる。
体Ｒ11…Ｒ18，Ｒ81…Ｒ88の８ブロックを時系列的に駆
動するためにシフトパルスをトランジスタＣｏｍ１，Ｃ
ｏｍ２…Ｃｏｍ８に順次供給する。図１０は図７に示し
た半導体装置の部分的な断面を示すものである。ちょう
ど図４に示したものと同じ構成のｎＭＯＳトランジスタ
と、発熱体２２６およびスイッチング回路２２４のバイ
ポーラトランジスタと、が一体的に形成されていること
がわかる。
【００６４】ｎＭＯＳトランジスタは、埋込み層３０
１，ｎコンタクト層３０５，ドレイン３０４で囲まれた
第１の半導体領域としての領域内に、高抵抗のＮ- 層３
０３、第２の半導体領域としてのＰ- 層３０６、第２主
電力領域としてのソース３０８、チャネルコンタクト３
０７を含むように構成されており、その上部にドレイン
電極３１２、ゲート電極３１０、ソース電極１１１が形
成されている。
１，ｎコンタクト層３０５，ドレイン３０４で囲まれた
第１の半導体領域としての領域内に、高抵抗のＮ- 層３
０３、第２の半導体領域としてのＰ- 層３０６、第２主
電力領域としてのソース３０８、チャネルコンタクト３
０７を含むように構成されており、その上部にドレイン
電極３１２、ゲート電極３１０、ソース電極１１１が形
成されている。
【００６５】一方、スイッチング回路２２４としては図
９の（ｂ）に示した回路を採用した場合の構成例を示し
ており、埋込み層３３１、コンタクト層３３５、Ｎ層３
３４、Ｎ- 層３３３を含むコレクタと、Ｐ- 層３３６、
Ｐ層２２７を含むベースと、エミッタ３３８と、を有す
るＮＰＮバイポーラトランジスタの断面が図１０に示さ
れている。そして、基板３００の端部側には発熱体とし
ての電気熱変換体が形成されている。電気熱変換体は発
熱抵抗層３１８と、電極３１９と、を有しており、電極
のない部分が発熱部３２１となる。
９の（ｂ）に示した回路を採用した場合の構成例を示し
ており、埋込み層３３１、コンタクト層３３５、Ｎ層３
３４、Ｎ- 層３３３を含むコレクタと、Ｐ- 層３３６、
Ｐ層２２７を含むベースと、エミッタ３３８と、を有す
るＮＰＮバイポーラトランジスタの断面が図１０に示さ
れている。そして、基板３００の端部側には発熱体とし
ての電気熱変換体が形成されている。電気熱変換体は発
熱抵抗層３１８と、電極３１９と、を有しており、電極
のない部分が発熱部３２１となる。
【００６６】また、電気熱変換体を形成するためのその
下地となる絶縁層３１６は平坦化されている。よって電
極３１９とソース電極３１１とは間に選択堆積により形
成されたタングステン（Ｗ）やアルミ（Ａｌ）からなる
プラグ３２２を介して接続されている。さらに電極３１
９の端子３２０は後述するリソグラフィー法によりテー
パー状に加工されている。
下地となる絶縁層３１６は平坦化されている。よって電
極３１９とソース電極３１１とは間に選択堆積により形
成されたタングステン（Ｗ）やアルミ（Ａｌ）からなる
プラグ３２２を介して接続されている。さらに電極３１
９の端子３２０は後述するリソグラフィー法によりテー
パー状に加工されている。
【００６７】因みに、３１７は保護層、３１３，３１５
は共に絶縁層であり、３４２はコレクタ電極、３４０は
ベース電極、３４１はエミッタ電極である。
は共に絶縁層であり、３４２はコレクタ電極、３４０は
ベース電極、３４１はエミッタ電極である。
【００６８】スイッチング回路２２５のドレインを構成
するＮ型半導体は、全ｎＭＯＳトランジスタにおいて共
通となっている。図１１はその様子を説明するための模
式的上面図であり、ドレイン電極３１２で囲まれた領域
内に各ＭＯＳトランジスタのゲート電極３１０、ソース
電極３１１が配されている。
するＮ型半導体は、全ｎＭＯＳトランジスタにおいて共
通となっている。図１１はその様子を説明するための模
式的上面図であり、ドレイン電極３１２で囲まれた領域
内に各ＭＯＳトランジスタのゲート電極３１０、ソース
電極３１１が配されている。
【００６９】同様にスイッチング回路２２４のコレクタ
を構成するＮ型半導体は全ＮＰＮバイポーラトランジス
タにおいて共通の領域となっている。図１２はその様子
を説明するための模式的上面図であり、コレクタ電極３
４２で囲まれた領域内にベース電極３４０、エミッタ電
極３４１が設けられている。
を構成するＮ型半導体は全ＮＰＮバイポーラトランジス
タにおいて共通の領域となっている。図１２はその様子
を説明するための模式的上面図であり、コレクタ電極３
４２で囲まれた領域内にベース電極３４０、エミッタ電
極３４１が設けられている。
【００７０】そして、これらの各電極は図６に示すよう
な回路構成となるべく配線により接続される。
な回路構成となるべく配線により接続される。
【００７１】次に、図１０に示した半導体装置の製造方
法について簡単に説明する。
法について簡単に説明する。
【００７２】用意したＰ型半導体ウェハの所定の領域に
Ｎ型ドーパントを注入して埋込み層３０１，３３１を形
成する。次いでＮ- 型のエピタキシャル層３０３，３３
３を形成した後、素子領域外の部分にＰ型ドーパントを
拡散させてＰ層３０２を形成する。このＰ層３０２は素
子分離領域となる。
Ｎ型ドーパントを注入して埋込み層３０１，３３１を形
成する。次いでＮ- 型のエピタキシャル層３０３，３３
３を形成した後、素子領域外の部分にＰ型ドーパントを
拡散させてＰ層３０２を形成する。このＰ層３０２は素
子分離領域となる。
【００７３】次にＮ- エピタキシャル層３０３，３３３
内にＮ型ドーパントを部分的に拡散し、Ｎ型のコンタク
ト層３０５，３３５を形成する。
内にＮ型ドーパントを部分的に拡散し、Ｎ型のコンタク
ト層３０５，３３５を形成する。
【００７４】そして、Ｐ型ドーパントを注入して、Ｐ-
層３０６，３３６を形成し、続いて熱処理を行う。その
後、Ｐ層３０７とベース中のＰ層３３７を形成すべくＰ
型ドーパントの注入を行い、次にソース領域３０８，３
０９とエミッタ領域３３８、およびドレイン領域３０
４、コレクタ用のＮ層３３４を形成すべくＮ型ドーパン
トを注入し、熱処理する。その後は、周知技術により電
気熱変換体や各電極、絶縁層を形成する。
層３０６，３３６を形成し、続いて熱処理を行う。その
後、Ｐ層３０７とベース中のＰ層３３７を形成すべくＰ
型ドーパントの注入を行い、次にソース領域３０８，３
０９とエミッタ領域３３８、およびドレイン領域３０
４、コレクタ用のＮ層３３４を形成すべくＮ型ドーパン
トを注入し、熱処理する。その後は、周知技術により電
気熱変換体や各電極、絶縁層を形成する。
【００７５】このような構成ではｎＭＯＳトランジスタ
とＮＰＮトランジスタとを同一の製造工程で形成できる
ので、駆動系の周辺回路であるスイッチング回路２２
３，２２４等を容易に一チップに集積化できる。
とＮＰＮトランジスタとを同一の製造工程で形成できる
ので、駆動系の周辺回路であるスイッチング回路２２
３，２２４等を容易に一チップに集積化できる。
【００７６】こうして得られた半導体装置は図１０に示
す構造のままサーマルヘッドとすることができ、図１０
の装置にインク液路やインク吐出口を形成するための部
材を設けてインクジェットヘッドとすることができる。
す構造のままサーマルヘッドとすることができ、図１０
の装置にインク液路やインク吐出口を形成するための部
材を設けてインクジェットヘッドとすることができる。
【００７７】次に、以上説明した本発明の半導体装置に
用いられる素子分離構造について説明する。
用いられる素子分離構造について説明する。
【００７８】図１５は、本発明に用いられる素子分離構
造の一例を示す縦断面図である。図１５における構成要
素の一部は、図１３に示した従来の素子分離構造の構成
要素と共通しており、その共通の構成要素には同一符号
を符し、説明を簡略化する。図１５において、Ｐ型基板
１０１には所定間隔をもって凹部が形成され、これら凹
部には半導体素子を形成するためのＮ- 領域１０２およ
び１０３が設けられている。Ｎ- エピ領域１０２および
１０３の間のＰ型基板１０１には、別の凹部が形成さ
れ、この凹部には半導体素子を形成しないＮ- エピ領域
１０８が形成されている。このＮ- エピ領域１０８と、
Ｎ- エピ領域１０８を挟むＰ型基板１０１の上端部１０
１ａおよび１０１ｂとは配線金属１０４によって短絡さ
れている。
造の一例を示す縦断面図である。図１５における構成要
素の一部は、図１３に示した従来の素子分離構造の構成
要素と共通しており、その共通の構成要素には同一符号
を符し、説明を簡略化する。図１５において、Ｐ型基板
１０１には所定間隔をもって凹部が形成され、これら凹
部には半導体素子を形成するためのＮ- 領域１０２およ
び１０３が設けられている。Ｎ- エピ領域１０２および
１０３の間のＰ型基板１０１には、別の凹部が形成さ
れ、この凹部には半導体素子を形成しないＮ- エピ領域
１０８が形成されている。このＮ- エピ領域１０８と、
Ｎ- エピ領域１０８を挟むＰ型基板１０１の上端部１０
１ａおよび１０１ｂとは配線金属１０４によって短絡さ
れている。
【００７９】このような素子分離構造において、上記Ｎ
- エピ領域１０２および１０３にそれぞれ半導体素子を
形成した例を図１６に示す。図１６における素子分離構
造では、図１３に示した素子分離構造と同様に、Ｎ- エ
ピ領域１０２および１０３内に、それぞれエミッタとな
るＮ+ 領域１０５、ベースとなるＰ型領域１０６および
コレクタとなるＮ+ 領域１０７が形成されている。図１
７は図１６に示した素子分離構造に形成される寄生トラ
ンジスタを示す等価回路である。ここで、Ｎ-エピ領域
１０２および１０３に形成されるＮＰＮトランジスタが
飽和動作状態にある場合、Ｎ- エピ領域１０２および１
０３の電位はＮＰＮトランジスタの飽和電圧とほぼ等し
い。また、ＮＰＮトランジスタのエミッタＮ+ 領域１０
５は最低電位に接続されており、ベースＰ型領域１０６
にはＰＮ接合の順方向バイアス電位が発生している。こ
の状態で、基板１０１に、ＰＮ接合の順方向電圧を生じ
させるノイズが入ってきた場合、寄生ＮＰＮトランジス
タのエミッタ領域は素子の存在しないＮ- 領域であり、
かつこの領域と基板１０１とは配線金属１０４によって
短絡しているため、寄生ＮＰＮトランジスタのベースエ
ミッタが短絡していることになり、寄生ＮＰＮトランジ
スタが動作不可能な状態であるため、ラッチアップを防
止することができる。
- エピ領域１０２および１０３にそれぞれ半導体素子を
形成した例を図１６に示す。図１６における素子分離構
造では、図１３に示した素子分離構造と同様に、Ｎ- エ
ピ領域１０２および１０３内に、それぞれエミッタとな
るＮ+ 領域１０５、ベースとなるＰ型領域１０６および
コレクタとなるＮ+ 領域１０７が形成されている。図１
７は図１６に示した素子分離構造に形成される寄生トラ
ンジスタを示す等価回路である。ここで、Ｎ-エピ領域
１０２および１０３に形成されるＮＰＮトランジスタが
飽和動作状態にある場合、Ｎ- エピ領域１０２および１
０３の電位はＮＰＮトランジスタの飽和電圧とほぼ等し
い。また、ＮＰＮトランジスタのエミッタＮ+ 領域１０
５は最低電位に接続されており、ベースＰ型領域１０６
にはＰＮ接合の順方向バイアス電位が発生している。こ
の状態で、基板１０１に、ＰＮ接合の順方向電圧を生じ
させるノイズが入ってきた場合、寄生ＮＰＮトランジス
タのエミッタ領域は素子の存在しないＮ- 領域であり、
かつこの領域と基板１０１とは配線金属１０４によって
短絡しているため、寄生ＮＰＮトランジスタのベースエ
ミッタが短絡していることになり、寄生ＮＰＮトランジ
スタが動作不可能な状態であるため、ラッチアップを防
止することができる。
【００８０】本実施例に用いられる素子分離方法として
は、図１５ないし図１７に示したＰＮショート型の他
に、例えば以下に述べる埋込み型の素子分離方法を挙げ
ることができる。
は、図１５ないし図１７に示したＰＮショート型の他
に、例えば以下に述べる埋込み型の素子分離方法を挙げ
ることができる。
【００８１】この点を改善した構成を図１９，図２０に
示す。
示す。
【００８２】なお、図１９および図２０にそれぞれ示す
構成要素の一部は、図１８に示した従来の素子分離構造
の構成要素と共通しており、共通構成要素には同一符号
を符し、その説明を簡略化する。
構成要素の一部は、図１８に示した従来の素子分離構造
の構成要素と共通しており、共通構成要素には同一符号
を符し、その説明を簡略化する。
【００８３】まず、図１９に示す埋込み型の素子分離構
造の形成方法の一例を説明する。図１９の（ａ）および
（ｂ）に示すように、半導体基体１２１の表面上にドラ
イエッチング等のパターニングにより開孔部１２１ａを
形成する。この開孔部１２１ａのアスペクト比は０．１
−５．０程度とされる。次に、（ｃ）に示すように、開
孔部１２１ａの内面を含む半導体基体１２１の表面上
に、熱酸化法、ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ
法、バイアススパッタ法等を用いてＮＳＧ，ＰＳＧ，Ｂ
ＰＳＧ，熱酸化膜，ＳｉＮ，Ｐ−ＳｉＮ，ＢＳＱ等から
なる第１絶縁膜１２２を５０−５０００オングストロー
ムの膜厚で形成する。次いで、（ｄ）に示すように、第
１絶縁膜１２２にエッチバック法等を用いて選択エッチ
ングを施し、開孔部１２１ａの側壁に形成された絶縁膜
１２２のみを残す。あるいは、半導体基体１２１上およ
び開孔部１２１ａの側壁の第１絶縁膜１２２を残し、開
孔部１２１ａの底面の第１絶縁膜１２２のみをエッチン
グにより除去してもよい。次に、（ｅ）に示すように、
少なくとも底面を露出した開孔部１２１ａの全体を覆う
ように、ＰＳＧ，ＢＰＳＧ，ＳＯＧ等からなる第２絶縁
膜１２３を堆積させる。第２絶縁膜１２３の膜厚は、開
孔部１２１ａを完全に埋め込むことが可能な程度でよ
く、具体的には１０００−２００００オングストローム
とされる。次に、開孔部１２１ａ内の第２絶縁膜１２３
にＰ，Ｂ，Ａｓ等の不純物を含有させる。次いで、Ｎ2
またはＮ2 ／Ｏ2 雰囲気で、温度摂氏６００度−摂氏１
２００度で行う熱処理により、開孔部１２１ａの表面近
傍の凹凸を抑えて第２絶縁膜１２３の表面を滑らかにす
ると共に、第２絶縁膜１２３中の不純物を半導体基体１
２１内に拡散させ開孔部１２１ａの底面のみに不純物領
域１２１ｂを形成する。この不純物領域１２１ｂは素子
分離領域を挟んで電導型の異なる半導体装置または伝導
率の異なる半導体装置を基体内に配置する際に電気的に
分離するための素子分離領域として用いられる。この不
純物領域１２１ｂの不純物濃度は１×１０14−１×１０
20ｃｍ-3とされる。次に、（ｆ）に示すように、開孔部
１２１ａ内のみに第２絶縁膜１２３を残すようにエッチ
バック法により第２絶縁膜１２３を除去する。
造の形成方法の一例を説明する。図１９の（ａ）および
（ｂ）に示すように、半導体基体１２１の表面上にドラ
イエッチング等のパターニングにより開孔部１２１ａを
形成する。この開孔部１２１ａのアスペクト比は０．１
−５．０程度とされる。次に、（ｃ）に示すように、開
孔部１２１ａの内面を含む半導体基体１２１の表面上
に、熱酸化法、ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ
法、バイアススパッタ法等を用いてＮＳＧ，ＰＳＧ，Ｂ
ＰＳＧ，熱酸化膜，ＳｉＮ，Ｐ−ＳｉＮ，ＢＳＱ等から
なる第１絶縁膜１２２を５０−５０００オングストロー
ムの膜厚で形成する。次いで、（ｄ）に示すように、第
１絶縁膜１２２にエッチバック法等を用いて選択エッチ
ングを施し、開孔部１２１ａの側壁に形成された絶縁膜
１２２のみを残す。あるいは、半導体基体１２１上およ
び開孔部１２１ａの側壁の第１絶縁膜１２２を残し、開
孔部１２１ａの底面の第１絶縁膜１２２のみをエッチン
グにより除去してもよい。次に、（ｅ）に示すように、
少なくとも底面を露出した開孔部１２１ａの全体を覆う
ように、ＰＳＧ，ＢＰＳＧ，ＳＯＧ等からなる第２絶縁
膜１２３を堆積させる。第２絶縁膜１２３の膜厚は、開
孔部１２１ａを完全に埋め込むことが可能な程度でよ
く、具体的には１０００−２００００オングストローム
とされる。次に、開孔部１２１ａ内の第２絶縁膜１２３
にＰ，Ｂ，Ａｓ等の不純物を含有させる。次いで、Ｎ2
またはＮ2 ／Ｏ2 雰囲気で、温度摂氏６００度−摂氏１
２００度で行う熱処理により、開孔部１２１ａの表面近
傍の凹凸を抑えて第２絶縁膜１２３の表面を滑らかにす
ると共に、第２絶縁膜１２３中の不純物を半導体基体１
２１内に拡散させ開孔部１２１ａの底面のみに不純物領
域１２１ｂを形成する。この不純物領域１２１ｂは素子
分離領域を挟んで電導型の異なる半導体装置または伝導
率の異なる半導体装置を基体内に配置する際に電気的に
分離するための素子分離領域として用いられる。この不
純物領域１２１ｂの不純物濃度は１×１０14−１×１０
20ｃｍ-3とされる。次に、（ｆ）に示すように、開孔部
１２１ａ内のみに第２絶縁膜１２３を残すようにエッチ
バック法により第２絶縁膜１２３を除去する。
【００８４】このような埋込み型の素子分離方法によれ
ば、図１８に示した従来の埋込み型の素子分離方法にお
いて生じていたバーズビークの発生を防止することがで
き、これにより周辺に及ぼす結晶欠陥や素子分離領域の
拡大または増大を防止することもできる。また、図１９
に示した素子分離方法では、素子分離領域の形成に、開
孔部内の絶縁膜中への不純物拡散を用いているので、素
子分離領域を自己整合的に形成でき、かつ分離領域およ
び不純物層を同時形成できるので、半導体基体表面の平
坦化を一層進めることができる。
ば、図１８に示した従来の埋込み型の素子分離方法にお
いて生じていたバーズビークの発生を防止することがで
き、これにより周辺に及ぼす結晶欠陥や素子分離領域の
拡大または増大を防止することもできる。また、図１９
に示した素子分離方法では、素子分離領域の形成に、開
孔部内の絶縁膜中への不純物拡散を用いているので、素
子分離領域を自己整合的に形成でき、かつ分離領域およ
び不純物層を同時形成できるので、半導体基体表面の平
坦化を一層進めることができる。
【００８５】次に、図２０に示す埋込み型の素子分離方
法の他の例を説明する。図２０の（ａ）および（ｂ）に
示すように、半導体基体１２１の表面上にドライエッチ
ング等のパターニングにより開孔部１２１ｃを形成す
る。この開孔部１２１ｃのアスペクト比は０．１−５．
０程度とされる。次に、（ｃ）に示すように、開孔部１
２１ｃの内面を含む半導体基体１２１の表面上に、常圧
ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等を用いてＮ
ＳＧ，ＰＳＧ，ＢＰＳＧ，ＳｉＮ，Ｐ−ＳｉＮ，Ｐ−Ｓ
ｉＯ等からなる第１絶縁膜１２２を５０−５０００オン
グストロームの膜厚で形成する。次に、（ｅ）に示すよ
うに、開孔部１２１ｃの全体を覆うように、ＮＳＧ，Ｐ
ＳＧ，ＢＰＳＧ，ＳｉＮ，Ｐ−ＳｉＮ，Ｐ−ＳｉＯ等か
らなる第２絶縁膜１２３を開孔部１２１ｃ全体を覆うよ
うに堆積する。第１絶縁膜１２２と第２絶縁膜１２３と
は、同一または異なった材料から形成され得る。第２絶
縁膜１２３の膜厚は、開孔部１２１ａを完全に埋め込む
ことが可能な程度でよく、具体的には１０００−２００
００オングストロームとされる。この後、必要に応じて
Ｎ2 またはＮ2 ／Ｏ2 雰囲気で、温度摂氏６００度−摂
氏１２００度の条件で熱処理を行うこともできる。次
に、（ｅ）に示すように、開孔部１２１ｃ内のみに第２
絶縁膜１２３を残すようにエッチバック法により第２絶
縁膜１２３を除去する。開孔部１２１ｃ内の第２絶縁膜
１２３は素子分離領域として用いることができる。
法の他の例を説明する。図２０の（ａ）および（ｂ）に
示すように、半導体基体１２１の表面上にドライエッチ
ング等のパターニングにより開孔部１２１ｃを形成す
る。この開孔部１２１ｃのアスペクト比は０．１−５．
０程度とされる。次に、（ｃ）に示すように、開孔部１
２１ｃの内面を含む半導体基体１２１の表面上に、常圧
ＣＶＤ法、ＬＰ−ＣＶＤ法、Ｐ−ＣＶＤ法等を用いてＮ
ＳＧ，ＰＳＧ，ＢＰＳＧ，ＳｉＮ，Ｐ−ＳｉＮ，Ｐ−Ｓ
ｉＯ等からなる第１絶縁膜１２２を５０−５０００オン
グストロームの膜厚で形成する。次に、（ｅ）に示すよ
うに、開孔部１２１ｃの全体を覆うように、ＮＳＧ，Ｐ
ＳＧ，ＢＰＳＧ，ＳｉＮ，Ｐ−ＳｉＮ，Ｐ−ＳｉＯ等か
らなる第２絶縁膜１２３を開孔部１２１ｃ全体を覆うよ
うに堆積する。第１絶縁膜１２２と第２絶縁膜１２３と
は、同一または異なった材料から形成され得る。第２絶
縁膜１２３の膜厚は、開孔部１２１ａを完全に埋め込む
ことが可能な程度でよく、具体的には１０００−２００
００オングストロームとされる。この後、必要に応じて
Ｎ2 またはＮ2 ／Ｏ2 雰囲気で、温度摂氏６００度−摂
氏１２００度の条件で熱処理を行うこともできる。次
に、（ｅ）に示すように、開孔部１２１ｃ内のみに第２
絶縁膜１２３を残すようにエッチバック法により第２絶
縁膜１２３を除去する。開孔部１２１ｃ内の第２絶縁膜
１２３は素子分離領域として用いることができる。
【００８６】このような埋込み型の素子分離方法によっ
ても、図１８に示した埋込み型の素子分離方法において
生じていたバーズビークの発生を防止することができ、
これにより周辺に及ぼす結晶欠陥や素子分離領域の拡大
または増大を防止することもできる。また、従来のよう
に、素子分離用熱酸化膜を形成する前段階として数種類
の絶縁膜を堆積する必要がなく、開孔部を形成すること
によって素子分離絶縁膜を堆積させることができ、素子
分離領域を簡単に形成することができる。
ても、図１８に示した埋込み型の素子分離方法において
生じていたバーズビークの発生を防止することができ、
これにより周辺に及ぼす結晶欠陥や素子分離領域の拡大
または増大を防止することもできる。また、従来のよう
に、素子分離用熱酸化膜を形成する前段階として数種類
の絶縁膜を堆積する必要がなく、開孔部を形成すること
によって素子分離絶縁膜を堆積させることができ、素子
分離領域を簡単に形成することができる。
【００８７】そこで、本発明では以下に述べる方法を採
用し電気熱変換体を作製する。
用し電気熱変換体を作製する。
【００８８】次に、図１０に示した本発明における電極
形成に適用可能な電極形成方法について図２４を参照し
ながら説明する。
形成に適用可能な電極形成方法について図２４を参照し
ながら説明する。
【００８９】図２４に示す半導体装置の構成要素の一部
は、図２１に示した半導体装置の構成要素と共通してお
り、共通構成要素には同一符号を符し、その説明を簡略
化する。
は、図２１に示した半導体装置の構成要素と共通してお
り、共通構成要素には同一符号を符し、その説明を簡略
化する。
【００９０】まず、図２４の（ａ）に示すように、基板
１３０上に配線電極材料としてのＡｌ層１３１を形成し
た後、このＡｌ層１３１上にマスク用フォトレジスト膜
１３２を塗布する。次に、ガラスフォトマスク１３３を
フォトレジスト膜１３２から４０−１００μｍ程度離間
させた状態で、フォトレジスト膜１３２のうち配線電極
パターン以外の領域を露光する（広間隔露光）。この露
光により、（ａ）において破線で示すように、ガラスフ
ォトマスク１３３のパターンエッジ部の下方に回折光が
生じる。ここでは、回折光の利用により、ガラスフォト
マスク１３３の透過パターンより広い領域のフォトレジ
スト１３２が露光される。この広間隔露光における露光
エネルギーは、現像時にフォトレジスト１３２を膜抜け
するしきいエネルギー値（Ｅth）の１／２倍程度とす
る。
１３０上に配線電極材料としてのＡｌ層１３１を形成し
た後、このＡｌ層１３１上にマスク用フォトレジスト膜
１３２を塗布する。次に、ガラスフォトマスク１３３を
フォトレジスト膜１３２から４０−１００μｍ程度離間
させた状態で、フォトレジスト膜１３２のうち配線電極
パターン以外の領域を露光する（広間隔露光）。この露
光により、（ａ）において破線で示すように、ガラスフ
ォトマスク１３３のパターンエッジ部の下方に回折光が
生じる。ここでは、回折光の利用により、ガラスフォト
マスク１３３の透過パターンより広い領域のフォトレジ
スト１３２が露光される。この広間隔露光における露光
エネルギーは、現像時にフォトレジスト１３２を膜抜け
するしきいエネルギー値（Ｅth）の１／２倍程度とす
る。
【００９１】次に、ガラスフォトマスク１３３をフォト
レジスト１３２に０−１２μｍ程度に接触させるかある
いは近付けた状態で、フォトレジスト１３２に対してガ
ラスフォトマスク１３３の透過パターンの形状に忠実に
露光する（近接露光）。この近接露光における露光エネ
ルギー（ＥEXPO）は、上記しきいエネルギー値（Ｅth）
１／２−１倍程度とする。
レジスト１３２に０−１２μｍ程度に接触させるかある
いは近付けた状態で、フォトレジスト１３２に対してガ
ラスフォトマスク１３３の透過パターンの形状に忠実に
露光する（近接露光）。この近接露光における露光エネ
ルギー（ＥEXPO）は、上記しきいエネルギー値（Ｅth）
１／２−１倍程度とする。
【００９２】上記２段階の露光により、図２４の（ｂ）
に示すように、フォトレジスト１３２は３領域に明確に
分布される。第１の領域はＥth以上の露光エネルギーを
受けた（ＥEXPO≧Ｅth）領域１３２ａである。第２の領
域はＥthの０−１／２倍の露光エネルギーを受けた（０
＜ＥEXPO≦１／２Ｅth）領域１３２ｂである。第３の領
域は全く露光エネルギーを受けなかった（ＥEXPO＝０）
領域１３２ｃである。
に示すように、フォトレジスト１３２は３領域に明確に
分布される。第１の領域はＥth以上の露光エネルギーを
受けた（ＥEXPO≧Ｅth）領域１３２ａである。第２の領
域はＥthの０−１／２倍の露光エネルギーを受けた（０
＜ＥEXPO≦１／２Ｅth）領域１３２ｂである。第３の領
域は全く露光エネルギーを受けなかった（ＥEXPO＝０）
領域１３２ｃである。
【００９３】次いで、フォトレジスト１３２からガラス
フォトマスク１３３を離した後、フォトレジスト１３２
を常温でアルカリ性溶液、例えばＴＭＡＨ（テトラメチ
ルアンモニウムハイドロオキサイド）を用いて現像する
ことによって、図２４の（ｃ）に示すように、フォトレ
ジスト１３２のパターンエッジ部をスロープ状あるいは
テーパ状の形状とする。すなわち、この現像工程におい
て、フォトレジスト１３２の第１の領域１３２ａはアル
カリ溶液により完全に溶解され、第２の領域１３２ｂは
その表面が一部溶解され、第３の領域１３２ｃは溶解さ
れず、ほぼそのままの形状で残ることにより、パターン
エッジ部がテーパ状となる。
フォトマスク１３３を離した後、フォトレジスト１３２
を常温でアルカリ性溶液、例えばＴＭＡＨ（テトラメチ
ルアンモニウムハイドロオキサイド）を用いて現像する
ことによって、図２４の（ｃ）に示すように、フォトレ
ジスト１３２のパターンエッジ部をスロープ状あるいは
テーパ状の形状とする。すなわち、この現像工程におい
て、フォトレジスト１３２の第１の領域１３２ａはアル
カリ溶液により完全に溶解され、第２の領域１３２ｂは
その表面が一部溶解され、第３の領域１３２ｃは溶解さ
れず、ほぼそのままの形状で残ることにより、パターン
エッジ部がテーパ状となる。
【００９４】次に、このようにパターンエッジ部がテー
パ状であるフォトレジスト１３２を、マスク材としてＡ
ｌ層１３１に対してウェットエッチングを行う。このエ
ッチングには、先の現像時のアルカリ性溶液、例えばＴ
ＭＡＨを用いることが好ましい。
パ状であるフォトレジスト１３２を、マスク材としてＡ
ｌ層１３１に対してウェットエッチングを行う。このエ
ッチングには、先の現像時のアルカリ性溶液、例えばＴ
ＭＡＨを用いることが好ましい。
【００９５】上記ＴＭＡＨの両性金属であるＡｌ層に対
するエッチング速度は、その液温に比例するが、フォト
レジストに対するエッチング速度は、その液温に反比例
する。すなわち、上記ＴＭＡＨの液温を適当に調整する
ことによってフォトレジスト１３２およびＡｌ層１３１
の双方に対するエッチングを同時並行して行い、Ａｌ層
１３１のパターンエッジ部の縦断面形状をテーパ状に加
工することが可能である。適当な液温に調製したＴＭＡ
Ｈにより、フォトレジスト１３２およびＡｌ層１３１を
同時処理することによってＡｌ層１３１のエッチングを
行いつつ、フォトレジスト１３２に対するエッチングも
進行する。このフォトレジスト１３２に対するエッチン
グは、図２４の（ｄ）の矢印で示すように、フォトレジ
スト１３２の全体で同じ速度で進行すわけではない。
するエッチング速度は、その液温に比例するが、フォト
レジストに対するエッチング速度は、その液温に反比例
する。すなわち、上記ＴＭＡＨの液温を適当に調整する
ことによってフォトレジスト１３２およびＡｌ層１３１
の双方に対するエッチングを同時並行して行い、Ａｌ層
１３１のパターンエッジ部の縦断面形状をテーパ状に加
工することが可能である。適当な液温に調製したＴＭＡ
Ｈにより、フォトレジスト１３２およびＡｌ層１３１を
同時処理することによってＡｌ層１３１のエッチングを
行いつつ、フォトレジスト１３２に対するエッチングも
進行する。このフォトレジスト１３２に対するエッチン
グは、図２４の（ｄ）の矢印で示すように、フォトレジ
スト１３２の全体で同じ速度で進行すわけではない。
【００９６】露光エネルギーを全く受けていない第３の
領域１３２ｃに対するエッチング速度は、少しでも露光
エネルギーを受けている第２の領域１３２ｂに対するエ
ッチング速度に比べて当然に遅い。フォトレジスト１３
２の第２の領域１３２ｂでは比較的早くエッチングが進
行するが、この第２の領域１３２ｂから第３の領域１３
２ｃに入ると急激にエッチング速度が遅くなり、第３の
領域１３２ｃにおけるフォトレジストの後退は他の部分
と比べて相対的に停止した状態となる。このようにして
進行するエッチングにより、フォトレジスト１３２の第
２の領域１３２ｂが存在していた部分の下側のＡｌ層１
３１のパターンエッジ部は、テーパ状に制御性よく形成
される。
領域１３２ｃに対するエッチング速度は、少しでも露光
エネルギーを受けている第２の領域１３２ｂに対するエ
ッチング速度に比べて当然に遅い。フォトレジスト１３
２の第２の領域１３２ｂでは比較的早くエッチングが進
行するが、この第２の領域１３２ｂから第３の領域１３
２ｃに入ると急激にエッチング速度が遅くなり、第３の
領域１３２ｃにおけるフォトレジストの後退は他の部分
と比べて相対的に停止した状態となる。このようにして
進行するエッチングにより、フォトレジスト１３２の第
２の領域１３２ｂが存在していた部分の下側のＡｌ層１
３１のパターンエッジ部は、テーパ状に制御性よく形成
される。
【００９７】このようなテーパ状のパターンエッジ部を
有するＡｌ層を、例えば配線や電極として用いた発熱体
を有するインクジェット記録ヘッドやサーマルヘッド等
の機能デバイスでは、Ａｌ層のテーパ状パターンエッジ
部の存在により、Ａｌ層から発熱体への電流の流れがエ
ッジ部の下方に集中することがなく、従来生じていた電
流密度の集中による発熱抵抗体の一部切断を招くことも
なく、長寿命化を図ることが可能である。すなわち、こ
のような機能デバイスは耐久性に優れ、かつ高性能化を
図ることができる。
有するＡｌ層を、例えば配線や電極として用いた発熱体
を有するインクジェット記録ヘッドやサーマルヘッド等
の機能デバイスでは、Ａｌ層のテーパ状パターンエッジ
部の存在により、Ａｌ層から発熱体への電流の流れがエ
ッジ部の下方に集中することがなく、従来生じていた電
流密度の集中による発熱抵抗体の一部切断を招くことも
なく、長寿命化を図ることが可能である。すなわち、こ
のような機能デバイスは耐久性に優れ、かつ高性能化を
図ることができる。
【００９８】以上説明したように、本発明の実施例１２
によれば、ＭＯＳトランジスタにおける電界集中を緩和
し耐圧を上げることができる。
によれば、ＭＯＳトランジスタにおける電界集中を緩和
し耐圧を上げることができる。
【００９９】また、ＰＮショート型の素子分離構造にお
いてラッチアップを確実に防止することができる。
いてラッチアップを確実に防止することができる。
【０１００】さらに、埋込み型の素子分離構造において
バーズビークの発生を確実に防止することができる。
バーズビークの発生を確実に防止することができる。
【０１０１】またさらに、電気熱変換デバイスにおい
て、金属層のエッジ部の下方での電流密度の集中を抑制
して発熱抵抗体の一部切断を防止でき、電気熱変換デバ
イスの長寿命化を図ることができる。
て、金属層のエッジ部の下方での電流密度の集中を抑制
して発熱抵抗体の一部切断を防止でき、電気熱変換デバ
イスの長寿命化を図ることができる。
【０１０２】図２５ないし図２６は、本発明が実施もし
くは適用される好適な発熱体ＨＧインクジェットヘッド
ＩＪＣ，インクジェット記録装置本体ＩＪＲＡ，キャリ
ッジＨＣのそれぞれおよびそれぞれの関係を説明するた
めの説明図である。以下これらの図面を用いて各部構成
の説明を行う。
くは適用される好適な発熱体ＨＧインクジェットヘッド
ＩＪＣ，インクジェット記録装置本体ＩＪＲＡ，キャリ
ッジＨＣのそれぞれおよびそれぞれの関係を説明するた
めの説明図である。以下これらの図面を用いて各部構成
の説明を行う。
【０１０３】本例でのインクジェットヘッドＩＪＣは、
インクタンクＩＴを一体的に有する。カートリッジタイ
プであり、インクタンクＩＴの前方面よりもわずかに先
端部が突出した形状である。このインクジェットヘッド
ＩＪＣは、インクジェット記録装置本体ＩＪＲＡに載置
されているキャリッジＨＣ（図１６）の位置決め手段お
よび電気的接点とによって固定支持されると共に、該キ
ャリッジＨＣに対して着脱可能な交換可能タイプであ
る。
インクタンクＩＴを一体的に有する。カートリッジタイ
プであり、インクタンクＩＴの前方面よりもわずかに先
端部が突出した形状である。このインクジェットヘッド
ＩＪＣは、インクジェット記録装置本体ＩＪＲＡに載置
されているキャリッジＨＣ（図１６）の位置決め手段お
よび電気的接点とによって固定支持されると共に、該キ
ャリッジＨＣに対して着脱可能な交換可能タイプであ
る。
【０１０４】１）インクジェットヘッドＩＪＣ構成説明 インクジェットヘッドＩＪＣは、電気信号に応じて膜沸
騰をインクに対して生じせしめるための熱エネルギーを
生成する電気熱変換体を用いて記録を行う、熱エネルギ
ーを用いるインクジェット方式のヘッドである。
騰をインクに対して生じせしめるための熱エネルギーを
生成する電気熱変換体を用いて記録を行う、熱エネルギ
ーを用いるインクジェット方式のヘッドである。
【０１０５】図１０に示したような半導体装置ＨＧは図
２５に示すようにインクタンクＩＴやインク吐出口ＩＤ
Ｏを形成するための本体に装着されている。
２５に示すようにインクタンクＩＴやインク吐出口ＩＤ
Ｏを形成するための本体に装着されている。
【０１０６】図２６は本発明が適用されるインクジェッ
ト記録装置ＩＪＲＡの概観図で、駆動モータ５０１３の
正逆回転に連動して駆動力伝達ギア５０１１，５００９
を介して回転するリードスクリュー５００５のら線溝５
００４に対して係合するキャリッジＨＣはピン（不図
示）を有し、矢印ａ，ｂ方向に往復移動される。５００
２は紙押え板であり、キャリッジ移動方向にわたって紙
をプラテン５０００に対して押圧する。５００７，５０
０８はフォトカプラでキャリッジのレバー５００６のこ
の域での存在を確認してモータ５０１３の回転方向切換
等を行うためのホームポジション検知手段である。５０
１６は記録ヘッドの前面をキャップするキャップ部材５
０２２を支持する部材で、５０１５はこのキャップ内を
吸引する吸引手段でキャップ内開口５０２３を介して記
録ヘッドの吸引回復を行う。５０１７はクリーニングブ
レードで、５０１９はこのブレードを前後方向に移動可
能にする部材であり、本体支持板５０１８にこれらは支
持されている。ブレードは、この形態でなく周知のクリ
ーニングブレードが本例に適用できることはいうまでも
ない。また、５０２１は、吸引回復の吸引を開始するた
めのレバーで、キャリッジと係合するカム５０２０の移
動に伴って移動し、駆動モータからの駆動力がクラッチ
切換等の公知の伝達手段で移動制御される。
ト記録装置ＩＪＲＡの概観図で、駆動モータ５０１３の
正逆回転に連動して駆動力伝達ギア５０１１，５００９
を介して回転するリードスクリュー５００５のら線溝５
００４に対して係合するキャリッジＨＣはピン（不図
示）を有し、矢印ａ，ｂ方向に往復移動される。５００
２は紙押え板であり、キャリッジ移動方向にわたって紙
をプラテン５０００に対して押圧する。５００７，５０
０８はフォトカプラでキャリッジのレバー５００６のこ
の域での存在を確認してモータ５０１３の回転方向切換
等を行うためのホームポジション検知手段である。５０
１６は記録ヘッドの前面をキャップするキャップ部材５
０２２を支持する部材で、５０１５はこのキャップ内を
吸引する吸引手段でキャップ内開口５０２３を介して記
録ヘッドの吸引回復を行う。５０１７はクリーニングブ
レードで、５０１９はこのブレードを前後方向に移動可
能にする部材であり、本体支持板５０１８にこれらは支
持されている。ブレードは、この形態でなく周知のクリ
ーニングブレードが本例に適用できることはいうまでも
ない。また、５０２１は、吸引回復の吸引を開始するた
めのレバーで、キャリッジと係合するカム５０２０の移
動に伴って移動し、駆動モータからの駆動力がクラッチ
切換等の公知の伝達手段で移動制御される。
【０１０７】これらのキャッピング，クリーニング，吸
引回復は、キャリッジがホームポジション側領域にきた
ときにリードスクリュー５００５の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望の作動を行うようにすれ
ば、本例には何れも適用できる。上述における各構成は
単独でも複合的に見ても優れた発明であり、本発明にと
って好ましい構成例を示している。
引回復は、キャリッジがホームポジション側領域にきた
ときにリードスクリュー５００５の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望の作動を行うようにすれ
ば、本例には何れも適用できる。上述における各構成は
単独でも複合的に見ても優れた発明であり、本発明にと
って好ましい構成例を示している。
【０１０８】
【発明の効果】以上説明したように、本発明の半導体装
置は、Ｎエピ層によりソース・ドレイン間の電界強度を
弱めることができるので、耐圧性に優れた信頼性の高い
ものとなる。また、寄生トランジスタを動作不可能な構
造であるので、ラッチアップを確実に防止することがで
きる。
置は、Ｎエピ層によりソース・ドレイン間の電界強度を
弱めることができるので、耐圧性に優れた信頼性の高い
ものとなる。また、寄生トランジスタを動作不可能な構
造であるので、ラッチアップを確実に防止することがで
きる。
【図１】複数のダイオードスイッチ回路を用いた従来の
インクジェット記録ヘッドのマトリクススイッチング回
路を示す回路図である。
インクジェット記録ヘッドのマトリクススイッチング回
路を示す回路図である。
【図２】複数のトランジスタスイッチ回路を用いた従来
のインクジェット記録ヘッドのマトリクススイッチング
回路を示す回路図である。
のインクジェット記録ヘッドのマトリクススイッチング
回路を示す回路図である。
【図３】図２に示したマトリクススイッチング回路の１
ビット分の等価回路を示す回路図である。
ビット分の等価回路を示す回路図である。
【図４】本発明の半導体装置の一実施例の模式的断面図
である。
である。
【図５】図４に示したｎＭＯＳトランジスタを用いて構
成したスイッチング回路を示す回路図である。
成したスイッチング回路を示す回路図である。
【図６】図４に示したｎＭＯＳスイッチング回路をマト
リクス状に配置してインクジェット記録ヘッド駆動用の
マトリクススイッチング回路を示す回路図である。
リクス状に配置してインクジェット記録ヘッド駆動用の
マトリクススイッチング回路を示す回路図である。
【図７】本発明半導体装置の別の実施例のブロック図で
ある。
ある。
【図８】図７に示した半導体装置のセグメント側スイッ
チング回路の２つの例を示す回路図である。
チング回路の２つの例を示す回路図である。
【図９】図７に示した半導体装置のコモン側スイッチン
グ回路の２つの例を示す回路図である。
グ回路の２つの例を示す回路図である。
【図１０】本発明の半導体装置の一例を示す模式的断面
図である。
図である。
【図１１】本発明に用いられるＭＯＳトランジスタの配
置を説明するための模式的上面図である。
置を説明するための模式的上面図である。
【図１２】本発明に用いられるバイポーラトランジスタ
の配置を説明するための模式的上面図である。
の配置を説明するための模式的上面図である。
【図１３】半導体装置における素子分離構造を説明する
ための模式的断面図である。
ための模式的断面図である。
【図１４】図１３に示した素子分離構造に形成される寄
生トランジスタの等価回路を示す回路図である。
生トランジスタの等価回路を示す回路図である。
【図１５】本発明に用いられる素子分離構造の一例を示
す縦断面図である
す縦断面図である
【図１６】図１５に示した素子分離構造のＮ- エピ領域
に半導体素子を形成した素子分離構造を示す縦断面図で
ある。
に半導体素子を形成した素子分離構造を示す縦断面図で
ある。
【図１７】図１６に示した素子分離構造に形成される寄
生トランジスタを示す等価回路である。
生トランジスタを示す等価回路である。
【図１８】従来の半導体集積回路における素子分離構造
の形成工程を時系列に説明するための模式的断面図であ
る。
の形成工程を時系列に説明するための模式的断面図であ
る。
【図１９】本発明に用いられる埋込み型の素子分離構造
の形成工程の一例を時系列的に説明するための断面図で
ある。
の形成工程の一例を時系列的に説明するための断面図で
ある。
【図２０】本発明に用いられる埋込み型の素子分離構造
の形成工程の他の例を時系列的に説明するための断面図
である。
の形成工程の他の例を時系列的に説明するための断面図
である。
【図２１】アルミニウムの微細加工技術を用いた配線電
極形成工程を時系列的に説明するための断面図である。
極形成工程を時系列的に説明するための断面図である。
【図２２】図２１に示した配線電極形成工程により形成
された電気熱変換デバイスの構成を示す縦断面図であ
る。
された電気熱変換デバイスの構成を示す縦断面図であ
る。
【図２３】図２１の配線電極形成方法により形成した電
気熱変換デバイスにおけるステップカバレージを説明す
るための一部破断した概略斜視図である。
気熱変換デバイスにおけるステップカバレージを説明す
るための一部破断した概略斜視図である。
【図２４】本発明に用いられる電極形成に適用可能な電
極形成工程の一例を時系列的に説明するための縦断面図
である。
極形成工程の一例を時系列的に説明するための縦断面図
である。
【図２５】本発明が用いられるインクジェットヘッドの
模式図である。
模式図である。
【図２６】本発明が用いられるインクジェットプリンタ
の模式図である。
の模式図である。
１０１ Ｐ型基板 １０２，１０３ 半導体素子が形成されるべきＮ- 領域 １０４ 配線金属 １０５ エミッタとなるべきＮ+ 領域 １０６ ベースとなるべきＰ型領域 １０７ コレクタとなるべきＮ+ 領域 １２１ 半導体基体 １２１ａ 開孔部 １２１ｂ 不純物領域 １２１ｃ 開孔部 １２２，１２３ 絶縁膜 １２４ 開孔部 １２５ 素子分離領域 １２６，１２７ バーズビーク １３１ 配線電極材料としてのＡｌ層 １３２ マスク用フォトレジスト膜 １３２ａ 第１の領域 １３２ｂ 第２の領域 １３２ｃ 第３の領域 １３３ ガラスフォトマスク １４０ 基板 １４１ 発熱抵抗層 １４２ 発熱部 １４３ Ａｌの配線電極 １４４ 配線電極のエッジ部 １５０ 基板 １５１ 第１配線電極 １５２ 保護膜 １５３ 第２配線電極 １５４ 第１配線電極のエッジ部 １５５ 第２配線電極のエッジ部 ２００ 基板 ２０１ Ｎ埋込み層 ２０２ エピタキシャル層 ２０３ Ｎエピ層 ２０４ Ｎ型ドレイン ２０５ コンタクト層 ２０６ Ｐ- 層 ２０７ Ｐ型ゲート ２０８ Ｎ型ソース ２０９ Ｎ型ドレイン ２１０ 絶縁ゲート電極 ２１１ ドレイン電極 ２１２ ソース電極 ２１３，２１４，２１５ 絶縁層 ２２０，２２１，２２２ 端子 ２２３ セグメント線用スイッチング回路 ２２４ 共通線用スイッチング回路 ２２５ 発熱体用スイッチング回路 ２２６ 発熱体 ２２７ セグメント線 ２２９ ブロック共通線 ３００ 基板 ３０１ 埋込み層 ３０３ Ｎ- 層 ３０４ ドレイン ３０５ ｎコンタクト層 ３０６ Ｐ- 層 ３０７ チャネルコンタクト ３０８ ソース ３１０ ゲート電極 ３１１ ソース電極 ３１２ ドレイン電極 ３１３，３１５，３１６ 絶縁層 ３１７ 保護層 ３１８ 発熱抵抗層 ３１９ 電極 ３２０ 端子 ３２２ プラグ ３３１ 埋込み層 ３３３ Ｎ- 層 ３３４ Ｎ層 ３３５ コンタクト層 ３３６ Ｐ- 層 ３３８ エミッタ ３４０ ベース電極 ３４１ エミッタ電極 ３４２ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｂ４１Ｊ 2/05 Ｈ０１Ｌ 49/02 Ｚ 8728−4Ｍ 9012−2Ｃ Ｂ４１Ｊ 3/04 １０３ Ｂ (72)発明者 亀井 誠司 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 中村 博之 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (23)
- 【請求項１】 第１の主電極領域を含む第１導電型の第
１の半導体領域内に設けられたチャネル領域を含む第２
導電型の第２の半導体領域と、該第２の半導体領域内に
設けられた第２の主電極領域と、該第１および第２の主
電極領域間にある前記チャネル領域上にゲート絶縁膜を
介して設けられたゲート電極と、を有し、前記第１の主
電極領域における前記チャネル領域と接する側の部分が
高抵抗領域であるトランジスタを具備することを特徴と
する半導体装置。 - 【請求項２】 前記第２の主電極領域が電気熱変換体に
接続していることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記トランジスタはＮ個を１グループと
するＮ×Ｍ個設けられており、各グループ毎にゲートが
共通化されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】 前記トランジスタはＮ個を１グループと
するＮ×Ｍ個設けられ、各トランジスタ毎に電気熱変換
体が接続されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項５】 前記第１の主電極領域はドレインであ
り、前記第２の主電極領域はソースであることを特徴と
する請求項１に記載の半導体装置。 - 【請求項６】 前記第１の半導体領域は埋込み層と該埋
込み層の上に設けられた前記高抵抗領域と該高抵抗領域
に隣接する低抵抗領域とからなることを特徴とする請求
項１に記載の半導体装置。 - 【請求項７】 前記第２の主電極領域は前記第２の半導
体領域内に複数設けられており、互いに共通の電極に接
していることを特徴とする請求項１に記載の半導体装
置。 - 【請求項８】 前記第２の主電極領域は前記共通の電極
によって前記第２の半導体領域と接続されていることを
特徴とする請求項７に記載の半導体装置。 - 【請求項９】 さらに、素子分離領域を有することを特
徴とする請求項１に記載の半導体装置。 - 【請求項１０】 前記素子分離領域はＰ型の半導体から
なる第１の分離領域内にＮ型の半導体からなる第２の分
離領域を含み、それらの分離領域が短絡されていること
を特徴とする請求項９に記載の半導体装置。 - 【請求項１１】 前記素子分離領域は凹部内に埋込まれ
た絶縁部を含むことを特徴とする請求項９に記載の半導
体装置。 - 【請求項１２】 前記素子分離領域は前記絶縁物を埋め
込む工程として、前記開孔部の底面および側面を前記絶
縁物により被覆する第１段階と、該第１段階終了後に前
記開孔部内に前記絶縁物を埋め込む第２段階とに分けて
行うことにより形成されたものであることを特徴とする
請求項１１に記載の半導体装置。 - 【請求項１３】 前記２段階に分けて埋め込む絶縁物の
種類は、第１段階と第２段階とでは異なることを特徴と
する請求項１２に記載の半導体装置。 - 【請求項１４】 前記絶縁物埋め込み工程後の前記絶縁
物を前記半導体基体の表面と同じ高さまで除去すること
を特徴とする請求項１３に記載の半導体装置。 - 【請求項１５】 半導体基体の表面は平坦化されたもの
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項１６】 前記電気熱変換体の電極を形成する工
程として、前記配線電極となる金属層上に設けたフォト
レジストに対する露光を、前記フォトレジストと該フォ
トレジスト上に配される前記配線電極パターンの形状を
有するフォトマスクとの間隔を４０−１００μｍとする
第１段階と、前記フォトレジストと前記フォトマスクと
の間隔を０−１４μｍとする第２段階とに分けて行うこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項１７】 前記露光工程後の前記フォトレジスト
を現像する現像工程と、該現像工程を経た前記フォトレ
ジストをマスクとして前記金属層をエッチングする際
に、アルカリ性溶液により前記フォトレジストの少なく
とも端部を縮小させながら前記金属層をエッチングする
エッチング工程とを含むことを特徴とする請求項２に記
載の半導体装置。 - 【請求項１８】 前記半導体装置はサーマルヘッドであ
ることを特徴とする請求項２に記載の半導体装置。 - 【請求項１９】 前記半導体装置はインクジェットヘッ
ドを構成することを特徴とする請求項２に記載の半導体
装置。 - 【請求項２０】 請求項２に記載の半導体装置をヘッド
として用いたことを特徴とする画像形成装置。 - 【請求項２１】 請求項２に記載の半導体装置を熱エネ
ルギーを利用してインクを吐出させるヘッドとして有す
ることを特徴とする画像形成装置。 - 【請求項２２】 さらに、媒体を搬送する搬送手段を有
することを特徴とする請求項２０に記載の半導体装置。 - 【請求項２３】 さらに、前記ヘッドを媒体に対向して
配置する手段を有することを特徴とする請求項２０に記
載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13028993A JP3305415B2 (ja) | 1992-06-18 | 1993-06-01 | 半導体装置、インクジェットヘッド、および画像形成装置 |
| US08/077,382 US5517224A (en) | 1992-06-18 | 1993-06-17 | Semiconductor device for driving heat generator |
| DE69323655T DE69323655T2 (de) | 1992-06-18 | 1993-06-17 | Halbleiterbauelement zur Betreibung eines Wärmeerzeugers |
| EP93109690A EP0574911B1 (en) | 1992-06-18 | 1993-06-17 | Semiconductor device for driving heat generator |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15974892 | 1992-06-18 | ||
| JP4-159748 | 1992-06-18 | ||
| JP13028993A JP3305415B2 (ja) | 1992-06-18 | 1993-06-01 | 半導体装置、インクジェットヘッド、および画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669497A true JPH0669497A (ja) | 1994-03-11 |
| JP3305415B2 JP3305415B2 (ja) | 2002-07-22 |
Family
ID=26465462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13028993A Expired - Fee Related JP3305415B2 (ja) | 1992-06-18 | 1993-06-01 | 半導体装置、インクジェットヘッド、および画像形成装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517224A (ja) |
| EP (1) | EP0574911B1 (ja) |
| JP (1) | JP3305415B2 (ja) |
| DE (1) | DE69323655T2 (ja) |
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