JPH04307255A - サーマルジェットプリントモジュール製造方法 - Google Patents
サーマルジェットプリントモジュール製造方法Info
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- JPH04307255A JPH04307255A JP3343624A JP34362491A JPH04307255A JP H04307255 A JPH04307255 A JP H04307255A JP 3343624 A JP3343624 A JP 3343624A JP 34362491 A JP34362491 A JP 34362491A JP H04307255 A JPH04307255 A JP H04307255A
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- B41J2202/01—Embodiments of or processes related to ink-jet heads
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】ドロップオンデマンドサーマルインクジェ
ットプリンタが一般に周知であり、そのようなシステム
におけるサーマルプリントヘッドは比較的小さなインク
供給チャンバに連絡する１つ以上のインク充填チャネル
と、概してノズルとして知られるリニアアレイ状開口と
を具備する。複数のサーマル変換器、概して抵抗器がチ
ャネル内でノズルに対して所定の位置に配設されている
。
ットプリンタが一般に周知であり、そのようなシステム
におけるサーマルプリントヘッドは比較的小さなインク
供給チャンバに連絡する１つ以上のインク充填チャネル
と、概してノズルとして知られるリニアアレイ状開口と
を具備する。複数のサーマル変換器、概して抵抗器がチ
ャネル内でノズルに対して所定の位置に配設されている
。
【０００２】抵抗電流パルスを発生するために、ある種
のアクティブドライバ装置を使用する必要がある。好ま
しくは、ドライバ回路は抵抗素子と同一のチップ上に形
成されねばならない。アクティブドライバ装置としてバ
イポーラ又はより安価なＭＯＳタイプの回路を使用する
ことは概してよく知られている。バイポーラ（ｂｉｐｏ
ｌａｒ）タイプの回路を使用する代表的な装置がマツモ
トの米国特許第４，４２９，３２１号に開示されている
。
のアクティブドライバ装置を使用する必要がある。好ま
しくは、ドライバ回路は抵抗素子と同一のチップ上に形
成されねばならない。アクティブドライバ装置としてバ
イポーラ又はより安価なＭＯＳタイプの回路を使用する
ことは概してよく知られている。バイポーラ（ｂｉｐｏ
ｌａｒ）タイプの回路を使用する代表的な装置がマツモ
トの米国特許第４，４２９，３２１号に開示されている
。
【０００３】又、ホーキンス等の米国特許第４，９４７
，１９２号はサーマルインクジェットプリンタのための
モノリシックシリコン集積回路チップを開示しており、
ＭＯＳトランジスタと抵抗器が同一基板上に形成されて
いる。
，１９２号はサーマルインクジェットプリンタのための
モノリシックシリコン集積回路チップを開示しており、
ＭＯＳトランジスタと抵抗器が同一基板上に形成されて
いる。
【０００４】本発明はインクジェットプリントシステム
において使用される改善されたモノリシックシリコン集
積回路チップ及びそのようなモノリシック装置の製造方
法に関する。より詳細には、本発明は重要となる製造工
程の数を減らすためにマスクと注入工程とを組み合わせ
ることによってそのような装置の全体的コストを減らす
方法に関する。特に、本発明は個々のヒ素（Ａｓ）ソー
ス・ドレイン及びリンポリシリコンマスク及び注入工程
を単一のリンマスク注入工程で置き替える方法に関する
。ソース・ドレインコンタクトのリンドーピングがガラ
スリフロー中に５ミクロン（μｍ）ゲートの下方で横方
向拡散を起こしたので、従来そのような組合せは望まし
くなかった。リンの横方向拡散はロジック装置の重大な
特性低下、又はショートさえも引き起こすのに十分だっ
た。しかしながら、本発明は横方向拡散の問題を減少さ
せる技術を含む。
において使用される改善されたモノリシックシリコン集
積回路チップ及びそのようなモノリシック装置の製造方
法に関する。より詳細には、本発明は重要となる製造工
程の数を減らすためにマスクと注入工程とを組み合わせ
ることによってそのような装置の全体的コストを減らす
方法に関する。特に、本発明は個々のヒ素（Ａｓ）ソー
ス・ドレイン及びリンポリシリコンマスク及び注入工程
を単一のリンマスク注入工程で置き替える方法に関する
。ソース・ドレインコンタクトのリンドーピングがガラ
スリフロー中に５ミクロン（μｍ）ゲートの下方で横方
向拡散を起こしたので、従来そのような組合せは望まし
くなかった。リンの横方向拡散はロジック装置の重大な
特性低下、又はショートさえも引き起こすのに十分だっ
た。しかしながら、本発明は横方向拡散の問題を減少さ
せる技術を含む。
【０００５】図１は本発明を含むプリントヘッドを有す
るキャリッジタイプのバブルインクジェットプリントシ
ステムの斜視図である。
るキャリッジタイプのバブルインクジェットプリントシ
ステムの斜視図である。
【０００６】図２は図１のバブルインクジェットプリン
トヘッドを拡大して示す斜視図である。
トヘッドを拡大して示す斜視図である。
【０００７】図３はホーキンス等の米国特許第４，９４
７，１９２号に開示された従来のシリコンロジック集積
回路の拡大断面斜視図である。
７，１９２号に開示された従来のシリコンロジック集積
回路の拡大断面斜視図である。
【０００８】図４は本発明の集積回路チップの一実施例
の拡大断面図である。
の拡大断面図である。
【０００９】図５から図９は本発明の集積回路チップを
製造するためのプロセス工程の拡大断面図である。
製造するためのプロセス工程の拡大断面図である。
【００１０】図１０から図１２は本発明の集積回路チッ
プを製造するための他のプロセス工程の拡大断面図であ
る。
プを製造するための他のプロセス工程の拡大断面図であ
る。
【００１１】サーマルインクジェットトランスデューサ
を使用するプリンタは固定用紙と可動プリントヘッドか
又は、固定されたページ巾のプリントと可動紙のいずれ
かを備えている。キャリッジタイプのバブルインクジェ
ットプリント装置１０が図１に示されている。直線状ア
レイの小滴を生成するインクジェットチャネルが往復移
動するキャリッジアッセンブリ２９のプリントヘッド１
１内に収納されている。小滴１２は記録媒体１３へと推
進される。記録媒体１３はプリントヘッドが記録媒体を
矢印１４の方向に沿って横断するたびにステッピングモ
ータ１６によってあらかじめ定められた距離だけ移動す
る。用紙などの記録媒体は供給ロール１７として蓄えら
れ良く知られた方法によってステッピングモータ１６に
よってロール１８から引き出される。
を使用するプリンタは固定用紙と可動プリントヘッドか
又は、固定されたページ巾のプリントと可動紙のいずれ
かを備えている。キャリッジタイプのバブルインクジェ
ットプリント装置１０が図１に示されている。直線状ア
レイの小滴を生成するインクジェットチャネルが往復移
動するキャリッジアッセンブリ２９のプリントヘッド１
１内に収納されている。小滴１２は記録媒体１３へと推
進される。記録媒体１３はプリントヘッドが記録媒体を
矢印１４の方向に沿って横断するたびにステッピングモ
ータ１６によってあらかじめ定められた距離だけ移動す
る。用紙などの記録媒体は供給ロール１７として蓄えら
れ良く知られた方法によってステッピングモータ１６に
よってロール１８から引き出される。
【００１２】プリントヘッド１１は２つの並列ガイドレ
ール２０など良く知られた方法によって往復移動される
支持基板１９上に固定されている。プリントヘッド基板
は往復移動するキャリッジアッセンブリ２９を含み、こ
のアッセンブリ２９は記録媒体に平行な方向でかつ記録
媒体の移動方向に垂直に記録媒体を横切って前後に移動
する。プリントヘッドの往復移動はケーブル２１と一対
の回転プーリ２２によって得られる。一対のプーリのい
ずれかは逆転可能なモータ２３によって駆動される。
ール２０など良く知られた方法によって往復移動される
支持基板１９上に固定されている。プリントヘッド基板
は往復移動するキャリッジアッセンブリ２９を含み、こ
のアッセンブリ２９は記録媒体に平行な方向でかつ記録
媒体の移動方向に垂直に記録媒体を横切って前後に移動
する。プリントヘッドの往復移動はケーブル２１と一対
の回転プーリ２２によって得られる。一対のプーリのい
ずれかは逆転可能なモータ２３によって駆動される。
【００１３】コントローラ２５からの接続部２４によっ
てプリントヘッド１１内に収納されアレイを形成する各
インクチャネル内の個々の気泡発生抵抗器に電流パルス
が供給される。インク小滴を生成する電流パルスは電極
２６を介してコントローラによって受信されるデジタル
データ信号に応答して発生される。インクチャネルはプ
リンタの動作中、インク供給部２８からホース２７を介
して最大限に満たされる。
てプリントヘッド１１内に収納されアレイを形成する各
インクチャネル内の個々の気泡発生抵抗器に電流パルス
が供給される。インク小滴を生成する電流パルスは電極
２６を介してコントローラによって受信されるデジタル
データ信号に応答して発生される。インクチャネルはプ
リンタの動作中、インク供給部２８からホース２７を介
して最大限に満たされる。
【００１４】図２は図１に示すキャリッジアッセンブリ
２９の一部を拡大して示す断面斜視図である。図におい
てプリントヘッド１１は３つの部分からなる。１つは基
板４１であり、その点線で示された領域１１０Ａにリー
ド線とモノリシックシリコン半導体集積回路チップ１１
０とを含んでいる。他の２つの部分はインクチャネル４
９ａとマニフォールド４９ｂとを有するチャネルプレー
ト４９を具備する。チャネルプレート４９は２つの分離
片３１、３２で示されているが、一体化してもよい。イ
ンクチャネル４９ａとインクマニフォールド４９ｂはマ
ニフォールド４９ｂを接続する終端に対向する各インク
チャネルの終端にノズル３３を有するチャネルプレート
片３１内に形成されている。インク供給ホース２７は点
線で示されたチャネルプレート片３１内の通路３４を介
してマニフォールド４９ｂに接続されている。チャネル
プレート片３２は、チャネル４９ａとインクマニフォー
ルド４９ｂが適当に整合されてシリコン基板上に固定さ
れたとき、それらを包囲できるように平らな部材からな
る。プリントヘッドの他の構成例（図示せぬ）として、
ノズルをチャネルプレート片３１から平らなチャネルプ
レート片３２へと配置し、かつ、サーマル変換器又は抵
抗器の真上の位置に配置して、プリントヘッドが抵抗器
に対して直角な方向に小滴を放出するようにしてもよい
。
２９の一部を拡大して示す断面斜視図である。図におい
てプリントヘッド１１は３つの部分からなる。１つは基
板４１であり、その点線で示された領域１１０Ａにリー
ド線とモノリシックシリコン半導体集積回路チップ１１
０とを含んでいる。他の２つの部分はインクチャネル４
９ａとマニフォールド４９ｂとを有するチャネルプレー
ト４９を具備する。チャネルプレート４９は２つの分離
片３１、３２で示されているが、一体化してもよい。イ
ンクチャネル４９ａとインクマニフォールド４９ｂはマ
ニフォールド４９ｂを接続する終端に対向する各インク
チャネルの終端にノズル３３を有するチャネルプレート
片３１内に形成されている。インク供給ホース２７は点
線で示されたチャネルプレート片３１内の通路３４を介
してマニフォールド４９ｂに接続されている。チャネル
プレート片３２は、チャネル４９ａとインクマニフォー
ルド４９ｂが適当に整合されてシリコン基板上に固定さ
れたとき、それらを包囲できるように平らな部材からな
る。プリントヘッドの他の構成例（図示せぬ）として、
ノズルをチャネルプレート片３１から平らなチャネルプ
レート片３２へと配置し、かつ、サーマル変換器又は抵
抗器の真上の位置に配置して、プリントヘッドが抵抗器
に対して直角な方向に小滴を放出するようにしてもよい
。
【００１５】図３に示す従来の集積回路チップ４８はあ
る程度までは標準ＮＭＯＳプロセス工程によって形成さ
れるが、ある点では、ホーキンス等の米国特許第４，９
４７，１９２号に詳細に記載されているように改善可能
である。図３の従来のチップを製造するために要するプ
ロセス工程を理解するためには参照文献として添付され
たこのホーキンス特許を参照すればよい。図３は１１個
のマスクを要する製造プロセスによって抵抗器と同一基
板上にモノリシックに集積されたＭＯＳトランジスタス
イッチを有するアクティブアドレスチップ４８を示す。 このチップは米国特許第４，９４７，１９２号のホーキ
ンス特許によって開示された技術によって製造されるが
、この技術により動作が改善される。
る程度までは標準ＮＭＯＳプロセス工程によって形成さ
れるが、ある点では、ホーキンス等の米国特許第４，９
４７，１９２号に詳細に記載されているように改善可能
である。図３の従来のチップを製造するために要するプ
ロセス工程を理解するためには参照文献として添付され
たこのホーキンス特許を参照すればよい。図３は１１個
のマスクを要する製造プロセスによって抵抗器と同一基
板上にモノリシックに集積されたＭＯＳトランジスタス
イッチを有するアクティブアドレスチップ４８を示す。 このチップは米国特許第４，９４７，１９２号のホーキ
ンス特許によって開示された技術によって製造されるが
、この技術により動作が改善される。
【００１６】本発明においては、図４に示された集積回
路チップ１１０は改善ＮＭＯＳ製法を使用して形成され
る。以下に述べるように、この改善により、マスク工程
がより簡単になり、集積化された制御ロジツク、ドライ
バー、変換器を有する低コストのモノリシック集積回路
チップを得ることができる。このチップはさらに従来の
装置よりも制御ロジックに対して大きなブレークダウン
電圧を有する。図４において、集積回路チップ１１０は
４種類の電気素子に分割される。すなわち、ロジックエ
ンハンスメント素子１１２、ロジックデプリーション素
子１１４、ドライバ１１６そして、サーマル変換器１１
８である。このチップは図３の構造を作るのに使用され
るテクニックを変更することによって製造できるので、
低コストでかつ高い歩留りで改善された動作をもつチッ
プを製造することが可能である。
路チップ１１０は改善ＮＭＯＳ製法を使用して形成され
る。以下に述べるように、この改善により、マスク工程
がより簡単になり、集積化された制御ロジツク、ドライ
バー、変換器を有する低コストのモノリシック集積回路
チップを得ることができる。このチップはさらに従来の
装置よりも制御ロジックに対して大きなブレークダウン
電圧を有する。図４において、集積回路チップ１１０は
４種類の電気素子に分割される。すなわち、ロジックエ
ンハンスメント素子１１２、ロジックデプリーション素
子１１４、ドライバ１１６そして、サーマル変換器１１
８である。このチップは図３の構造を作るのに使用され
るテクニックを変更することによって製造できるので、
低コストでかつ高い歩留りで改善された動作をもつチッ
プを製造することが可能である。
【００１７】図示されていないが米国特許第４，９４７
，１９２号に開示されているように、表面と裏面とを有
するＰ型シリコンウエーハ１４６は両面上に薄形ＳｉＯ
２ 層を形成すべく処理され、このＳｉＯ２ 層の上に
窒化シリコンのマスク層が堆積される。第１フォトレジ
ストマスク（図に示さず）が適用され、アクティブエン
ハンスメント及びデプリーションモードの装置を形成す
る領域１１２、１１４、１１６がパターニングされる。 窒化シリコン層（図示せず）をパターニングし、チャネ
ルストップのボロン注入領域１２４をアクティブ装置領
域から分離するために第１フォトレジスト層が使用され
る。パターニングされた第１フォトレジスト層が除去さ
れ、パターニングされた窒化シリコン層をマスクとして
使用してＳｉＯ２ 層がエッチングされる。
，１９２号に開示されているように、表面と裏面とを有
するＰ型シリコンウエーハ１４６は両面上に薄形ＳｉＯ
２ 層を形成すべく処理され、このＳｉＯ２ 層の上に
窒化シリコンのマスク層が堆積される。第１フォトレジ
ストマスク（図に示さず）が適用され、アクティブエン
ハンスメント及びデプリーションモードの装置を形成す
る領域１１２、１１４、１１６がパターニングされる。 窒化シリコン層（図示せず）をパターニングし、チャネ
ルストップのボロン注入領域１２４をアクティブ装置領
域から分離するために第１フォトレジスト層が使用され
る。パターニングされた第１フォトレジスト層が除去さ
れ、パターニングされた窒化シリコン層をマスクとして
使用してＳｉＯ２ 層がエッチングされる。
【００１８】図４に関連する図５から図９において、ボ
ロンチャネルストップ注入領域１２４が設定されてその
上のＳｉＯ２ 層が除去された後、フィールド酸化層１
２５が高温で成長される。本発明の第１面においては、
フィールド酸化層の厚さは少なくとも１ミクロン（μｍ
）であり、好ましくは１．５μｍである。パターニング
された窒化シリコン層とその下のＳｉＯ２ 層が除去さ
れる。続いて、１０００オングストロームの犠牲酸化層
（図示せず）が成長され、第２フォトレジストデプリー
ションマスク（図示せず）がウエーハ表面上でパターニ
ングされる。デプリーション領域１１４の犠牲酸化層が
エッチングにより除去される。デプリーションマスクは
デプリーション領域１１４のロジックデプリーションゲ
ート領域のみにＡｓ＋ イオン注入させてデプリーショ
ン注入領域２２６を形成可能にする。次に、デプリーシ
ョンマスクが除去され残りの犠牲酸化層が除去され、そ
してゲート酸化層１２６がチャネル領域上に成長される
。 ゲート酸化層１２６の厚さは好ましくは約９００オング
ストロームである。ボロン注入がゲート酸化層を介して
行われフィールド酸化層１２５によってしゃ断される。 ウエーハ１４６は現時点で図５に示すような状態にあり
、デプリーション領域１１４内にデプリーション注入領
域２２６を有し、エンハンスメント領域１１２とドライ
バ領域１１６の各々にエンハンスメントボロン注入領域
２３０を有する。続いて、厚さが４０００オングストロ
ーム以上、好ましくは約４５００オングストロームの単
一ポリシリコン層２２８を堆積し、次いで、図５に示す
ように、ｎ型イオン、好ましくはリン（Ｐ＋ ）イオン
を注入して５Ω／□〜５ＫΩ／□、好ましくは約４７Ω
／□のシート抵抗を有するｎ＋ ポリシリコンを形成す
る。
ロンチャネルストップ注入領域１２４が設定されてその
上のＳｉＯ２ 層が除去された後、フィールド酸化層１
２５が高温で成長される。本発明の第１面においては、
フィールド酸化層の厚さは少なくとも１ミクロン（μｍ
）であり、好ましくは１．５μｍである。パターニング
された窒化シリコン層とその下のＳｉＯ２ 層が除去さ
れる。続いて、１０００オングストロームの犠牲酸化層
（図示せず）が成長され、第２フォトレジストデプリー
ションマスク（図示せず）がウエーハ表面上でパターニ
ングされる。デプリーション領域１１４の犠牲酸化層が
エッチングにより除去される。デプリーションマスクは
デプリーション領域１１４のロジックデプリーションゲ
ート領域のみにＡｓ＋ イオン注入させてデプリーショ
ン注入領域２２６を形成可能にする。次に、デプリーシ
ョンマスクが除去され残りの犠牲酸化層が除去され、そ
してゲート酸化層１２６がチャネル領域上に成長される
。 ゲート酸化層１２６の厚さは好ましくは約９００オング
ストロームである。ボロン注入がゲート酸化層を介して
行われフィールド酸化層１２５によってしゃ断される。 ウエーハ１４６は現時点で図５に示すような状態にあり
、デプリーション領域１１４内にデプリーション注入領
域２２６を有し、エンハンスメント領域１１２とドライ
バ領域１１６の各々にエンハンスメントボロン注入領域
２３０を有する。続いて、厚さが４０００オングストロ
ーム以上、好ましくは約４５００オングストロームの単
一ポリシリコン層２２８を堆積し、次いで、図５に示す
ように、ｎ型イオン、好ましくはリン（Ｐ＋ ）イオン
を注入して５Ω／□〜５ＫΩ／□、好ましくは約４７Ω
／□のシート抵抗を有するｎ＋ ポリシリコンを形成す
る。
【００１９】プロセスの次の工程は図６に示されており
、堆積によってトランジスタゲート１２８と抵抗１２９
を形成すべく図５に示すポリシリコン層２２８のパター
ニングとエッチング工程と、第３のフォトレジスト層（
図に示さず）のパターニング工程を含む。続いて、フォ
トレジスト層が除去されｎ型ドリフト層２２９が低濃度
の自己整合されたＰ＋ ドリフト注入（２×１０１６／
ｃｍ３ ）によって形成され、５００Ω／□〜２０ＫΩ
／□、好ましくは約５ＫΩ／□のシート抵抗を有する層
が形成される。ドリフト注入時、ポリシリコンはそれぞ
れ参照番号１２８、１２９で示されるように、ゲート及
び抵抗領域に適したｎ＋ ポリシリコンとして残存する
。ｎ− ドリフト層２２９をポリシリコンゲート１２８
に対して自己整合することによって、ブレークダウン電
圧を８０〜９０ボルトの範囲にまで拡大できる。ドリフ
ト注入の後、マスクされたリン（Ｐ＋ ）注入が図７に
示すように完了する。特にウエーハは、ゲート及び抵抗
ポリシリコンの一部だけでなく、その下のソース・ドレ
インコンタクト領域２２９をも保護すべく第４のフォト
レジスト層２３２によってパターニングされる。さらに
、好ましくは６つのうち１つのドライバソース・コンタ
クトがリン注入から保護すべくマスクされる。これらの
コンタクトはウエーハ表面近くに分散される。これより
、ウエーハの最上面を介してアースするためのＰ＋ 基
板コンタクトを可能にし、概してウエーハ下面を介して
アースした場合の寄生バイポーラ効果をなくすことがで
きる。フォトレジスト層２３２が適用されたとき、ウエ
ーハに対して再びリン注入がなされ、ソース・ドレイン
コンタクトが形成される。したがって、ポリシリコンの
マスクされない領域はリンイオンによってより高濃度で
ドーピングされる。図８において、真下のウエーハのマ
スクされない領域は高濃度のソース・ドレイン領域１３
０となって１５Ω／□〜３０Ω／□のシート抵抗を有し
、第４マスク層２３２によって包囲されたウエーハ領域
は低濃度のソース・ドレイン領域１３２となる。さらに
、変換器素子のポリシリコン領域のマスクされない領域
は高濃度のＰ＋ イオンによってドーピングされ、これ
より、抵抗ポリシリコン層１２９の端部２３４、２３６
は層２３８の内部より高導電となる。これより、抵抗領
域２３８の“ホット”な部分は熱が効率よくインクへと
放散される部分に集中するのでより効率のよい抵抗素子
が得られる。さらに、抵抗端部のコンタクト領域２３４
、２３６は低温となるのでコンタクトの寿命を長くする
ことが可能である。
、堆積によってトランジスタゲート１２８と抵抗１２９
を形成すべく図５に示すポリシリコン層２２８のパター
ニングとエッチング工程と、第３のフォトレジスト層（
図に示さず）のパターニング工程を含む。続いて、フォ
トレジスト層が除去されｎ型ドリフト層２２９が低濃度
の自己整合されたＰ＋ ドリフト注入（２×１０１６／
ｃｍ３ ）によって形成され、５００Ω／□〜２０ＫΩ
／□、好ましくは約５ＫΩ／□のシート抵抗を有する層
が形成される。ドリフト注入時、ポリシリコンはそれぞ
れ参照番号１２８、１２９で示されるように、ゲート及
び抵抗領域に適したｎ＋ ポリシリコンとして残存する
。ｎ− ドリフト層２２９をポリシリコンゲート１２８
に対して自己整合することによって、ブレークダウン電
圧を８０〜９０ボルトの範囲にまで拡大できる。ドリフ
ト注入の後、マスクされたリン（Ｐ＋ ）注入が図７に
示すように完了する。特にウエーハは、ゲート及び抵抗
ポリシリコンの一部だけでなく、その下のソース・ドレ
インコンタクト領域２２９をも保護すべく第４のフォト
レジスト層２３２によってパターニングされる。さらに
、好ましくは６つのうち１つのドライバソース・コンタ
クトがリン注入から保護すべくマスクされる。これらの
コンタクトはウエーハ表面近くに分散される。これより
、ウエーハの最上面を介してアースするためのＰ＋ 基
板コンタクトを可能にし、概してウエーハ下面を介して
アースした場合の寄生バイポーラ効果をなくすことがで
きる。フォトレジスト層２３２が適用されたとき、ウエ
ーハに対して再びリン注入がなされ、ソース・ドレイン
コンタクトが形成される。したがって、ポリシリコンの
マスクされない領域はリンイオンによってより高濃度で
ドーピングされる。図８において、真下のウエーハのマ
スクされない領域は高濃度のソース・ドレイン領域１３
０となって１５Ω／□〜３０Ω／□のシート抵抗を有し
、第４マスク層２３２によって包囲されたウエーハ領域
は低濃度のソース・ドレイン領域１３２となる。さらに
、変換器素子のポリシリコン領域のマスクされない領域
は高濃度のＰ＋ イオンによってドーピングされ、これ
より、抵抗ポリシリコン層１２９の端部２３４、２３６
は層２３８の内部より高導電となる。これより、抵抗領
域２３８の“ホット”な部分は熱が効率よくインクへと
放散される部分に集中するのでより効率のよい抵抗素子
が得られる。さらに、抵抗端部のコンタクト領域２３４
、２３６は低温となるのでコンタクトの寿命を長くする
ことが可能である。
【００２０】リンのソース・ドレイン注入の後、図７に
示すように、第４フォトレジスト層２３２が除去され、
ウエーハがクリーニングされる。ポリシリコン及びソー
ス・ドレイン領域上に保護酸化層（図示せず）を成長さ
せた後、ガラス層２４４が堆積されウエーハの全面がリ
フローされる。ガラスは好ましくは７．５％のリン・シ
リカガラス（ＰＳＧ）であり、約１０００℃の温度で９
０分間のリフローサイクル内に堆積される。
示すように、第４フォトレジスト層２３２が除去され、
ウエーハがクリーニングされる。ポリシリコン及びソー
ス・ドレイン領域上に保護酸化層（図示せず）を成長さ
せた後、ガラス層２４４が堆積されウエーハの全面がリ
フローされる。ガラスは好ましくは７．５％のリン・シ
リカガラス（ＰＳＧ）であり、約１０００℃の温度で９
０分間のリフローサイクル内に堆積される。
【００２１】これに対して、ガラスはボロン・リン・シ
リカガラス（ＢＰＳＧ）でもよい。これはこのガラスが
低温かつ短時間でリフロー可能であり、コンタクト１３
０内のリンがゲート下方のチャネル領域へと横方向に拡
散する問題をなくすことができるからである。さらに、
ＰＳＧはリフロー工程中に蒸発によってリン成分を失い
やすく、これよりリフロー層２４４の上面に沿ってリン
の含有量が低下してしまう。したがって、エッチング中
、リン含有量が少ない領域はより遅くエッチングされる
のでエッチング形式された通路２４２を発生させ鋭利な
角部を有するようになる。しかしながら、ＢＰＳＧはリ
ン成分が失われることがなく、より望ましい滑らかな段
階的に変化する傾斜面をもつ通路が形成される。
リカガラス（ＢＰＳＧ）でもよい。これはこのガラスが
低温かつ短時間でリフロー可能であり、コンタクト１３
０内のリンがゲート下方のチャネル領域へと横方向に拡
散する問題をなくすことができるからである。さらに、
ＰＳＧはリフロー工程中に蒸発によってリン成分を失い
やすく、これよりリフロー層２４４の上面に沿ってリン
の含有量が低下してしまう。したがって、エッチング中
、リン含有量が少ない領域はより遅くエッチングされる
のでエッチング形式された通路２４２を発生させ鋭利な
角部を有するようになる。しかしながら、ＢＰＳＧはリ
ン成分が失われることがなく、より望ましい滑らかな段
階的に変化する傾斜面をもつ通路が形成される。
【００２２】ガラスリフローサイクルに続いて、コンタ
クト通路２４２のウエットエッチングを可能にすべくウ
エーハは第５のフォトレジスト層（図に示さず）によっ
て再びパターニングされる。ウエットエッチングは再度
エッチングがなされる変換器領域１１８内のポリシリコ
ン層１２９に対する悪影響を減らすために使用される。 ガラス及びソース・ドレイン酸化層をウエットエッチン
グした後、第５のフォトレジスト層が除去され、図８に
示すように、ガラス層２４４内に、ソース・ドレインコ
ンタクト及び／又はポリシリコン領域にアクセス可能な
通路２４２を有する構造が得られる。
クト通路２４２のウエットエッチングを可能にすべくウ
エーハは第５のフォトレジスト層（図に示さず）によっ
て再びパターニングされる。ウエットエッチングは再度
エッチングがなされる変換器領域１１８内のポリシリコ
ン層１２９に対する悪影響を減らすために使用される。 ガラス及びソース・ドレイン酸化層をウエットエッチン
グした後、第５のフォトレジスト層が除去され、図８に
示すように、ガラス層２４４内に、ソース・ドレインコ
ンタクト及び／又はポリシリコン領域にアクセス可能な
通路２４２を有する構造が得られる。
【００２３】通路２４２がガラス２４４、ウエーハ１４
６を露出する酸化層を介してエッチングされることによ
り、図９の工程に示されるように、続いて自己整合的に
行なわれるボロン注入に対するパターニング機構が形成
される。ボロン（Ｂ＋ ）注入の後、ウエーハはクリー
ニングされ、ウエーハを約１０００℃で３０分間加熱す
ることによって注入を活性化する。この間、通路内のガ
ラスのリフローが起こる。変換器構造、コンタクト回路
、保護層の形成を完成させる工程が図４に示されている
。 図において、Ｔａ層１３６に続いてＳｉ３Ｎ４ 層１３
８がウエーハ表面上に堆積される。その後、タンタル層
が第６フォトレジスト層（図に示さず）とエッチングに
よってパターニングされ、変換器１１８の動作抵抗領域
上のみにタンタル層１３６が残される。続いて、第６フ
ォトレジスト層が除去され、タンタル層をその下のＳｉ
３ Ｎ４ 層１３８に対するマスクとして使用してＳｉ
３ Ｎ４層がエッチングされる。クリーニング動作の後
、アルミニウムメタライゼーションが適用され第７フォ
トレジスト層（図に示さず）によってパターニングする
ことによって、それぞれ、ウエーハ上のロジック、ドラ
イバ、変換器素子に対する接続配線１４０、１４２、１
４４が形成される。その後、ウエーハはクリーニングさ
れ、ＳｉＯ２ 又は選択的にＳｉ３ Ｎ４ の保護層が
堆積され続いて、サーマル変換器１１８と集積回路コン
タクトパッド（図に示さず）を露出するためのエッチン
グに先立って、第８フォトレジスト層によってパターニ
ングされる。続いて、厚膜ポリイミド層（図に示さず）
がウエーハの全領域に渡って堆積され、第９フォトレジ
スト層によってパターニングされる。続いてエッチング
により、変換器上のＴａ層１３６の中央部の輪郭が形成
され、ピット（図に示さず）及び集積回路コンタクトパ
ッド内に配置される。
６を露出する酸化層を介してエッチングされることによ
り、図９の工程に示されるように、続いて自己整合的に
行なわれるボロン注入に対するパターニング機構が形成
される。ボロン（Ｂ＋ ）注入の後、ウエーハはクリー
ニングされ、ウエーハを約１０００℃で３０分間加熱す
ることによって注入を活性化する。この間、通路内のガ
ラスのリフローが起こる。変換器構造、コンタクト回路
、保護層の形成を完成させる工程が図４に示されている
。 図において、Ｔａ層１３６に続いてＳｉ３Ｎ４ 層１３
８がウエーハ表面上に堆積される。その後、タンタル層
が第６フォトレジスト層（図に示さず）とエッチングに
よってパターニングされ、変換器１１８の動作抵抗領域
上のみにタンタル層１３６が残される。続いて、第６フ
ォトレジスト層が除去され、タンタル層をその下のＳｉ
３ Ｎ４ 層１３８に対するマスクとして使用してＳｉ
３ Ｎ４層がエッチングされる。クリーニング動作の後
、アルミニウムメタライゼーションが適用され第７フォ
トレジスト層（図に示さず）によってパターニングする
ことによって、それぞれ、ウエーハ上のロジック、ドラ
イバ、変換器素子に対する接続配線１４０、１４２、１
４４が形成される。その後、ウエーハはクリーニングさ
れ、ＳｉＯ２ 又は選択的にＳｉ３ Ｎ４ の保護層が
堆積され続いて、サーマル変換器１１８と集積回路コン
タクトパッド（図に示さず）を露出するためのエッチン
グに先立って、第８フォトレジスト層によってパターニ
ングされる。続いて、厚膜ポリイミド層（図に示さず）
がウエーハの全領域に渡って堆積され、第９フォトレジ
スト層によってパターニングされる。続いてエッチング
により、変換器上のＴａ層１３６の中央部の輪郭が形成
され、ピット（図に示さず）及び集積回路コンタクトパ
ッド内に配置される。
【００２４】セットバックソース・ドレインフォトレジ
ストパターン２３２を使用すればヒ素の注入工程を省略
できるので、フォトレスジトパターニングとエッチング
の１工程を省略できる。さらに、図９に示すように、ボ
ロン注入を自己整合的に行なうことにより、ボロン注入
パターニング動作を省略できる。上記の工程により、米
国特許第４，９４７，１９２号に開示されている１１の
マスク工程から２つのパターニング動作を省略できる。 これらのパターニング動作は非常にコストがかかるもの
であり、２つのマスクレベルを省略することによって、
従来、サーマルインクジェットプリントヘッドチップの
プロセスに要するコストを約２０パーセント節約するこ
とができる。
ストパターン２３２を使用すればヒ素の注入工程を省略
できるので、フォトレスジトパターニングとエッチング
の１工程を省略できる。さらに、図９に示すように、ボ
ロン注入を自己整合的に行なうことにより、ボロン注入
パターニング動作を省略できる。上記の工程により、米
国特許第４，９４７，１９２号に開示されている１１の
マスク工程から２つのパターニング動作を省略できる。 これらのパターニング動作は非常にコストがかかるもの
であり、２つのマスクレベルを省略することによって、
従来、サーマルインクジェットプリントヘッドチップの
プロセスに要するコストを約２０パーセント節約するこ
とができる。
【００２５】他の実施例として、前記のヒ素及びリンに
よるマスク及び注入工程を組み合わせて単一リンマスク
注入工程とすることによりボロン・リン・シリカガラス
（ＢＰＳＧ）によって可能とされた低温処理が使用でき
、これより自己整合のリンコンタクトをチップのロジッ
ク部内で使用できる。
よるマスク及び注入工程を組み合わせて単一リンマスク
注入工程とすることによりボロン・リン・シリカガラス
（ＢＰＳＧ）によって可能とされた低温処理が使用でき
、これより自己整合のリンコンタクトをチップのロジッ
ク部内で使用できる。
【００２６】図１０から図１２は図８に示されたＰＳＧ
リフローの代わりにＢＰＳＧリフローを使用することに
よって可能となる図５から図９で示されたプロセス工程
を改善したものである。このプロセス工程は図６の工程
による上記の発明と同一である。図１０において、フォ
トレジストマスク３３２は図８の低濃度ソース・ドレイ
ン領域をリンソース・ドレイン注入すべく図７のマスク
２３２を改善したものである。リン注入に続いて、ボロ
ン・リンガラス３４４は約９５０℃の温度で約３０分間
ウエーハ表面上でリフローされる。低温かつ短時間なの
でチャネル領域２２６及び２３０内のリンの横方向拡散
を実質的に制限できる。次に、パターニングとエッチン
グ工程をＢＰＳＧ層３４４に対して適用して、通路３４
２を形成し、図１１に示すように熱酸化層３４０を介し
てウエーハ表面を露出させる。したがって、通路３４２
によりソース・ドレインコンタクト領域１３０にアクセ
ス可能となる。より重要なことは、ＢＰＳＧの使用及び
リフローサイクル時間の減少により、図７〜図９に示す
ように、ソース・ドレインコンタクト１３０及びｎ−
ドリフト層１３２のセットバックに対する要件をさらに
減少又は除去することができることである。したがって
、ＢＰＳＧのみを使用することにより、従来技術におい
て達成された接合深さに匹敵する接合深さをもつ電気的
コンタクトの形成が可能になる。
リフローの代わりにＢＰＳＧリフローを使用することに
よって可能となる図５から図９で示されたプロセス工程
を改善したものである。このプロセス工程は図６の工程
による上記の発明と同一である。図１０において、フォ
トレジストマスク３３２は図８の低濃度ソース・ドレイ
ン領域をリンソース・ドレイン注入すべく図７のマスク
２３２を改善したものである。リン注入に続いて、ボロ
ン・リンガラス３４４は約９５０℃の温度で約３０分間
ウエーハ表面上でリフローされる。低温かつ短時間なの
でチャネル領域２２６及び２３０内のリンの横方向拡散
を実質的に制限できる。次に、パターニングとエッチン
グ工程をＢＰＳＧ層３４４に対して適用して、通路３４
２を形成し、図１１に示すように熱酸化層３４０を介し
てウエーハ表面を露出させる。したがって、通路３４２
によりソース・ドレインコンタクト領域１３０にアクセ
ス可能となる。より重要なことは、ＢＰＳＧの使用及び
リフローサイクル時間の減少により、図７〜図９に示す
ように、ソース・ドレインコンタクト１３０及びｎ−
ドリフト層１３２のセットバックに対する要件をさらに
減少又は除去することができることである。したがって
、ＢＰＳＧのみを使用することにより、従来技術におい
て達成された接合深さに匹敵する接合深さをもつ電気的
コンタクトの形成が可能になる。
【００２７】図５〜図９に示す工程において述べたよう
に、ドライバソースコンタクトのいくつか、好ましくは
６つのうち１つはリン注入から保護すべくマスクされる
。これらのコンタクトはウエーハの上面を介してアース
するＰ＋ 基板コンタクトを可能にすべくウエーハ面の
周りに分散され、これによって、ウエーハの下面を介し
てアースする場合に概して発生する寄生バイポーラ効果
をなくすことができる。ドライバ部の第６ソースコンタ
クトを含むグラウンドコンタクトは１２に示すようにパ
ターニングされたＢＰＳＧをマスクとして使用して、ボ
ロン注入を自己整合的に行なって完成される。この工程
において、ＢＰＳＧはボロン基板コンタクト注入に対す
るパターニング機構として作用する。続いて、ウエーハ
がクリーニングされ注入が約９００℃で約３０分間の付
加的加熱サイクルによって活性化される。注入活性化工
程に続いて、図４に示したように、窒化シリコンの変換
器絶縁素子とタンタル表面層を形成し、アルミニウムコ
ンタクト層を堆積してパターニングし、続いて、ＳｉＯ
２ 、Ｓｉ３ Ｎ４ そしてポリイミドのパターン化層
によってウエーハの残りの部分を塗布することによって
、ウエーハが完成される。ＢＰＳＧをリフローガラスと
して使用すれば個々のヒ素注入が不要となりフォトレジ
ストパターニングとエッチングの１工程を省略すること
ができる。さらに、図１２に示すように、自己整合のボ
ロン注入によりボロン注入パターニング動作を省略する
ことができる。したがって、上記した改善された方法に
よれば、従来の１１のマスク工程から２つのパターニン
グ動作を省略することができる。
に、ドライバソースコンタクトのいくつか、好ましくは
６つのうち１つはリン注入から保護すべくマスクされる
。これらのコンタクトはウエーハの上面を介してアース
するＰ＋ 基板コンタクトを可能にすべくウエーハ面の
周りに分散され、これによって、ウエーハの下面を介し
てアースする場合に概して発生する寄生バイポーラ効果
をなくすことができる。ドライバ部の第６ソースコンタ
クトを含むグラウンドコンタクトは１２に示すようにパ
ターニングされたＢＰＳＧをマスクとして使用して、ボ
ロン注入を自己整合的に行なって完成される。この工程
において、ＢＰＳＧはボロン基板コンタクト注入に対す
るパターニング機構として作用する。続いて、ウエーハ
がクリーニングされ注入が約９００℃で約３０分間の付
加的加熱サイクルによって活性化される。注入活性化工
程に続いて、図４に示したように、窒化シリコンの変換
器絶縁素子とタンタル表面層を形成し、アルミニウムコ
ンタクト層を堆積してパターニングし、続いて、ＳｉＯ
２ 、Ｓｉ３ Ｎ４ そしてポリイミドのパターン化層
によってウエーハの残りの部分を塗布することによって
、ウエーハが完成される。ＢＰＳＧをリフローガラスと
して使用すれば個々のヒ素注入が不要となりフォトレジ
ストパターニングとエッチングの１工程を省略すること
ができる。さらに、図１２に示すように、自己整合のボ
ロン注入によりボロン注入パターニング動作を省略する
ことができる。したがって、上記した改善された方法に
よれば、従来の１１のマスク工程から２つのパターニン
グ動作を省略することができる。
【００２８】さらに、コンタクト部におけるアルミニウ
ムシリコン反応を抑制する能力があることで良く知られ
るヒ素を使用することによって、コンタクト領域におけ
る接合スパイクを大幅に減少することができる。
ムシリコン反応を抑制する能力があることで良く知られ
るヒ素を使用することによって、コンタクト領域におけ
る接合スパイクを大幅に減少することができる。
【００２９】上記した２つの方法は、ロジック及びドラ
イバ素子が、減少したマスク／注入工程によって抵抗性
変換器素子と同時に製造可能であることを示している。
イバ素子が、減少したマスク／注入工程によって抵抗性
変換器素子と同時に製造可能であることを示している。
【００３０】ロジック回路を追加することによって大き
なアレイに対するインターフェースとして重要になる相
互接続をさらに減らすことが可能である。製造工程中に
デプリーションモードのフォトレジストマスク及び注入
工程を含めることによってＮＭＯＳロジック回路を付加
し、これによって、ノーマリオン及びノーマリオフ装置
がロジックゲートを形成するのに提供可能である。抵抗
素子及びドライバのゲートを形成するのに使用されるポ
リシリコンがロジック回路素子のゲートを形成するため
に同時に使用される。
なアレイに対するインターフェースとして重要になる相
互接続をさらに減らすことが可能である。製造工程中に
デプリーションモードのフォトレジストマスク及び注入
工程を含めることによってＮＭＯＳロジック回路を付加
し、これによって、ノーマリオン及びノーマリオフ装置
がロジックゲートを形成するのに提供可能である。抵抗
素子及びドライバのゲートを形成するのに使用されるポ
リシリコンがロジック回路素子のゲートを形成するため
に同時に使用される。
【００３１】概して、サーマルインクジェットプリント
モジュールのためのモノリシック集積回路を製造するの
に要するマスク工程の減少はモジュールのコストを減少
させる。より詳細には、１１のマスク工程のうち２つを
省略することにより、集積回路において２０パーセント
の範囲のコスト節約が達成される。したがって、本発明
においては、個々のヒ素（Ａｓ）ソースドレイン及びリ
ンポリシリコンマスク及び注入工程が単一のリンマスク
注入工程に代わる。さらに、ボロンのソースドレイン注
入を自己整合的に行なうことによって、マスク工程がさ
らに省略でき、９つのマスク工程の効率が増大する。
モジュールのためのモノリシック集積回路を製造するの
に要するマスク工程の減少はモジュールのコストを減少
させる。より詳細には、１１のマスク工程のうち２つを
省略することにより、集積回路において２０パーセント
の範囲のコスト節約が達成される。したがって、本発明
においては、個々のヒ素（Ａｓ）ソースドレイン及びリ
ンポリシリコンマスク及び注入工程が単一のリンマスク
注入工程に代わる。さらに、ボロンのソースドレイン注
入を自己整合的に行なうことによって、マスク工程がさ
らに省略でき、９つのマスク工程の効率が増大する。
【図１】本発明を含むプリントヘッドを有するキャリッ
ジタイプのバブルインクジェットプリントシステムの斜
視図である。
ジタイプのバブルインクジェットプリントシステムの斜
視図である。
【図２】図１のバブルインクジェットプリントヘッドを
拡大して示す斜視図である。
拡大して示す斜視図である。
【図３】米国特許第４，９４７，１９２号（ホーキンス
等による）に開示された従来のシリコンロジック集積回
路の拡大断面斜視図である。
等による）に開示された従来のシリコンロジック集積回
路の拡大断面斜視図である。
【図４】本発明の集積回路チップの一実施例の拡大断面
図である。
図である。
【図５】本発明の集積回路チップを製造するためのプロ
セス工程の拡大断面図である。
セス工程の拡大断面図である。
【図６】図５のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図７】図６のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図８】図７のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図９】図８のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図１０】本発明の集積回路チップを製造するための他
のプロセス工程の拡大断面図である。
のプロセス工程の拡大断面図である。
【図１１】図１０のプロセスに続く工程を示す拡大断面
図である。
図である。
【図１２】図１１のプロセスに続く工程を示す拡大断面
図である。
図である。
Claims (3)
- 【請求項１】 ロジック、ドライバ、抵抗素子を含む
モノリシック集積回路を有するサーマルインクジェット
プリントモジュールを共通シリコンウエーハの表面に製
造する方法であって、（ａ）前記ウエーハの表面に配設
されたゲート酸化層上に前記ウエーハ内にゲートチャネ
ルを規定するパターニングされたポリシリコンゲート領
域を形成する工程と、（ｂ）前記パターニングされたポ
リシリコンゲート領域に関連して、前記ウエーハの表面
に配設されたフィールド酸化層上にパターニングされた
ポリシリコン抵抗領域を形成する工程と、（ｃ）前記ポ
リシリコン抵抗領域をドープしながら、同時にパターニ
ングされなかった全てのゲート酸化領域の下方にウエー
ハ上にあらかじめ堆積された前記ポリシリコンゲート領
域によって規定される自己整合のｎドリフト層を形成す
る工程と、（ｄ）ｎ型ドーパントの前記ゲートチャネル
への横方向の拡散を防ぐｎドリフト層として残すべき領
域をマスクする工程と、（ｅ）前記ゲートチャネルに対
して低抵抗路を提供すべく隣接するｎドリフト層に関連
して動作するｎ＋ コンタクト領域を全ての非マスク領
域に形成する工程と、（ｆ）前記抵抗素子に対するコン
タクト領域として使用すべき低抵抗率の局所化領域を形
成すべく前記ポリシリコン抵抗領域の先端を同時にドー
プする工程とを具備する方法。 - 【請求項２】 （ｇ）低抵抗率の局所化領域を形成す
べく前記ポリシリコン抵抗領域の先端をドープする工程
（ｆ）に続いて、前記ウエーハの表面全体にガラス層を
リフローする工程と、（ｈ）ソース・ドレイン及び抵抗
コンタクト領域へと延長する通路を形成すべく前記リフ
ローガラスをエッチングする工程と、（ｉ）ボロン注入
によって、露出された前記ソース・ドレイン及び抵抗コ
ンタクト領域をドープする工程と、（ｊ）続いて前記ボ
ロン注入を活性化する工程とをさらに具備する請求項１
記載の製造方法。 - 【請求項３】 サーマルインクジェットプリントヘッ
ドに使用すべく単一シリコン基板から形成され、リフロ
ーガラスによって包囲されたアクティブロジックとドラ
イバと変換器素子とを有する改善されたモノリシックサ
ーマルインクジェット集積回路チップであり、前記リフ
ローガラスはガラスを有するチップが所定の温度で所定
の時間加熱される工程の間リフローされ、改善点が、リ
ンドープされたｎ＋ ソース・ドレインコンタクトを有
するｎチャネル装置を含むロジック及びドライバと、前
記ガラスリフロー工程中に、リンの前記ｎ＋ソース・ド
レインコンタクトからｎチャネル装置のｎチャネルへの
横方向浸入を防ぐ手段とを具備するモノリシックサーマ
ルインクジェット集積回路チップ。
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|---|---|---|---|
| US07/636,826 US5075250A (en) | 1991-01-02 | 1991-01-02 | Method of fabricating a monolithic integrated circuit chip for a thermal ink jet printhead |
| US636826 | 1991-01-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307255A true JPH04307255A (ja) | 1992-10-29 |
| JP3237881B2 JP3237881B2 (ja) | 2001-12-10 |
Family
ID=24553493
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|---|---|---|---|
| JP34362491A Expired - Fee Related JP3237881B2 (ja) | 1991-01-02 | 1991-12-25 | サーマルジェットプリントモジュール製造方法 |
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| JP (1) | JP3237881B2 (ja) |
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|---|---|---|---|---|
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| JPH06151859A (ja) * | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| US6315398B1 (en) * | 1992-10-21 | 2001-11-13 | Xerox Corporation | Thermal ink jet heater design |
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| JPH06143574A (ja) * | 1992-11-05 | 1994-05-24 | Xerox Corp | エンハンスされた相互コンダクタンスを持つパワーｍｏｓドライバデバイスを有するサーマルインクジェットプリントヘッド |
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| US6039439A (en) * | 1998-06-19 | 2000-03-21 | Lexmark International, Inc. | Ink jet heater chip module |
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| US6137502A (en) * | 1999-08-27 | 2000-10-24 | Lexmark International, Inc. | Dual droplet size printhead |
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| JPS5810863B2 (ja) * | 1978-04-24 | 1983-02-28 | 株式会社日立製作所 | 半導体装置 |
| US4290185A (en) * | 1978-11-03 | 1981-09-22 | Mostek Corporation | Method of making an extremely low current load device for integrated circuit |
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| US4602421A (en) * | 1985-04-24 | 1986-07-29 | The United States Of America As Represented By The Secretary Of The Air Force | Low noise polycrystalline semiconductor resistors by hydrogen passivation |
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-
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- 1991-01-02 US US07/636,826 patent/US5075250A/en not_active Expired - Lifetime
- 1991-12-25 JP JP34362491A patent/JP3237881B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-02 DE DE69222192T patent/DE69222192T2/de not_active Expired - Lifetime
- 1992-01-02 EP EP92100021A patent/EP0494076B1/en not_active Expired - Lifetime
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