JP3237881B2 - サーマルジェットプリントモジュール製造方法 - Google Patents
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Description
【０００１】ドロップオンデマンドサーマルインクジェ
ットプリンタが一般に周知であり、そのようなシステム
におけるサーマルプリントヘッドは比較的小さなインク
供給チャンバに連絡する１つ以上のインク充填チャネル
と、概してノズルとして知られるリニアアレイ状開口と
を具備する。複数のサーマル変換器、概して抵抗器がチ
ャネル内でノズルに対して所定の位置に配設されてい
る。
ットプリンタが一般に周知であり、そのようなシステム
におけるサーマルプリントヘッドは比較的小さなインク
供給チャンバに連絡する１つ以上のインク充填チャネル
と、概してノズルとして知られるリニアアレイ状開口と
を具備する。複数のサーマル変換器、概して抵抗器がチ
ャネル内でノズルに対して所定の位置に配設されてい
る。
【０００２】抵抗電流パルスを発生するために、ある種
のアクティブドライバ装置を使用する必要がある。好ま
しくは、ドライバ回路は抵抗素子と同一のチップ上に形
成されねばならない。アクティブドライバ装置としてバ
イポーラ又はより安価なＭＯＳタイプの回路を使用する
ことは概してよく知られている。バイポーラ（ｂｉｐｏ
ｌａｒ）タイプの回路を使用する代表的な装置がマツモ
トの米国特許第４，４２９，３２１号に開示されてい
る。
のアクティブドライバ装置を使用する必要がある。好ま
しくは、ドライバ回路は抵抗素子と同一のチップ上に形
成されねばならない。アクティブドライバ装置としてバ
イポーラ又はより安価なＭＯＳタイプの回路を使用する
ことは概してよく知られている。バイポーラ（ｂｉｐｏ
ｌａｒ）タイプの回路を使用する代表的な装置がマツモ
トの米国特許第４，４２９，３２１号に開示されてい
る。
【０００３】又、ホーキンス等の米国特許第４，９４
７，１９２号はサーマルインクジェットプリンタのため
のモノリシックシリコン集積回路チップを開示してお
り、ＭＯＳトランジスタと抵抗器が同一基板上に形成さ
れている。
７，１９２号はサーマルインクジェットプリンタのため
のモノリシックシリコン集積回路チップを開示してお
り、ＭＯＳトランジスタと抵抗器が同一基板上に形成さ
れている。
【０００４】本発明はインクジェットプリントシステム
において使用される改善されたモノリシックシリコン集
積回路チップ及びそのようなモノリシック装置の製造方
法に関する。より詳細には、本発明は重要となる製造工
程の数を減らすためにマスクと注入工程とを組み合わせ
ることによってそのような装置の全体的コストを減らす
方法に関する。特に、本発明は個々のヒ素（Ａｓ）ソー
ス・ドレイン及びリンポリシリコンマスク及び注入工程
を単一のリンマスク注入工程で置き替える方法に関す
る。ソース・ドレインコンタクトのリンドーピングがガ
ラスリフロー中に５ミクロン（μｍ）ゲートの下方で横
方向拡散を起こしたので、従来そのような組合せは望ま
しくなかった。リンの横方向拡散はロジック装置の重大
な特性低下、又はショートさえも引き起こすのに十分だ
った。しかしながら、本発明は横方向拡散の問題を減少
させる技術を含む。
において使用される改善されたモノリシックシリコン集
積回路チップ及びそのようなモノリシック装置の製造方
法に関する。より詳細には、本発明は重要となる製造工
程の数を減らすためにマスクと注入工程とを組み合わせ
ることによってそのような装置の全体的コストを減らす
方法に関する。特に、本発明は個々のヒ素（Ａｓ）ソー
ス・ドレイン及びリンポリシリコンマスク及び注入工程
を単一のリンマスク注入工程で置き替える方法に関す
る。ソース・ドレインコンタクトのリンドーピングがガ
ラスリフロー中に５ミクロン（μｍ）ゲートの下方で横
方向拡散を起こしたので、従来そのような組合せは望ま
しくなかった。リンの横方向拡散はロジック装置の重大
な特性低下、又はショートさえも引き起こすのに十分だ
った。しかしながら、本発明は横方向拡散の問題を減少
させる技術を含む。
【０００５】図１は本発明を含むプリントヘッドを有す
るキャリッジタイプのバブルインクジェットプリントシ
ステムの斜視図である。
るキャリッジタイプのバブルインクジェットプリントシ
ステムの斜視図である。
【０００６】図２は図１のバブルインクジェットプリン
トヘッドを拡大して示す斜視図である。
トヘッドを拡大して示す斜視図である。
【０００７】図３はホーキンス等の米国特許第４，９４
７，１９２号に開示された従来のシリコンロジック集積
回路の拡大断面斜視図である。
７，１９２号に開示された従来のシリコンロジック集積
回路の拡大断面斜視図である。
【０００８】図４は本発明の集積回路チップの一実施例
の拡大断面図である。
の拡大断面図である。
【０００９】図５から図９は本発明の集積回路チップを
製造するためのプロセス工程の拡大断面図である。
製造するためのプロセス工程の拡大断面図である。
【００１０】図１０から図１２は本発明の集積回路チッ
プを製造するための他のプロセス工程の拡大断面図であ
る。
プを製造するための他のプロセス工程の拡大断面図であ
る。
【００１１】サーマルインクジェットトランスデューサ
を使用するプリンタは固定用紙と可動プリントヘッドか
又は、固定されたページ巾のプリントと可動紙のいずれ
かを備えている。キャリッジタイプのバブルインクジェ
ットプリント装置１０が図１に示されている。直線状ア
レイの小滴を生成するインクジェットチャネルが往復移
動するキャリッジアッセンブリ２９のプリントヘッド１
１内に収納されている。小滴１２は記録媒体１３へと推
進される。記録媒体１３はプリントヘッドが記録媒体を
矢印１４の方向に沿って横断するたびにステッピングモ
ータ１６によってあらかじめ定められた距離だけ移動す
る。用紙などの記録媒体は供給ロール１７として蓄えら
れ良く知られた方法によってステッピングモータ１６に
よってロール１８から引き出される。
を使用するプリンタは固定用紙と可動プリントヘッドか
又は、固定されたページ巾のプリントと可動紙のいずれ
かを備えている。キャリッジタイプのバブルインクジェ
ットプリント装置１０が図１に示されている。直線状ア
レイの小滴を生成するインクジェットチャネルが往復移
動するキャリッジアッセンブリ２９のプリントヘッド１
１内に収納されている。小滴１２は記録媒体１３へと推
進される。記録媒体１３はプリントヘッドが記録媒体を
矢印１４の方向に沿って横断するたびにステッピングモ
ータ１６によってあらかじめ定められた距離だけ移動す
る。用紙などの記録媒体は供給ロール１７として蓄えら
れ良く知られた方法によってステッピングモータ１６に
よってロール１８から引き出される。
【００１２】プリントヘッド１１は２つの並列ガイドレ
ール２０など良く知られた方法によって往復移動される
支持基板１９上に固定されている。プリントヘッド基板
は往復移動するキャリッジアッセンブリ２９を含み、こ
のアッセンブリ２９は記録媒体に平行な方向でかつ記録
媒体の移動方向に垂直に記録媒体を横切って前後に移動
する。プリントヘッドの往復移動はケーブル２１と一対
の回転プーリ２２によって得られる。一対のプーリのい
ずれかは逆転可能なモータ２３によって駆動される。
ール２０など良く知られた方法によって往復移動される
支持基板１９上に固定されている。プリントヘッド基板
は往復移動するキャリッジアッセンブリ２９を含み、こ
のアッセンブリ２９は記録媒体に平行な方向でかつ記録
媒体の移動方向に垂直に記録媒体を横切って前後に移動
する。プリントヘッドの往復移動はケーブル２１と一対
の回転プーリ２２によって得られる。一対のプーリのい
ずれかは逆転可能なモータ２３によって駆動される。
【００１３】コントローラ２５からの接続部２４によっ
てプリントヘッド１１内に収納されアレイを形成する各
インクチャネル内の個々の気泡発生抵抗器に電流パルス
が供給される。インク小滴を生成する電流パルスは電極
２６を介してコントローラによって受信されるデジタル
データ信号に応答して発生される。インクチャネルはプ
リンタの動作中、インク供給部２８からホース２７を介
して最大限に満たされる。
てプリントヘッド１１内に収納されアレイを形成する各
インクチャネル内の個々の気泡発生抵抗器に電流パルス
が供給される。インク小滴を生成する電流パルスは電極
２６を介してコントローラによって受信されるデジタル
データ信号に応答して発生される。インクチャネルはプ
リンタの動作中、インク供給部２８からホース２７を介
して最大限に満たされる。
【００１４】図２は図１に示すキャリッジアッセンブリ
２９の一部を拡大して示す断面斜視図である。図におい
てプリントヘッド１１は３つの部分からなる。１つは基
板４１であり、その点線で示された領域１１０Ａにリー
ド線とモノリシックシリコン半導体集積回路チップ１１
０とを含んでいる。他の２つの部分はインクチャネル４
９ａとマニフォールド４９ｂとを有するチャネルプレー
ト４９を具備する。チャネルプレート４９は２つの分離
片３１、３２で示されているが、一体化してもよい。イ
ンクチャネル４９ａとインクマニフォールド４９ｂはマ
ニフォールド４９ｂを接続する終端に対向する各インク
チャネルの終端にノズル３３を有するチャネルプレート
片３１内に形成されている。インク供給ホース２７は点
線で示されたチャネルプレート片３１内の通路３４を介
してマニフォールド４９ｂに接続されている。チャネル
プレート片３２は、チャネル４９ａとインクマニフォー
ルド４９ｂが適当に整合されてシリコン基板上に固定さ
れたとき、それらを包囲できるように平らな部材からな
る。プリントヘッドの他の構成例（図示せぬ）として、
ノズルをチャネルプレート片３１から平らなチャネルプ
レート片３２へと配置し、かつ、サーマル変換器又は抵
抗器の真上の位置に配置して、プリントヘッドが抵抗器
に対して直角な方向に小滴を放出するようにしてもよ
い。
２９の一部を拡大して示す断面斜視図である。図におい
てプリントヘッド１１は３つの部分からなる。１つは基
板４１であり、その点線で示された領域１１０Ａにリー
ド線とモノリシックシリコン半導体集積回路チップ１１
０とを含んでいる。他の２つの部分はインクチャネル４
９ａとマニフォールド４９ｂとを有するチャネルプレー
ト４９を具備する。チャネルプレート４９は２つの分離
片３１、３２で示されているが、一体化してもよい。イ
ンクチャネル４９ａとインクマニフォールド４９ｂはマ
ニフォールド４９ｂを接続する終端に対向する各インク
チャネルの終端にノズル３３を有するチャネルプレート
片３１内に形成されている。インク供給ホース２７は点
線で示されたチャネルプレート片３１内の通路３４を介
してマニフォールド４９ｂに接続されている。チャネル
プレート片３２は、チャネル４９ａとインクマニフォー
ルド４９ｂが適当に整合されてシリコン基板上に固定さ
れたとき、それらを包囲できるように平らな部材からな
る。プリントヘッドの他の構成例（図示せぬ）として、
ノズルをチャネルプレート片３１から平らなチャネルプ
レート片３２へと配置し、かつ、サーマル変換器又は抵
抗器の真上の位置に配置して、プリントヘッドが抵抗器
に対して直角な方向に小滴を放出するようにしてもよ
い。
【００１５】図３に示す従来の集積回路チップ４８はあ
る程度までは標準ＮＭＯＳプロセス工程によって形成さ
れるが、ある点では、ホーキンス等の米国特許第４，９
４７，１９２号に詳細に記載されているように改善可能
である。図３の従来のチップを製造するために要するプ
ロセス工程を理解するためには参照文献として添付され
たこのホーキンス特許を参照すればよい。図３は１１個
のマスクを要する製造プロセスによって抵抗器と同一基
板上にモノリシックに集積されたＭＯＳトランジスタス
イッチを有するアクティブアドレスチップ４８を示す。
このチップは米国特許第４，９４７，１９２号のホーキ
ンス特許によって開示された技術によって製造される
が、この技術により動作が改善される。
る程度までは標準ＮＭＯＳプロセス工程によって形成さ
れるが、ある点では、ホーキンス等の米国特許第４，９
４７，１９２号に詳細に記載されているように改善可能
である。図３の従来のチップを製造するために要するプ
ロセス工程を理解するためには参照文献として添付され
たこのホーキンス特許を参照すればよい。図３は１１個
のマスクを要する製造プロセスによって抵抗器と同一基
板上にモノリシックに集積されたＭＯＳトランジスタス
イッチを有するアクティブアドレスチップ４８を示す。
このチップは米国特許第４，９４７，１９２号のホーキ
ンス特許によって開示された技術によって製造される
が、この技術により動作が改善される。
【００１６】本発明においては、図４に示された集積回
路チップ１１０は改善ＮＭＯＳ製法を使用して形成され
る。以下に述べるように、この改善により、マスク工程
がより簡単になり、集積化された制御ロジツク、ドライ
バー、変換器を有する低コストのモノリシック集積回路
チップを得ることができる。このチップはさらに従来の
装置よりも制御ロジックに対して大きなブレークダウン
電圧を有する。図４において、集積回路チップ１１０は
４種類の電気素子に分割される。すなわち、ロジックエ
ンハンスメント素子１１２、ロジックデプリーション素
子１１４、ドライバ１１６そして、サーマル変換器１１
８である。このチップは図３の構造を作るのに使用され
るテクニックを変更することによって製造できるので、
低コストでかつ高い歩留りで改善された動作をもつチッ
プを製造することが可能である。
路チップ１１０は改善ＮＭＯＳ製法を使用して形成され
る。以下に述べるように、この改善により、マスク工程
がより簡単になり、集積化された制御ロジツク、ドライ
バー、変換器を有する低コストのモノリシック集積回路
チップを得ることができる。このチップはさらに従来の
装置よりも制御ロジックに対して大きなブレークダウン
電圧を有する。図４において、集積回路チップ１１０は
４種類の電気素子に分割される。すなわち、ロジックエ
ンハンスメント素子１１２、ロジックデプリーション素
子１１４、ドライバ１１６そして、サーマル変換器１１
８である。このチップは図３の構造を作るのに使用され
るテクニックを変更することによって製造できるので、
低コストでかつ高い歩留りで改善された動作をもつチッ
プを製造することが可能である。
【００１７】図示されていないが米国特許第４，９４
７，１９２号に開示されているように、表面と裏面とを
有するＰ型シリコンウエーハ１４６は両面上に薄形Ｓｉ
Ｏ2 層を形成すべく処理され、このＳｉＯ2 層の上に窒
化シリコンのマスク層が堆積される。第１フォトレジス
トマスク（図に示さず）が適用され、アクティブエンハ
ンスメント及びデプリーションモードの装置を形成する
領域１１２、１１４、１１６がパターニングされる。窒
化シリコン層（図示せず）をパターニングし、チャネル
ストップのボロン注入領域１２４をアクティブ装置領域
から分離するために第１フォトレジスト層が使用され
る。パターニングされた第１フォトレジスト層が除去さ
れ、パターニングされた窒化シリコン層をマスクとして
使用してＳｉＯ2 層がエッチングされる。
７，１９２号に開示されているように、表面と裏面とを
有するＰ型シリコンウエーハ１４６は両面上に薄形Ｓｉ
Ｏ2 層を形成すべく処理され、このＳｉＯ2 層の上に窒
化シリコンのマスク層が堆積される。第１フォトレジス
トマスク（図に示さず）が適用され、アクティブエンハ
ンスメント及びデプリーションモードの装置を形成する
領域１１２、１１４、１１６がパターニングされる。窒
化シリコン層（図示せず）をパターニングし、チャネル
ストップのボロン注入領域１２４をアクティブ装置領域
から分離するために第１フォトレジスト層が使用され
る。パターニングされた第１フォトレジスト層が除去さ
れ、パターニングされた窒化シリコン層をマスクとして
使用してＳｉＯ2 層がエッチングされる。
【００１８】図４に関連する図５から図９において、ボ
ロンチャネルストップ注入領域１２４が設定されてその
上のＳｉＯ2 層が除去された後、フィールド酸化層１２
５が高温で成長される。本発明の第１面においては、フ
ィールド酸化層の厚さは少なくとも１ミクロン（μｍ）
であり、好ましくは１．５μｍである。パターニングさ
れた窒化シリコン層とその下のＳｉＯ2 層が除去され
る。続いて、１０００オングストロームの犠牲酸化層
（図示せず）が成長され、第２フォトレジストデプリー
ションマスク（図示せず）がウエーハ表面上でパターニ
ングされる。デプリーション領域１１４の犠牲酸化層が
エッチングにより除去される。デプリーションマスクは
デプリーション領域１１４のロジックデプリーションゲ
ート領域のみにＡｓ+ イオン注入させてデプリーション
注入領域２２６を形成可能にする。次に、デプリーショ
ンマスクが除去され残りの犠牲酸化層が除去され、そし
てゲート酸化層１２６がチャネル領域上に成長される。
ゲート酸化層１２６の厚さは好ましくは約９００オング
ストロームである。ボロン注入がゲート酸化層を介して
行われフィールド酸化層１２５によってしゃ断される。
ウエーハ１４６は現時点で図５に示すような状態にあ
り、デプリーション領域１１４内にデプリーション注入
領域２２６を有し、エンハンスメント領域１１２とドラ
イバ領域１１６の各々にエンハンスメントボロン注入領
域２３０を有する。続いて、厚さが４０００オングスト
ローム以上、好ましくは約４５００オングストロームの
単一ポリシリコン層２２８を堆積し、次いで、図５に示
すように、ｎ型イオン、好ましくはリン（Ｐ+ ）イオン
を注入して５Ω／□〜５ＫΩ／□、好ましくは約４７Ω
／□のシート抵抗を有するｎ+ ポリシリコンを形成す
る。
ロンチャネルストップ注入領域１２４が設定されてその
上のＳｉＯ2 層が除去された後、フィールド酸化層１２
５が高温で成長される。本発明の第１面においては、フ
ィールド酸化層の厚さは少なくとも１ミクロン（μｍ）
であり、好ましくは１．５μｍである。パターニングさ
れた窒化シリコン層とその下のＳｉＯ2 層が除去され
る。続いて、１０００オングストロームの犠牲酸化層
（図示せず）が成長され、第２フォトレジストデプリー
ションマスク（図示せず）がウエーハ表面上でパターニ
ングされる。デプリーション領域１１４の犠牲酸化層が
エッチングにより除去される。デプリーションマスクは
デプリーション領域１１４のロジックデプリーションゲ
ート領域のみにＡｓ+ イオン注入させてデプリーション
注入領域２２６を形成可能にする。次に、デプリーショ
ンマスクが除去され残りの犠牲酸化層が除去され、そし
てゲート酸化層１２６がチャネル領域上に成長される。
ゲート酸化層１２６の厚さは好ましくは約９００オング
ストロームである。ボロン注入がゲート酸化層を介して
行われフィールド酸化層１２５によってしゃ断される。
ウエーハ１４６は現時点で図５に示すような状態にあ
り、デプリーション領域１１４内にデプリーション注入
領域２２６を有し、エンハンスメント領域１１２とドラ
イバ領域１１６の各々にエンハンスメントボロン注入領
域２３０を有する。続いて、厚さが４０００オングスト
ローム以上、好ましくは約４５００オングストロームの
単一ポリシリコン層２２８を堆積し、次いで、図５に示
すように、ｎ型イオン、好ましくはリン（Ｐ+ ）イオン
を注入して５Ω／□〜５ＫΩ／□、好ましくは約４７Ω
／□のシート抵抗を有するｎ+ ポリシリコンを形成す
る。
【００１９】プロセスの次の工程は図６に示されてお
り、堆積によってトランジスタゲート１２８と抵抗１２
９を形成すべく図５に示すポリシリコン層２２８のパタ
ーニングとエッチング工程と、第３のフォトレジスト層
（図に示さず）のパターニング工程を含む。続いて、フ
ォトレジスト層が除去されｎ型ドリフト層２２９が低濃
度の自己整合されたＰ+ ドリフト注入（２×１０16／ｃ
ｍ3 ）によって形成され、５００Ω／□〜２０ＫΩ／
□、好ましくは約５ＫΩ／□のシート抵抗を有する層が
形成される。ドリフト注入時、ポリシリコンはそれぞれ
参照番号１２８、１２９で示されるように、ゲート及び
抵抗領域に適したｎ+ ポリシリコンとして残存する。ｎ
- ドリフト層２２９をポリシリコンゲート１２８に対し
て自己整合することによって、ブレークダウン電圧を８
０〜９０ボルトの範囲にまで拡大できる。ドリフト注入
の後、マスクされたリン（Ｐ+ ）注入が図７に示すよう
に完了する。特にウエーハは、ゲート及び抵抗ポリシリ
コンの一部だけでなく、その下のソース・ドレインコン
タクト領域２２９をも保護すべく第４のフォトレジスト
層２３２によってパターニングされる。さらに、好まし
くは６つのうち１つのドライバソース・コンタクトがリ
ン注入から保護すべくマスクされる。これらのコンタク
トはウエーハ表面近くに分散される。これより、ウエー
ハの最上面を介してアースするためのＰ+ 基板コンタク
トを可能にし、概してウエーハ下面を介してアースした
場合の寄生バイポーラ効果をなくすことができる。フォ
トレジスト層２３２が適用されたとき、ウエーハに対し
て再びリン注入がなされ、ソース・ドレインコンタクト
が形成される。したがって、ポリシリコンのマスクされ
ない領域はリンイオンによってより高濃度でドーピング
される。図８において、真下のウエーハのマスクされな
い領域は高濃度のソース・ドレイン領域１３０となって
１５Ω／□〜３０Ω／□のシート抵抗を有し、第４マス
ク層２３２によって包囲されたウエーハ領域は低濃度の
ソース・ドレイン領域１３２となる。さらに、変換器素
子のポリシリコン領域のマスクされない領域は高濃度の
Ｐ+ イオンによってドーピングされ、これより、抵抗ポ
リシリコン層１２９の端部２３４、２３６は層２３８の
内部より高導電となる。これより、抵抗領域２３８の
“ホット”な部分は熱が効率よくインクへと放散される
部分に集中するのでより効率のよい抵抗素子が得られ
る。さらに、抵抗端部のコンタクト領域２３４、２３６
は低温となるのでコンタクトの寿命を長くすることが可
能である。
り、堆積によってトランジスタゲート１２８と抵抗１２
９を形成すべく図５に示すポリシリコン層２２８のパタ
ーニングとエッチング工程と、第３のフォトレジスト層
（図に示さず）のパターニング工程を含む。続いて、フ
ォトレジスト層が除去されｎ型ドリフト層２２９が低濃
度の自己整合されたＰ+ ドリフト注入（２×１０16／ｃ
ｍ3 ）によって形成され、５００Ω／□〜２０ＫΩ／
□、好ましくは約５ＫΩ／□のシート抵抗を有する層が
形成される。ドリフト注入時、ポリシリコンはそれぞれ
参照番号１２８、１２９で示されるように、ゲート及び
抵抗領域に適したｎ+ ポリシリコンとして残存する。ｎ
- ドリフト層２２９をポリシリコンゲート１２８に対し
て自己整合することによって、ブレークダウン電圧を８
０〜９０ボルトの範囲にまで拡大できる。ドリフト注入
の後、マスクされたリン（Ｐ+ ）注入が図７に示すよう
に完了する。特にウエーハは、ゲート及び抵抗ポリシリ
コンの一部だけでなく、その下のソース・ドレインコン
タクト領域２２９をも保護すべく第４のフォトレジスト
層２３２によってパターニングされる。さらに、好まし
くは６つのうち１つのドライバソース・コンタクトがリ
ン注入から保護すべくマスクされる。これらのコンタク
トはウエーハ表面近くに分散される。これより、ウエー
ハの最上面を介してアースするためのＰ+ 基板コンタク
トを可能にし、概してウエーハ下面を介してアースした
場合の寄生バイポーラ効果をなくすことができる。フォ
トレジスト層２３２が適用されたとき、ウエーハに対し
て再びリン注入がなされ、ソース・ドレインコンタクト
が形成される。したがって、ポリシリコンのマスクされ
ない領域はリンイオンによってより高濃度でドーピング
される。図８において、真下のウエーハのマスクされな
い領域は高濃度のソース・ドレイン領域１３０となって
１５Ω／□〜３０Ω／□のシート抵抗を有し、第４マス
ク層２３２によって包囲されたウエーハ領域は低濃度の
ソース・ドレイン領域１３２となる。さらに、変換器素
子のポリシリコン領域のマスクされない領域は高濃度の
Ｐ+ イオンによってドーピングされ、これより、抵抗ポ
リシリコン層１２９の端部２３４、２３６は層２３８の
内部より高導電となる。これより、抵抗領域２３８の
“ホット”な部分は熱が効率よくインクへと放散される
部分に集中するのでより効率のよい抵抗素子が得られ
る。さらに、抵抗端部のコンタクト領域２３４、２３６
は低温となるのでコンタクトの寿命を長くすることが可
能である。
【００２０】リンのソース・ドレイン注入の後、図７に
示すように、第４フォトレジスト層２３２が除去され、
ウエーハがクリーニングされる。ポリシリコン及びソー
ス・ドレイン領域上に保護酸化層（図示せず）を成長さ
せた後、ガラス層２４４が堆積されウエーハの全面がリ
フローされる。ガラスは好ましくは７．５％のリン・シ
リカガラス（ＰＳＧ）であり、約１０００℃の温度で９
０分間のリフローサイクル内に堆積される。
示すように、第４フォトレジスト層２３２が除去され、
ウエーハがクリーニングされる。ポリシリコン及びソー
ス・ドレイン領域上に保護酸化層（図示せず）を成長さ
せた後、ガラス層２４４が堆積されウエーハの全面がリ
フローされる。ガラスは好ましくは７．５％のリン・シ
リカガラス（ＰＳＧ）であり、約１０００℃の温度で９
０分間のリフローサイクル内に堆積される。
【００２１】これに対して、ガラスはボロン・リン・シ
リカガラス（ＢＰＳＧ）でもよい。これはこのガラスが
低温かつ短時間でリフロー可能であり、コンタクト１３
０内のリンがゲート下方のチャネル領域へと横方向に拡
散する問題をなくすことができるからである。さらに、
ＰＳＧはリフロー工程中に蒸発によってリン成分を失い
やすく、これよりリフロー層２４４の上面に沿ってリン
の含有量が低下してしまう。したがって、エッチング
中、リン含有量が少ない領域はより遅くエッチングされ
るのでエッチング形式された通路２４２を発生させ鋭利
な角部を有するようになる。しかしながら、ＢＰＳＧは
リン成分が失われることがなく、より望ましい滑らかな
段階的に変化する傾斜面をもつ通路が形成される。
リカガラス（ＢＰＳＧ）でもよい。これはこのガラスが
低温かつ短時間でリフロー可能であり、コンタクト１３
０内のリンがゲート下方のチャネル領域へと横方向に拡
散する問題をなくすことができるからである。さらに、
ＰＳＧはリフロー工程中に蒸発によってリン成分を失い
やすく、これよりリフロー層２４４の上面に沿ってリン
の含有量が低下してしまう。したがって、エッチング
中、リン含有量が少ない領域はより遅くエッチングされ
るのでエッチング形式された通路２４２を発生させ鋭利
な角部を有するようになる。しかしながら、ＢＰＳＧは
リン成分が失われることがなく、より望ましい滑らかな
段階的に変化する傾斜面をもつ通路が形成される。
【００２２】ガラスリフローサイクルに続いて、コンタ
クト通路２４２のウエットエッチングを可能にすべくウ
エーハは第５のフォトレジスト層（図に示さず）によっ
て再びパターニングされる。ウエットエッチングは再度
エッチングがなされる変換器領域１１８内のポリシリコ
ン層１２９に対する悪影響を減らすために使用される。
ガラス及びソース・ドレイン酸化層をウエットエッチン
グした後、第５のフォトレジスト層が除去され、図８に
示すように、ガラス層２４４内に、ソース・ドレインコ
ンタクト及び／又はポリシリコン領域にアクセス可能な
通路２４２を有する構造が得られる。
クト通路２４２のウエットエッチングを可能にすべくウ
エーハは第５のフォトレジスト層（図に示さず）によっ
て再びパターニングされる。ウエットエッチングは再度
エッチングがなされる変換器領域１１８内のポリシリコ
ン層１２９に対する悪影響を減らすために使用される。
ガラス及びソース・ドレイン酸化層をウエットエッチン
グした後、第５のフォトレジスト層が除去され、図８に
示すように、ガラス層２４４内に、ソース・ドレインコ
ンタクト及び／又はポリシリコン領域にアクセス可能な
通路２４２を有する構造が得られる。
【００２３】通路２４２がガラス２４４、ウエーハ１４
６を露出する酸化層を介してエッチングされることによ
り、図９の工程に示されるように、続いて自己整合的に
行なわれるボロン注入に対するパターニング機構が形成
される。ボロン（Ｂ+ ）注入の後、ウエーハはクリーニ
ングされ、ウエーハを約１０００℃で３０分間加熱する
ことによって注入を活性化する。この間、通路内のガラ
スのリフローが起こる。変換器構造、コンタクト回路、
保護層の形成を完成させる工程が図４に示されている。
図において、Ｔａ層１３６に続いてＳｉ3Ｎ4 層１３８
がウエーハ表面上に堆積される。その後、タンタル層が
第６フォトレジスト層（図に示さず）とエッチングによ
ってパターニングされ、変換器１１８の動作抵抗領域上
のみにタンタル層１３６が残される。続いて、第６フォ
トレジスト層が除去され、タンタル層をその下のＳｉ3
Ｎ4 層１３８に対するマスクとして使用してＳｉ3 Ｎ4
層がエッチングされる。クリーニング動作の後、アルミ
ニウムメタライゼーションが適用され第７フォトレジス
ト層（図に示さず）によってパターニングすることによ
って、それぞれ、ウエーハ上のロジック、ドライバ、変
換器素子に対する接続配線１４０、１４２、１４４が形
成される。その後、ウエーハはクリーニングされ、Ｓｉ
Ｏ2 又は選択的にＳｉ3 Ｎ4 の保護層が堆積され続い
て、サーマル変換器１１８と集積回路コンタクトパッド
（図に示さず）を露出するためのエッチングに先立っ
て、第８フォトレジスト層によってパターニングされ
る。続いて、厚膜ポリイミド層（図に示さず）がウエー
ハの全領域に渡って堆積され、第９フォトレジスト層に
よってパターニングされる。続いてエッチングにより、
変換器上のＴａ層１３６の中央部の輪郭が形成され、ピ
ット（図に示さず）及び集積回路コンタクトパッド内に
配置される。
６を露出する酸化層を介してエッチングされることによ
り、図９の工程に示されるように、続いて自己整合的に
行なわれるボロン注入に対するパターニング機構が形成
される。ボロン（Ｂ+ ）注入の後、ウエーハはクリーニ
ングされ、ウエーハを約１０００℃で３０分間加熱する
ことによって注入を活性化する。この間、通路内のガラ
スのリフローが起こる。変換器構造、コンタクト回路、
保護層の形成を完成させる工程が図４に示されている。
図において、Ｔａ層１３６に続いてＳｉ3Ｎ4 層１３８
がウエーハ表面上に堆積される。その後、タンタル層が
第６フォトレジスト層（図に示さず）とエッチングによ
ってパターニングされ、変換器１１８の動作抵抗領域上
のみにタンタル層１３６が残される。続いて、第６フォ
トレジスト層が除去され、タンタル層をその下のＳｉ3
Ｎ4 層１３８に対するマスクとして使用してＳｉ3 Ｎ4
層がエッチングされる。クリーニング動作の後、アルミ
ニウムメタライゼーションが適用され第７フォトレジス
ト層（図に示さず）によってパターニングすることによ
って、それぞれ、ウエーハ上のロジック、ドライバ、変
換器素子に対する接続配線１４０、１４２、１４４が形
成される。その後、ウエーハはクリーニングされ、Ｓｉ
Ｏ2 又は選択的にＳｉ3 Ｎ4 の保護層が堆積され続い
て、サーマル変換器１１８と集積回路コンタクトパッド
（図に示さず）を露出するためのエッチングに先立っ
て、第８フォトレジスト層によってパターニングされ
る。続いて、厚膜ポリイミド層（図に示さず）がウエー
ハの全領域に渡って堆積され、第９フォトレジスト層に
よってパターニングされる。続いてエッチングにより、
変換器上のＴａ層１３６の中央部の輪郭が形成され、ピ
ット（図に示さず）及び集積回路コンタクトパッド内に
配置される。
【００２４】セットバックソース・ドレインフォトレジ
ストパターン２３２を使用すればヒ素の注入工程を省略
できるので、フォトレスジトパターニングとエッチング
の１工程を省略できる。さらに、図９に示すように、ボ
ロン注入を自己整合的に行なうことにより、ボロン注入
パターニング動作を省略できる。上記の工程により、米
国特許第４，９４７，１９２号に開示されている１１の
マスク工程から２つのパターニング動作を省略できる。
これらのパターニング動作は非常にコストがかかるもの
であり、２つのマスクレベルを省略することによって、
従来、サーマルインクジェットプリントヘッドチップの
プロセスに要するコストを約２０パーセント節約するこ
とができる。
ストパターン２３２を使用すればヒ素の注入工程を省略
できるので、フォトレスジトパターニングとエッチング
の１工程を省略できる。さらに、図９に示すように、ボ
ロン注入を自己整合的に行なうことにより、ボロン注入
パターニング動作を省略できる。上記の工程により、米
国特許第４，９４７，１９２号に開示されている１１の
マスク工程から２つのパターニング動作を省略できる。
これらのパターニング動作は非常にコストがかかるもの
であり、２つのマスクレベルを省略することによって、
従来、サーマルインクジェットプリントヘッドチップの
プロセスに要するコストを約２０パーセント節約するこ
とができる。
【００２５】他の実施例として、前記のヒ素及びリンに
よるマスク及び注入工程を組み合わせて単一リンマスク
注入工程とすることによりボロン・リン・シリカガラス
（ＢＰＳＧ）によって可能とされた低温処理が使用で
き、これより自己整合のリンコンタクトをチップのロジ
ック部内で使用できる。
よるマスク及び注入工程を組み合わせて単一リンマスク
注入工程とすることによりボロン・リン・シリカガラス
（ＢＰＳＧ）によって可能とされた低温処理が使用で
き、これより自己整合のリンコンタクトをチップのロジ
ック部内で使用できる。
【００２６】図１０から図１２は図８に示されたＰＳＧ
リフローの代わりにＢＰＳＧリフローを使用することに
よって可能となる図５から図９で示されたプロセス工程
を改善したものである。このプロセス工程は図６の工程
による上記の発明と同一である。図１０において、フォ
トレジストマスク３３２は図８の低濃度ソース・ドレイ
ン領域をリンソース・ドレイン注入すべく図７のマスク
２３２を改善したものである。リン注入に続いて、ボロ
ン・リンガラス３４４は約９５０℃の温度で約３０分間
ウエーハ表面上でリフローされる。低温かつ短時間なの
でチャネル領域２２６及び２３０内のリンの横方向拡散
を実質的に制限できる。次に、パターニングとエッチン
グ工程をＢＰＳＧ層３４４に対して適用して、通路３４
２を形成し、図１１に示すように熱酸化層３４０を介し
てウエーハ表面を露出させる。したがって、通路３４２
によりソース・ドレインコンタクト領域１３０にアクセ
ス可能となる。より重要なことは、ＢＰＳＧの使用及び
リフローサイクル時間の減少により、図７〜図９に示す
ように、ソース・ドレインコンタクト１３０及びｎ- ド
リフト層１３２のセットバックに対する要件をさらに減
少又は除去することができることである。したがって、
ＢＰＳＧのみを使用することにより、従来技術において
達成された接合深さに匹敵する接合深さをもつ電気的コ
ンタクトの形成が可能になる。
リフローの代わりにＢＰＳＧリフローを使用することに
よって可能となる図５から図９で示されたプロセス工程
を改善したものである。このプロセス工程は図６の工程
による上記の発明と同一である。図１０において、フォ
トレジストマスク３３２は図８の低濃度ソース・ドレイ
ン領域をリンソース・ドレイン注入すべく図７のマスク
２３２を改善したものである。リン注入に続いて、ボロ
ン・リンガラス３４４は約９５０℃の温度で約３０分間
ウエーハ表面上でリフローされる。低温かつ短時間なの
でチャネル領域２２６及び２３０内のリンの横方向拡散
を実質的に制限できる。次に、パターニングとエッチン
グ工程をＢＰＳＧ層３４４に対して適用して、通路３４
２を形成し、図１１に示すように熱酸化層３４０を介し
てウエーハ表面を露出させる。したがって、通路３４２
によりソース・ドレインコンタクト領域１３０にアクセ
ス可能となる。より重要なことは、ＢＰＳＧの使用及び
リフローサイクル時間の減少により、図７〜図９に示す
ように、ソース・ドレインコンタクト１３０及びｎ- ド
リフト層１３２のセットバックに対する要件をさらに減
少又は除去することができることである。したがって、
ＢＰＳＧのみを使用することにより、従来技術において
達成された接合深さに匹敵する接合深さをもつ電気的コ
ンタクトの形成が可能になる。
【００２７】図５〜図９に示す工程において述べたよう
に、ドライバソースコンタクトのいくつか、好ましくは
６つのうち１つはリン注入から保護すべくマスクされ
る。これらのコンタクトはウエーハの上面を介してアー
スするＰ+ 基板コンタクトを可能にすべくウエーハ面の
周りに分散され、これによって、ウエーハの下面を介し
てアースする場合に概して発生する寄生バイポーラ効果
をなくすことができる。ドライバ部の第６ソースコンタ
クトを含むグラウンドコンタクトは１２に示すようにパ
ターニングされたＢＰＳＧをマスクとして使用して、ボ
ロン注入を自己整合的に行なって完成される。この工程
において、ＢＰＳＧはボロン基板コンタクト注入に対す
るパターニング機構として作用する。続いて、ウエーハ
がクリーニングされ注入が約９００℃で約３０分間の付
加的加熱サイクルによって活性化される。注入活性化工
程に続いて、図４に示したように、窒化シリコンの変換
器絶縁素子とタンタル表面層を形成し、アルミニウムコ
ンタクト層を堆積してパターニングし、続いて、ＳｉＯ
2 、Ｓｉ3 Ｎ4 そしてポリイミドのパターン化層によっ
てウエーハの残りの部分を塗布することによって、ウエ
ーハが完成される。ＢＰＳＧをリフローガラスとして使
用すれば個々のヒ素注入が不要となりフォトレジストパ
ターニングとエッチングの１工程を省略することができ
る。さらに、図１２に示すように、自己整合のボロン注
入によりボロン注入パターニング動作を省略することが
できる。したがって、上記した改善された方法によれ
ば、従来の１１のマスク工程から２つのパターニング動
作を省略することができる。
に、ドライバソースコンタクトのいくつか、好ましくは
６つのうち１つはリン注入から保護すべくマスクされ
る。これらのコンタクトはウエーハの上面を介してアー
スするＰ+ 基板コンタクトを可能にすべくウエーハ面の
周りに分散され、これによって、ウエーハの下面を介し
てアースする場合に概して発生する寄生バイポーラ効果
をなくすことができる。ドライバ部の第６ソースコンタ
クトを含むグラウンドコンタクトは１２に示すようにパ
ターニングされたＢＰＳＧをマスクとして使用して、ボ
ロン注入を自己整合的に行なって完成される。この工程
において、ＢＰＳＧはボロン基板コンタクト注入に対す
るパターニング機構として作用する。続いて、ウエーハ
がクリーニングされ注入が約９００℃で約３０分間の付
加的加熱サイクルによって活性化される。注入活性化工
程に続いて、図４に示したように、窒化シリコンの変換
器絶縁素子とタンタル表面層を形成し、アルミニウムコ
ンタクト層を堆積してパターニングし、続いて、ＳｉＯ
2 、Ｓｉ3 Ｎ4 そしてポリイミドのパターン化層によっ
てウエーハの残りの部分を塗布することによって、ウエ
ーハが完成される。ＢＰＳＧをリフローガラスとして使
用すれば個々のヒ素注入が不要となりフォトレジストパ
ターニングとエッチングの１工程を省略することができ
る。さらに、図１２に示すように、自己整合のボロン注
入によりボロン注入パターニング動作を省略することが
できる。したがって、上記した改善された方法によれ
ば、従来の１１のマスク工程から２つのパターニング動
作を省略することができる。
【００２８】さらに、コンタクト部におけるアルミニウ
ムシリコン反応を抑制する能力があることで良く知られ
るヒ素を使用することによって、コンタクト領域におけ
る接合スパイクを大幅に減少することができる。
ムシリコン反応を抑制する能力があることで良く知られ
るヒ素を使用することによって、コンタクト領域におけ
る接合スパイクを大幅に減少することができる。
【００２９】上記した２つの方法は、ロジック及びドラ
イバ素子が、減少したマスク／注入工程によって抵抗性
変換器素子と同時に製造可能であることを示している。
イバ素子が、減少したマスク／注入工程によって抵抗性
変換器素子と同時に製造可能であることを示している。
【００３０】ロジック回路を追加することによって大き
なアレイに対するインターフェースとして重要になる相
互接続をさらに減らすことが可能である。製造工程中に
デプリーションモードのフォトレジストマスク及び注入
工程を含めることによってＮＭＯＳロジック回路を付加
し、これによって、ノーマリオン及びノーマリオフ装置
がロジックゲートを形成するのに提供可能である。抵抗
素子及びドライバのゲートを形成するのに使用されるポ
リシリコンがロジック回路素子のゲートを形成するため
に同時に使用される。
なアレイに対するインターフェースとして重要になる相
互接続をさらに減らすことが可能である。製造工程中に
デプリーションモードのフォトレジストマスク及び注入
工程を含めることによってＮＭＯＳロジック回路を付加
し、これによって、ノーマリオン及びノーマリオフ装置
がロジックゲートを形成するのに提供可能である。抵抗
素子及びドライバのゲートを形成するのに使用されるポ
リシリコンがロジック回路素子のゲートを形成するため
に同時に使用される。
【００３１】概して、サーマルインクジェットプリント
モジュールのためのモノリシック集積回路を製造するの
に要するマスク工程の減少はモジュールのコストを減少
させる。より詳細には、１１のマスク工程のうち２つを
省略することにより、集積回路において２０パーセント
の範囲のコスト節約が達成される。したがって、本発明
においては、個々のヒ素（Ａｓ）ソースドレイン及びリ
ンポリシリコンマスク及び注入工程が単一のリンマスク
注入工程に代わる。さらに、ボロンのソースドレイン注
入を自己整合的に行なうことによって、マスク工程がさ
らに省略でき、９つのマスク工程の効率が増大する。
モジュールのためのモノリシック集積回路を製造するの
に要するマスク工程の減少はモジュールのコストを減少
させる。より詳細には、１１のマスク工程のうち２つを
省略することにより、集積回路において２０パーセント
の範囲のコスト節約が達成される。したがって、本発明
においては、個々のヒ素（Ａｓ）ソースドレイン及びリ
ンポリシリコンマスク及び注入工程が単一のリンマスク
注入工程に代わる。さらに、ボロンのソースドレイン注
入を自己整合的に行なうことによって、マスク工程がさ
らに省略でき、９つのマスク工程の効率が増大する。
【図１】本発明を含むプリントヘッドを有するキャリッ
ジタイプのバブルインクジェットプリントシステムの斜
視図である。
ジタイプのバブルインクジェットプリントシステムの斜
視図である。
【図２】図１のバブルインクジェットプリントヘッドを
拡大して示す斜視図である。
拡大して示す斜視図である。
【図３】米国特許第４，９４７，１９２号（ホーキンス
等による）に開示された従来のシリコンロジック集積回
路の拡大断面斜視図である。
等による）に開示された従来のシリコンロジック集積回
路の拡大断面斜視図である。
【図４】本発明の集積回路チップの一実施例の拡大断面
図である。
図である。
【図５】本発明の集積回路チップを製造するためのプロ
セス工程の拡大断面図である。
セス工程の拡大断面図である。
【図６】図５のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図７】図６のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図８】図７のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図９】図８のプロセスに続く工程を示す拡大断面図で
ある。
ある。
【図１０】本発明の集積回路チップを製造するための他
のプロセス工程の拡大断面図である。
のプロセス工程の拡大断面図である。
【図１１】図１０のプロセスに続く工程を示す拡大断面
図である。
図である。
【図１２】図１１のプロセスに続く工程を示す拡大断面
図である。
図である。
１０ バルブインクジェットプリント装置，１１ プリ
ントヘッド，１２ 小滴，１３ 記録媒体，１６ ステ
ッピングモータ，１７ 供給ロール，１９ 支持基板，
２１ ケーブル，２２ 回転プーリ，２３ モータ，２
４ 接続部，２５コントローラ，２６電極，２７ ホー
ス，２８ インク供給部 ２９ キャリッジアッセンブ
リ，４８ 集積回路チップ，４９ チャネルプレート，
１１０集積回路チップ，１１２ ロジックエンハンスメ
ント素子，１１４ ロジックデプリーション素子，１１
６ ドライバ，１１８ サーマル変換器，１２４ ボロ
ンチャネルストップ注入領域，１２５ フィールド酸化
層，１２６ ゲート酸化層，１４６ ウエーハ，２２８
ポリシリコン層，２２９ ｎ- ドリフト層，２３２
マスク，２４２ 通路，２４４ ガラス層，３３２ フ
ォトレジストマスク，３４４ ボロン・リンガラス
ントヘッド，１２ 小滴，１３ 記録媒体，１６ ステ
ッピングモータ，１７ 供給ロール，１９ 支持基板，
２１ ケーブル，２２ 回転プーリ，２３ モータ，２
４ 接続部，２５コントローラ，２６電極，２７ ホー
ス，２８ インク供給部 ２９ キャリッジアッセンブ
リ，４８ 集積回路チップ，４９ チャネルプレート，
１１０集積回路チップ，１１２ ロジックエンハンスメ
ント素子，１１４ ロジックデプリーション素子，１１
６ ドライバ，１１８ サーマル変換器，１２４ ボロ
ンチャネルストップ注入領域，１２５ フィールド酸化
層，１２６ ゲート酸化層，１４６ ウエーハ，２２８
ポリシリコン層，２２９ ｎ- ドリフト層，２３２
マスク，２４２ 通路，２４４ ガラス層，３３２ フ
ォトレジストマスク，３４４ ボロン・リンガラス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−224741（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) B41J 2/16
Claims (2)
- 【請求項１】 ロジックとドライバと抵抗素子を含むモ
ノリシック集積回路を有するサーマルインクジェットプ
リントモジュールを共通シリコンウエーハ表面に形成す
る方法であって、 （ａ） ウエーハの表面に配設されたゲート酸化層上
に、ウエーハ内にゲートチャネルを規定するパターニン
グされたポリシリコンゲート領域を形成するステップ
と、 （ｂ） 前記パターニングされたポリシリコンゲート領
域の形成時に前記ウエーハの表面に配設されたフィール
ド酸化層上にパターニングされたポリシリコン抵抗領域
を形成するステップと、 （ｃ） 前記ポリシリコン抵抗領域をドープしながら、
パターニングされなかった全てのゲート酸化領域の下方
に、あらかじめ堆積された前記ポリシリコンゲート領域
によって規定される自己整合のｎドリフト層を形成する
ステップと、 （ｄ） ｎ型ドーパントのゲートチャネルへの横方向の
拡散を防ぐｎドリフト層として残すべき領域をマスクす
るステップと、 （ｅ） ｎ ＋ コンタクト領域を全ての非マスク領域に形
成し、隣接するｎドリフト層と組み合わされてゲートチ
ャネルに対する低抵抗路を提供するステップと、 （ｆ） ｎ ＋ コンタクト領域と全てのポリシリコン抵抗
領域の端部を同時にドープし、抵抗素子に対するコンタ
クト領域として使用する電気的低抵抗率の局部領域を形
成するステップを有するサーマルジェットプリントモジ
ュールの形成方法。 - 【請求項２】 請求項１に記載の（ｆ）のステップに続
いて、 （ｇ） ウエーハの表面全体にガラス層をリフローする
ステップと、 （ｈ） リフローガラスをエッチングしてソース・ドレ
インと抵抗コンタクト領域へ伸びる通路を形成するステ
ップと、 （ｉ） ボロン注入によって、露出されたソース・ドレ
インと抵抗コンタクト領域をドープするステップと、 （ｊ） 引き続いて、注入ボロンを活性化するステップ
を有する請求項１記載のサーマルジェットプリントモジ
ュールの形成方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/636,826 US5075250A (en) | 1991-01-02 | 1991-01-02 | Method of fabricating a monolithic integrated circuit chip for a thermal ink jet printhead |
| US636826 | 1991-01-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307255A JPH04307255A (ja) | 1992-10-29 |
| JP3237881B2 true JP3237881B2 (ja) | 2001-12-10 |
Family
ID=24553493
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34362491A Expired - Fee Related JP3237881B2 (ja) | 1991-01-02 | 1991-12-25 | サーマルジェットプリントモジュール製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5075250A (ja) |
| EP (1) | EP0494076B1 (ja) |
| JP (1) | JP3237881B2 (ja) |
| DE (1) | DE69222192T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159353A (en) * | 1991-07-02 | 1992-10-27 | Hewlett-Packard Company | Thermal inkjet printhead structure and method for making the same |
| US5371395A (en) * | 1992-05-06 | 1994-12-06 | Xerox Corporation | High voltage input pad protection circuitry |
| JPH06151859A (ja) * | 1992-09-15 | 1994-05-31 | Canon Inc | 半導体装置 |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| US6315398B1 (en) * | 1992-10-21 | 2001-11-13 | Xerox Corporation | Thermal ink jet heater design |
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| US5345213A (en) * | 1992-10-26 | 1994-09-06 | The United States Of America, As Represented By The Secretary Of Commerce | Temperature-controlled, micromachined arrays for chemical sensor fabrication and operation |
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| US9929165B1 (en) * | 2016-09-28 | 2018-03-27 | Globalfoundries Singapore Pte. Ltd. | Method for producing integrated circuit memory cells with less dedicated lithographic steps |
Family Cites Families (10)
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|---|---|---|---|---|
| JPS5232277A (en) * | 1975-09-05 | 1977-03-11 | Toshiba Corp | Insulated gate type field-effect transistor |
| JPS5810863B2 (ja) * | 1978-04-24 | 1983-02-28 | 株式会社日立製作所 | 半導体装置 |
| US4290185A (en) * | 1978-11-03 | 1981-09-22 | Mostek Corporation | Method of making an extremely low current load device for integrated circuit |
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| US4429321A (en) * | 1980-10-23 | 1984-01-31 | Canon Kabushiki Kaisha | Liquid jet recording device |
| JPS5925244A (ja) * | 1982-08-02 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| US4602421A (en) * | 1985-04-24 | 1986-07-29 | The United States Of America As Represented By The Secretary Of The Air Force | Low noise polycrystalline semiconductor resistors by hydrogen passivation |
| US4947192A (en) * | 1988-03-07 | 1990-08-07 | Xerox Corporation | Monolithic silicon integrated circuit chip for a thermal ink jet printer |
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| EP0441635B1 (en) * | 1990-02-09 | 1995-05-24 | Canon Kabushiki Kaisha | Ink jet recording system |
-
1991
- 1991-01-02 US US07/636,826 patent/US5075250A/en not_active Expired - Lifetime
- 1991-12-25 JP JP34362491A patent/JP3237881B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-02 DE DE69222192T patent/DE69222192T2/de not_active Expired - Lifetime
- 1992-01-02 EP EP92100021A patent/EP0494076B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69222192D1 (de) | 1997-10-23 |
| JPH04307255A (ja) | 1992-10-29 |
| EP0494076A2 (en) | 1992-07-08 |
| US5075250A (en) | 1991-12-24 |
| EP0494076B1 (en) | 1997-09-17 |
| EP0494076A3 (en) | 1992-10-21 |
| DE69222192T2 (de) | 1998-01-15 |
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