JPH026138A - バブル・インクジェット印字機構のシリコン集積回路チップ - Google Patents
バブル・インクジェット印字機構のシリコン集積回路チップInfo
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- JPH026138A JPH026138A JP4842789A JP4842789A JPH026138A JP H026138 A JPH026138 A JP H026138A JP 4842789 A JP4842789 A JP 4842789A JP 4842789 A JP4842789 A JP 4842789A JP H026138 A JPH026138 A JP H026138A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バブル・インクジェット印字機構、より詳細
には、能動駆動回路、論理回路および発熱抵抗素子を含
む集積回路チップに関するものである。
には、能動駆動回路、論理回路および発熱抵抗素子を含
む集積回路チップに関するものである。
発明が解決しようとする課題
特別の処理工程を必要とせずに、発熱抵抗素子構造をＭ
ＯＳ駆動回路と一緒に同一ウェーハの上に直接かつ容易
に集積してチップを製造することができれば、もちろん
望ましいし、コストの面でも有益である。
ＯＳ駆動回路と一緒に同一ウェーハの上に直接かつ容易
に集積してチップを製造することができれば、もちろん
望ましいし、コストの面でも有益である。
従来の技術
ＭＯＳ形の駆動回路網を使用する従来の装置は、米国特
許第４，５９５，８２１号、同第４，５３２，５３０号
に開示されている。
許第４，５９５，８２１号、同第４，５３２，５３０号
に開示されている。
前記米国特許第４，５９５，８２１号には、セラミック
基板の上に抵抗素子とＣ−ＭＯＳ制御回路を取り付けた
サーマル印字ヘッドが開示されている。この形態は、サ
ーマル・インクジェット印字機構に使用するには適さな
い。前記米国特許第４，５３２，５３０号の場合は、第
４八図および第４Ｂ図の実施例のようにサーマル印字ヘ
ッドを製作している。多結晶シリコンを使用し、抵抗素
子と関連駆動回路を同時に形成している。この形態は、
個別使用接触プロセスによって、各抵抗素子をボンディ
ング・パッドに結合する必要がある。コスト、限られた
信頼性、各抵抗素子をボンディング・パッドに結合する
ために必要なインクジェット・チップ・パラメータ空間
などの諸要因は、安価な高速印字機構や３００ ｓｐｉ
以上の密度で印字する場合には都合が悪い。
基板の上に抵抗素子とＣ−ＭＯＳ制御回路を取り付けた
サーマル印字ヘッドが開示されている。この形態は、サ
ーマル・インクジェット印字機構に使用するには適さな
い。前記米国特許第４，５３２，５３０号の場合は、第
４八図および第４Ｂ図の実施例のようにサーマル印字ヘ
ッドを製作している。多結晶シリコンを使用し、抵抗素
子と関連駆動回路を同時に形成している。この形態は、
個別使用接触プロセスによって、各抵抗素子をボンディ
ング・パッドに結合する必要がある。コスト、限られた
信頼性、各抵抗素子をボンディング・パッドに結合する
ために必要なインクジェット・チップ・パラメータ空間
などの諸要因は、安価な高速印字機構や３００ ｓｐｉ
以上の密度で印字する場合には都合が悪い。
課題を解決するための手段
本発明は、第１の態様として、ＭＯＳ ｌ−ランジスタ
駆動回路と発熱抵抗素子を一緒に組み入れた、従来のデ
バイスよりも動作信頼性が高く、よりコンパクトなモノ
リシック・シリコン半導体集積回路チップを提供する。
駆動回路と発熱抵抗素子を一緒に組み入れた、従来のデ
バイスよりも動作信頼性が高く、よりコンパクトなモノ
リシック・シリコン半導体集積回路チップを提供する。
また、第２のＢ様として、チップ・サイズを小さくする
一方、トランジスタ駆動回路のブレークダウン電圧を高
め、がっ熱効率を高めるように改良した半導体Ｎ−ＨＯ
５製造技術を提供する。
一方、トランジスタ駆動回路のブレークダウン電圧を高
め、がっ熱効率を高めるように改良した半導体Ｎ−ＨＯ
５製造技術を提供する。
本発明は、インフジエラ１−・プリンタ、より詳細には
バブル・インクジェット印字ヘッドに使用するＭＯＳ駆
動回路と発熱抵抗素子を一緒に組み入れたモノリシック
・シリコン集積回路チップに関するものである。
バブル・インクジェット印字ヘッドに使用するＭＯＳ駆
動回路と発熱抵抗素子を一緒に組み入れたモノリシック
・シリコン集積回路チップに関するものである。
本集積回路チップは、複数のポリシリコン発熱抵抗素子
に電気的に接続された複数のポリシリコン・ゲート付き
ＭＯＳ ）ランジスタ・スイッチで構成され、前記発熱
抵抗素子は、約１〜４ミクロンの厚さをもつ熱成長フィ
ールド酸化層の上に形成される。
に電気的に接続された複数のポリシリコン・ゲート付き
ＭＯＳ ）ランジスタ・スイッチで構成され、前記発熱
抵抗素子は、約１〜４ミクロンの厚さをもつ熱成長フィ
ールド酸化層の上に形成される。
実施例
サーマル・インクジェット印字機構を使用するプリンタ
は、用紙が静止し、印字ヘッドか移動する方式もあるし
、用紙が移動し、ページ幅印字ヘッドが静止している方
式もある。第１図は、キャリッジ形バブル・インクジェ
ット印字機構１０を示す。
は、用紙が静止し、印字ヘッドか移動する方式もあるし
、用紙が移動し、ページ幅印字ヘッドが静止している方
式もある。第１図は、キャリッジ形バブル・インクジェ
ット印字機構１０を示す。
往復キャリッジ組立体２９の印字ヘッド１１には、複数
の滴発生用バブル・インクジェット・チャンネルから成
る直線アレーが入っている。インク滴１２は記録媒体１
３に向けて発射され、記録媒体１３は印字ヘッド１１が
矢印１５の方向に記録媒体を横切って１回移動するごと
にステップ・モーター１６によって矢印１４の方向に所
定の距離だけステップ送りされる。記録媒体１３たとえ
ば供給ロール１７に巻かれた用紙は、周知の手段でステ
ップ・モーター１６によってロール１８の上にステップ
送りされる。
の滴発生用バブル・インクジェット・チャンネルから成
る直線アレーが入っている。インク滴１２は記録媒体１
３に向けて発射され、記録媒体１３は印字ヘッド１１が
矢印１５の方向に記録媒体を横切って１回移動するごと
にステップ・モーター１６によって矢印１４の方向に所
定の距離だけステップ送りされる。記録媒体１３たとえ
ば供給ロール１７に巻かれた用紙は、周知の手段でステ
ップ・モーター１６によってロール１８の上にステップ
送りされる。
印字ヘッド１１は、周知の手段たとえば２個の平行案内
レール２０に沿って往復するように構成された支持体１
９に固定されている。印字ヘッドの支持体１９は、記録
媒体がステップ送りされる方向に垂直に、記録媒体に平
行な方向に記録媒体を横切って前後に移動するキャリッ
ジ組立体２９で構成されている。印字ヘッドの往復運動
は、索２１と一対の回転可能なプーリー２２によって行
われ、一方のプーリーは可逆モーター２３によって駆動
される。
レール２０に沿って往復するように構成された支持体１
９に固定されている。印字ヘッドの支持体１９は、記録
媒体がステップ送りされる方向に垂直に、記録媒体に平
行な方向に記録媒体を横切って前後に移動するキャリッ
ジ組立体２９で構成されている。印字ヘッドの往復運動
は、索２１と一対の回転可能なプーリー２２によって行
われ、一方のプーリーは可逆モーター２３によって駆動
される。
印字ヘッド１１に入っている直線アレーを構成する各イ
ンク・チャンネル内の個々のバブル発生用抵抗素子に対
し、制御器２５から配線２４を介して電流パルスが印加
される。このインク滴を発生させる電流パルスは、電極
２６を介して制御器が受は取ったディジタル・データ信
号に応じて作られる。インク・チャンネルは、動作中は
、ホース２７を経由してインク供給源２８からのインク
で充満した状態に維持される。
ンク・チャンネル内の個々のバブル発生用抵抗素子に対
し、制御器２５から配線２４を介して電流パルスが印加
される。このインク滴を発生させる電流パルスは、電極
２６を介して制御器が受は取ったディジタル・データ信
号に応じて作られる。インク・チャンネルは、動作中は
、ホース２７を経由してインク供給源２８からのインク
で充満した状態に維持される。
第２図は、第１図に示したキャリッジ組立体２９の拡大
部分断面斜視図である。印字ヘッド１１は３つの部分か
ら成ることがわかる。第１の部分はリード線とモノリシ
ック・シリコン半導体集積回路チップ４８を含む基板４
１である。他の２つの部分は、インク・チャンネル４９
ａとマニホルド４９ｂを有するチャンネル板４９を構成
している。チャンネル板４９は２個の独立部品３１．３
２で示しであるが、チャンネル板は一体構造にすること
もできる。インク・チャンネル４９ａとインク・マニホ
ルド４９ｂはチャンネル板部品３１の中に形成されてお
り、各インク・チャンネル４９ａの一端はチャンネル板
に形成されたノズルに通じており、他端はインク・マニ
ホルド４９ｂに通じている。インク・マニホルド４９ｂ
はチャンネル板部品３１内の点線で示した通路３４を介
してインク供給ホース２７に通じている。チャンネル板
部品３２はチャンネル４９ａとマニホルド４９ｂをおお
う平らな部材で、シリコン基板４１に正しく整合され、
固定されている。
部分断面斜視図である。印字ヘッド１１は３つの部分か
ら成ることがわかる。第１の部分はリード線とモノリシ
ック・シリコン半導体集積回路チップ４８を含む基板４
１である。他の２つの部分は、インク・チャンネル４９
ａとマニホルド４９ｂを有するチャンネル板４９を構成
している。チャンネル板４９は２個の独立部品３１．３
２で示しであるが、チャンネル板は一体構造にすること
もできる。インク・チャンネル４９ａとインク・マニホ
ルド４９ｂはチャンネル板部品３１の中に形成されてお
り、各インク・チャンネル４９ａの一端はチャンネル板
に形成されたノズルに通じており、他端はインク・マニ
ホルド４９ｂに通じている。インク・マニホルド４９ｂ
はチャンネル板部品３１内の点線で示した通路３４を介
してインク供給ホース２７に通じている。チャンネル板
部品３２はチャンネル４９ａとマニホルド４９ｂをおお
う平らな部材で、シリコン基板４１に正しく整合され、
固定されている。
第３図と第４図にそれぞれ示した本発明の集積回路チッ
プ４８の第１実施例と第２実施例は、標準Ｎ−ＭＯＳ処
理工程にしたがって大部分が作られるが、幾つかの重要
な点が修正されている。以下詳しく説明するこれらの修
正によって、従来のデバイスに比べて熱効率が高く、ブ
レークダウン電圧が高く、コンパクトで、低コストの集
積回路チップが得られる。処理工程の修正を十分に理解
してもらうために、第５図に示した従来の半導体トラン
ジスタ回路の製造について、シリコン論理集積回路を製
造するとき使用する標準Ｎ−ＭＯ３論理回路処理方法を
検討してみる。第５図に断面図で示した従来のデバイス
５０は、ｐ型シリコン基板ウェーハをＬＯＣＯＳ法くシ
リコンの部分酸化）で処理して薄いＳｉＯ□層を作り、
その上にシリコン窒化マスク層を蒸着して作る。最初の
フォトレジスト層を塗布し、能動エンハンスメント型デ
バイス領域とデイブレジョン型領域を形成する領域の上
をバターニングする（パターンを開孔する）。フォトレ
ジストは、最初に５ｉＪ４層をバターニングするために
、次に能動デバイス領域からチャンネルストップ・ホウ
素インブラント５４をブロックするために使用される。
プ４８の第１実施例と第２実施例は、標準Ｎ−ＭＯＳ処
理工程にしたがって大部分が作られるが、幾つかの重要
な点が修正されている。以下詳しく説明するこれらの修
正によって、従来のデバイスに比べて熱効率が高く、ブ
レークダウン電圧が高く、コンパクトで、低コストの集
積回路チップが得られる。処理工程の修正を十分に理解
してもらうために、第５図に示した従来の半導体トラン
ジスタ回路の製造について、シリコン論理集積回路を製
造するとき使用する標準Ｎ−ＭＯ３論理回路処理方法を
検討してみる。第５図に断面図で示した従来のデバイス
５０は、ｐ型シリコン基板ウェーハをＬＯＣＯＳ法くシ
リコンの部分酸化）で処理して薄いＳｉＯ□層を作り、
その上にシリコン窒化マスク層を蒸着して作る。最初の
フォトレジスト層を塗布し、能動エンハンスメント型デ
バイス領域とデイブレジョン型領域を形成する領域の上
をバターニングする（パターンを開孔する）。フォトレ
ジストは、最初に５ｉＪ４層をバターニングするために
、次に能動デバイス領域からチャンネルストップ・ホウ
素インブラント５４をブロックするために使用される。
チャンネルストップ・ホウ素インブラント５４は、フィ
ールド酸化層５２に整合している。次に、フオトレジス
１〜を除去し、ウェーハを一連の化学溶液の中で洗浄し
、約１００″Ｃの温度まで加熱する。ウェーハの上に蒸
気を流して、その表面を数時間酸化させる。Ｓｉ３Ｎ、
が存在するシリコン表面は酸化されない。次に、Ｓｉ、
Ｎ、とパッドＳｉＯ□を除去すると、能動デバイス領域
にむき出しのシリコンが残り、その他の領域に厚い分離
用酸化物（フィールド酸ｆヒ層５２）が残る。次に、バ
ターニングした第２のフォトレジスト層とｎ型シリコン
・ドーパンＩ・のイオン注入によって、能動デバイス領
域を、デイプレッション型（通常オン）またはエンハン
スメント型（通常オフ）にする。次に、レジストをはが
し、ウェーハを洗浄した後、薄い（≦１５０ ｎｍ）ゲ
ート酸化層５６が成長するまで、一般に、乾燥０２の中
で、場合によっては蒸気中でウェーハを加熱する。ゲー
ト酸化層を通したしきい値調整ホウ素インブン１〜によ
って、エンハンスメント型デバイスのしきい値電圧が定
まる。次に、ポリシリコン層５８を蒸着し、ドーピング
を行い、デバイス・ゲートを形成し、追加の配線を行う
ためにバターニングする。レジストを除去し、イオン注
入または拡散によって、濃くドーピングしたｎ＋ソース
領域６０とドレン領域６２を、ゲート層５６の周囲に形
成する。ポリシリコン層５８とソース領域６０とドレン
領域６２を再酸化させ、燐ガラスを蒸着した後、その表
面を平たんにするため高温で流動化し、燐ガラスＪ１６
４を形成する。次に、４番目のフォトレジストを塗布し
、バターニングを行い、エツチングして、ゲート層５６
、ソース領域６０およびドレン領域６２に対する接触を
行うことを許す道６８．６８を生成する。洗浄処理の後
、アルミニウム金属被覆処理を行い、５番目のフォトレ
ジスト層を用いてバターニングし、チップ上の種々のデ
バイスを相互に接続すると同時に、ドレンおよびソース
に対する相互接続７０を形成する。
ールド酸化層５２に整合している。次に、フオトレジス
１〜を除去し、ウェーハを一連の化学溶液の中で洗浄し
、約１００″Ｃの温度まで加熱する。ウェーハの上に蒸
気を流して、その表面を数時間酸化させる。Ｓｉ３Ｎ、
が存在するシリコン表面は酸化されない。次に、Ｓｉ、
Ｎ、とパッドＳｉＯ□を除去すると、能動デバイス領域
にむき出しのシリコンが残り、その他の領域に厚い分離
用酸化物（フィールド酸ｆヒ層５２）が残る。次に、バ
ターニングした第２のフォトレジスト層とｎ型シリコン
・ドーパンＩ・のイオン注入によって、能動デバイス領
域を、デイプレッション型（通常オン）またはエンハン
スメント型（通常オフ）にする。次に、レジストをはが
し、ウェーハを洗浄した後、薄い（≦１５０ ｎｍ）ゲ
ート酸化層５６が成長するまで、一般に、乾燥０２の中
で、場合によっては蒸気中でウェーハを加熱する。ゲー
ト酸化層を通したしきい値調整ホウ素インブン１〜によ
って、エンハンスメント型デバイスのしきい値電圧が定
まる。次に、ポリシリコン層５８を蒸着し、ドーピング
を行い、デバイス・ゲートを形成し、追加の配線を行う
ためにバターニングする。レジストを除去し、イオン注
入または拡散によって、濃くドーピングしたｎ＋ソース
領域６０とドレン領域６２を、ゲート層５６の周囲に形
成する。ポリシリコン層５８とソース領域６０とドレン
領域６２を再酸化させ、燐ガラスを蒸着した後、その表
面を平たんにするため高温で流動化し、燐ガラスＪ１６
４を形成する。次に、４番目のフォトレジストを塗布し
、バターニングを行い、エツチングして、ゲート層５６
、ソース領域６０およびドレン領域６２に対する接触を
行うことを許す道６８．６８を生成する。洗浄処理の後
、アルミニウム金属被覆処理を行い、５番目のフォトレ
ジスト層を用いてバターニングし、チップ上の種々のデ
バイスを相互に接続すると同時に、ドレンおよびソース
に対する相互接続７０を形成する。
次に、ＳｉＯ□またはＳｉ、Ｎ、低温層を塗布し、チッ
プの相互接続ができるようにバターニングする。
プの相互接続ができるようにバターニングする。
このデバイスのドレンにバイアスを印加すると、ドレン
領域周囲の領域はキャリヤが減少する６バイアスを続け
て増大させると、ゲートとドレンの接合部に存在する高
電界のために、その接合部で絶縁破壊が生じる。
領域周囲の領域はキャリヤが減少する６バイアスを続け
て増大させると、ゲートとドレンの接合部に存在する高
電界のために、その接合部で絶縁破壊が生じる。
第３図は、同じ基板の上にＭＯＳ ＋ヘランジスタスイ
ッチと発熱抵抗器を一体に集積した能動アドレス・チッ
プ４８を示す。このチップは、第５図のチップ構造を製
作するとき用いた方法を修正して製造する。この修正に
よって、後でわかるように、性能が改善される。第３図
について説明すると、チャンネルストップ・ホウ素イン
ブラント７４を行った後、高温度においてフィールド酸
化層７２を成長させる０本発明の第１の特徴として、フ
ィールド酸化層の厚さは少なくとも１ミクロンである。
ッチと発熱抵抗器を一体に集積した能動アドレス・チッ
プ４８を示す。このチップは、第５図のチップ構造を製
作するとき用いた方法を修正して製造する。この修正に
よって、後でわかるように、性能が改善される。第３図
について説明すると、チャンネルストップ・ホウ素イン
ブラント７４を行った後、高温度においてフィールド酸
化層７２を成長させる０本発明の第１の特徴として、フ
ィールド酸化層の厚さは少なくとも１ミクロンである。
パワー領域にゲート酸化層７６を成長させ、単一ポリシ
リコン層を蒸着させてトランジスタ・ゲート７８と抵抗
器７９を形成する。このポリシリコン層は、５Ω／口〜
５にΩ／口のシート抵抗を生み出す。
リコン層を蒸着させてトランジスタ・ゲート７８と抵抗
器７９を形成する。このポリシリコン層は、５Ω／口〜
５にΩ／口のシート抵抗を生み出す。
薄くドーピングしたソース８０とドレン８２を形成し、
５００Ω／口〜２０ ｋΩ／口（約４にΩ／口が好まし
い）のシート抵抗を生み出すため薄くドーピングしたソ
ース８０とドレン８２を形成するとき、能動トランジス
タ・デバイス・チャンネル領域からイオン注入をマスク
するために、このポリシリコンが使用される。次にウェ
ーハを洗浄し、再び酸化させて熱酸化層８３を形成する
。次に燐添加ガラスＮ８４を熱酸化層８３の上に蒸着し
、その表面を平たん化するため高温度において流動化さ
せる。次にフォトレジストを塗布し、パターニングして
ドレン８２に対する道８６とソース８０の対する道８８
を形成する。
５００Ω／口〜２０ ｋΩ／口（約４にΩ／口が好まし
い）のシート抵抗を生み出すため薄くドーピングしたソ
ース８０とドレン８２を形成するとき、能動トランジス
タ・デバイス・チャンネル領域からイオン注入をマスク
するために、このポリシリコンが使用される。次にウェ
ーハを洗浄し、再び酸化させて熱酸化層８３を形成する
。次に燐添加ガラスＮ８４を熱酸化層８３の上に蒸着し
、その表面を平たん化するため高温度において流動化さ
せる。次にフォトレジストを塗布し、パターニングして
ドレン８２に対する道８６とソース８０の対する道８８
を形成する。
本発明の第２の特徴として、薄くドーピングしたドレン
８２とソース８０と、アルミニウム金属被覆９４゜９６
との間にオーム接触が得られるように、接触領域をｎ＋
イオン・インブラント９０．９２で濃くドーピングする
。濃くドーピングした領域９０ 、９２を活性化するた
め必要な熱サイクル後、ウェーハを洗浄し、アルミニウ
ム被覆を施して、相互接続（アルミニウム配線） ９４
．９６を形成し、ソース領域とドレン領域およびポリシ
リコン・ゲート領域９４に接触さぜる。動作中、ドレン
８２にバイアスが印加されると、ゲート７８の周囲の領
域は、キャリヤがドレン領域８２に流れてキャリヤが減
少した空乏状態になる結果、空乏領域の縁は線９８，１
００で描いた境界線に似ていると考えられる。ドレン領
域が空乏状態になるので、ゲート７８とドレン・インブ
ラント９０の接合部における電界はきびしくなく、絶縁
破壊まで高電圧が許される。第５図に示した従来のデバ
イスのブレークダウン電圧は約２０ボルトであるが、ｎ
−ドリフト層８２をポリシリコン・ゲート７８にセルフ
ァライニング（自己整合）することによって、ブレーク
ダウン電圧を７５ボルト以上に高めることが可能である
。以下の表に示すように、駆動回路のブレークダウン電
圧とチップ・サイズとの間には、逆相関関係が存在する
。動作電圧が６０ボルトから１５ボルトへ減少すると、
チップ・サイズが８０ミルから１４０ミルへ大きくなる
。集積回路のサイズが大きくなると、素材面積がより大
きく使用されることと、サイズの増加につれて収量が落
ちることから、製造コストが急激に上昇する。
８２とソース８０と、アルミニウム金属被覆９４゜９６
との間にオーム接触が得られるように、接触領域をｎ＋
イオン・インブラント９０．９２で濃くドーピングする
。濃くドーピングした領域９０ 、９２を活性化するた
め必要な熱サイクル後、ウェーハを洗浄し、アルミニウ
ム被覆を施して、相互接続（アルミニウム配線） ９４
．９６を形成し、ソース領域とドレン領域およびポリシ
リコン・ゲート領域９４に接触さぜる。動作中、ドレン
８２にバイアスが印加されると、ゲート７８の周囲の領
域は、キャリヤがドレン領域８２に流れてキャリヤが減
少した空乏状態になる結果、空乏領域の縁は線９８，１
００で描いた境界線に似ていると考えられる。ドレン領
域が空乏状態になるので、ゲート７８とドレン・インブ
ラント９０の接合部における電界はきびしくなく、絶縁
破壊まで高電圧が許される。第５図に示した従来のデバ
イスのブレークダウン電圧は約２０ボルトであるが、ｎ
−ドリフト層８２をポリシリコン・ゲート７８にセルフ
ァライニング（自己整合）することによって、ブレーク
ダウン電圧を７５ボルト以上に高めることが可能である
。以下の表に示すように、駆動回路のブレークダウン電
圧とチップ・サイズとの間には、逆相関関係が存在する
。動作電圧が６０ボルトから１５ボルトへ減少すると、
チップ・サイズが８０ミルから１４０ミルへ大きくなる
。集積回路のサイズが大きくなると、素材面積がより大
きく使用されることと、サイズの増加につれて収量が落
ちることから、製造コストが急激に上昇する。
ブレークダウン電圧を１５ボルトから６０ボルトへ高め
ることで、チップ・サイズを１４０ミルから８０ミルへ
小さくすれば、少なくともチップの製造コストは半減す
る。
ることで、チップ・サイズを１４０ミルから８０ミルへ
小さくすれば、少なくともチップの製造コストは半減す
る。
表
トランジスタ
（μｍ）
８４Ｘ２０００
８４Ｘ１０００
４Ｘ７５０
４Ｘ５００
長さ サイズ
（ミル） （ミル）
抵抗器
（Ω）
上に述べたように、フィールド酸化層７２は厚さ１ミク
ロン以上に成長させる。前に述べた標準Ｎ−ＭＯＳプロ
セスにおいては、シリコン・ウェーハ表面のトランジス
タが形成されない領域では、フィールド酸化層を１．０
ミクロン以下の厚さに成長させた。この厚さは個々のト
ランジスタを電気的に分離するには十分であった。サー
マル・インクジェット印字環境において考慮すべき大事
な点は、発熱抵抗器領域から効率よく放熱させることで
ある。発熱抵抗器は、一般に、２〜１０マイクロ秒の電
流パルスで加熱される。３００ ｓｐｉ印字機構におい
てインク滴を噴射させるのに必要なエネルギーは、抵抗
器構造の効率によるが、１５〜５０マイクロジユールで
ある。抵抗器をフィールド酸化領域の上面に置けば、抵
抗器から熱伝導性シリコン基板への熱伝導が少ない熱効
率のよい抵抗器構造になり、したがって消費電力が少な
くなるであろう。フィールド酸化層を１〜４ミクロンの
厚さまで形成すれば、熱効率のよいデバイスが可能であ
ることがわかった。たとえば、３μＳｅｅの加熱パルス
の場合、抵抗体からフィールド酸化層を通ってシリコン
基板への熱流によって生じる放熱は、フィールド酸化層
が少なくとも２．０ミクロン厚さのとき最小になる。好
ましいフィールド酸化層の厚さの上限は、フィールド酸
化層と能動デバイス領域に侵入するドーパントによって
制限され、ドーパントの侵入は酸化層の厚さと共に超直
線的に増加する。５μｍ幅のエンハンスメント型Ｎ−Ｍ
ＯＳデバイスは、１０μｍ幅のデバイスに比べて、±５
％すなわち１００ ｍＶのしきい値シフトを有すること
が実験で判った。したがって、２．０μｍ厚さのフィー
ルド酸化層で５μｍゲー１へＮ−ＭＯＳ論理回路を作る
ことは容易である。数値計算では、３μｓｅｃの加熱パ
ルスの場合、熱酸化層の厚さか１．０〜２．０μｍの間
の熱効率の差は、２１％であったが、５μｓｅｃの加熱
パルスの場合の熱効率の差は３７％であることが判った
。したがって、選択した加熱パルスの長さについて、最
適な熱効率が得られるように、熱酸化層の厚さを調整し
なければならない。
ロン以上に成長させる。前に述べた標準Ｎ−ＭＯＳプロ
セスにおいては、シリコン・ウェーハ表面のトランジス
タが形成されない領域では、フィールド酸化層を１．０
ミクロン以下の厚さに成長させた。この厚さは個々のト
ランジスタを電気的に分離するには十分であった。サー
マル・インクジェット印字環境において考慮すべき大事
な点は、発熱抵抗器領域から効率よく放熱させることで
ある。発熱抵抗器は、一般に、２〜１０マイクロ秒の電
流パルスで加熱される。３００ ｓｐｉ印字機構におい
てインク滴を噴射させるのに必要なエネルギーは、抵抗
器構造の効率によるが、１５〜５０マイクロジユールで
ある。抵抗器をフィールド酸化領域の上面に置けば、抵
抗器から熱伝導性シリコン基板への熱伝導が少ない熱効
率のよい抵抗器構造になり、したがって消費電力が少な
くなるであろう。フィールド酸化層を１〜４ミクロンの
厚さまで形成すれば、熱効率のよいデバイスが可能であ
ることがわかった。たとえば、３μＳｅｅの加熱パルス
の場合、抵抗体からフィールド酸化層を通ってシリコン
基板への熱流によって生じる放熱は、フィールド酸化層
が少なくとも２．０ミクロン厚さのとき最小になる。好
ましいフィールド酸化層の厚さの上限は、フィールド酸
化層と能動デバイス領域に侵入するドーパントによって
制限され、ドーパントの侵入は酸化層の厚さと共に超直
線的に増加する。５μｍ幅のエンハンスメント型Ｎ−Ｍ
ＯＳデバイスは、１０μｍ幅のデバイスに比べて、±５
％すなわち１００ ｍＶのしきい値シフトを有すること
が実験で判った。したがって、２．０μｍ厚さのフィー
ルド酸化層で５μｍゲー１へＮ−ＭＯＳ論理回路を作る
ことは容易である。数値計算では、３μｓｅｃの加熱パ
ルスの場合、熱酸化層の厚さか１．０〜２．０μｍの間
の熱効率の差は、２１％であったが、５μｓｅｃの加熱
パルスの場合の熱効率の差は３７％であることが判った
。したがって、選択した加熱パルスの長さについて、最
適な熱効率が得られるように、熱酸化層の厚さを調整し
なければならない。
次に、本発明の第３の特徴として、抵抗器の上に複合層
９７を蒸着することについて説明する。ポリシリコン抵
抗器は、その上でインクを加熱することによって発生す
る気泡の崩壊により損傷を受けることが判った。デバイ
スは、１０００ページの印字に相当する１０６サイクル
で機能しなくなる。抵抗器を複合層７９で被覆すると、
使用寿命は１０６サイクルまで延びる。
９７を蒸着することについて説明する。ポリシリコン抵
抗器は、その上でインクを加熱することによって発生す
る気泡の崩壊により損傷を受けることが判った。デバイ
スは、１０００ページの印字に相当する１０６サイクル
で機能しなくなる。抵抗器を複合層７９で被覆すると、
使用寿命は１０６サイクルまで延びる。
第３図に示したチップの実施例は、単一レベルのポリシ
リコンを、駆動回路トランジスタのゲートと抵抗素子の
両方に使用して製作した。ある種の印字機構については
、抵抗素子と駆動回路トランジスタのゲートに１つづつ
、２レベルのポリシリコンを使用することが望ましいこ
とがある。そのようなチップの実施例を第４図に示す。
リコンを、駆動回路トランジスタのゲートと抵抗素子の
両方に使用して製作した。ある種の印字機構については
、抵抗素子と駆動回路トランジスタのゲートに１つづつ
、２レベルのポリシリコンを使用することが望ましいこ
とがある。そのようなチップの実施例を第４図に示す。
この実施例では、チャンネルストップ・ホウ素インブラ
ントで、フィールド酸化層１０４の下に濃くドーピング
した層１００ 、１０２を形成させる。次に、フィール
ド酸化領域の下のシリコンの一部を燐でカウンタ・ドー
ピングして、薄くドーピングしたｎ−型ドリフト層１０
８を形成する。これら２つのインプランテーション工程
を実施した後、フィールド酸化層を約２ミクロンの厚さ
まで成長させる。このゲート酸化層成長プロセスに続い
て、最初のポリシリコン１１０を蒸着する。この層を蒸
着し、ドーピングし、バターニングした後、イオン注入
または拡散によってソース１１２とドレン１１４を形成
する。ウェーハを洗浄し、ポリシリコン領域、ソース領
域、ドレン領域の上に熱酸化Ｎ１１６を成長させる。次
に、ドリフト層フィールド・プレートおよび隣接するフ
ィールド酸化層領域上に抵抗素子として使用するため、
第２のポリシリコン層１１８を蒸着し、薄くドーピング
し、バターニングする。
ントで、フィールド酸化層１０４の下に濃くドーピング
した層１００ 、１０２を形成させる。次に、フィール
ド酸化領域の下のシリコンの一部を燐でカウンタ・ドー
ピングして、薄くドーピングしたｎ−型ドリフト層１０
８を形成する。これら２つのインプランテーション工程
を実施した後、フィールド酸化層を約２ミクロンの厚さ
まで成長させる。このゲート酸化層成長プロセスに続い
て、最初のポリシリコン１１０を蒸着する。この層を蒸
着し、ドーピングし、バターニングした後、イオン注入
または拡散によってソース１１２とドレン１１４を形成
する。ウェーハを洗浄し、ポリシリコン領域、ソース領
域、ドレン領域の上に熱酸化Ｎ１１６を成長させる。次
に、ドリフト層フィールド・プレートおよび隣接するフ
ィールド酸化層領域上に抵抗素子として使用するため、
第２のポリシリコン層１１８を蒸着し、薄くドーピング
し、バターニングする。
続いて洗浄した後、熱酸化によって層１２０を形成し、
次に燐添加ガラスを蒸着してＮ１２２を形成する。続い
て、フォトレジス１〜を塗布し、バターニングして、ソ
ース１１２、ドレン１１４、およびゲート・ポリシリコ
ン１１０およびドリフト層フィールド・プレート・ポリ
シリコン層１１８への道１２４，１２６を形成する。次
に、ウェーハを金属被覆して、ソース、ドレンおよびポ
リシリコン層に接触している相互接続（アルミニウム配
線） １３０，１３２を形成する。
次に燐添加ガラスを蒸着してＮ１２２を形成する。続い
て、フォトレジス１〜を塗布し、バターニングして、ソ
ース１１２、ドレン１１４、およびゲート・ポリシリコ
ン１１０およびドリフト層フィールド・プレート・ポリ
シリコン層１１８への道１２４，１２６を形成する。次
に、ウェーハを金属被覆して、ソース、ドレンおよびポ
リシリコン層に接触している相互接続（アルミニウム配
線） １３０，１３２を形成する。
動作中、ドレンに電圧が印加されると、ドリフト層１０
８が、接地されたウェーハと接地されたフィールド・プ
レート・ポリシリコン層１１８の間でピンチオフされる
。したがって、ドリフ１〜層１０８は、図示した領域１
２４でキャリヤが減少する。長い距離にわたってピンチ
オフされるので、このチップ構造は、チップのレイアウ
トおよび基板の抵抗率のために、非常に高い電圧をスイ
ッチングすることが可能である。このチップ構造の１つ
の利点は、共通の寄生効果が電流に比例することから、
高電圧スイッチング能力のおかげで、抵抗体の前方すな
わちノズルの後方の金属被覆配線で生じる寄生抵抗の影
響が最小になることである６ 以上説明した２つのケースは、駆動回路を抵抗素子と同
時に製作できることを実証している。駆動回路の存在の
みで、相互接続は、Ｎ個から＃ ２，７−Ｎへ減らすこ
とができる。たとえば、＃１５の接続で５０個のインク
ジェットをアドレスすることができ、勢３０個の接続で
２００個のインクジエ・ノＩ・をアドレスすることがで
きる。
８が、接地されたウェーハと接地されたフィールド・プ
レート・ポリシリコン層１１８の間でピンチオフされる
。したがって、ドリフ１〜層１０８は、図示した領域１
２４でキャリヤが減少する。長い距離にわたってピンチ
オフされるので、このチップ構造は、チップのレイアウ
トおよび基板の抵抗率のために、非常に高い電圧をスイ
ッチングすることが可能である。このチップ構造の１つ
の利点は、共通の寄生効果が電流に比例することから、
高電圧スイッチング能力のおかげで、抵抗体の前方すな
わちノズルの後方の金属被覆配線で生じる寄生抵抗の影
響が最小になることである６ 以上説明した２つのケースは、駆動回路を抵抗素子と同
時に製作できることを実証している。駆動回路の存在の
みで、相互接続は、Ｎ個から＃ ２，７−Ｎへ減らすこ
とができる。たとえば、＃１５の接続で５０個のインク
ジェットをアドレスすることができ、勢３０個の接続で
２００個のインクジエ・ノＩ・をアドレスすることがで
きる。
論理回路網を付加することにより、大形アレーの場合に
は重大な事になる相互接続をさらに減らすことができる
。任意の多数のインクジエ・ントを６個または７個の電
気接続でアドレスすることができる。チップ製造順序に
デプレション型フォトレジスト・マスキング工程とイン
ブラント処理工程を含めることによって、Ｎ−ＭＯＳ論
理回路を付加することができるので、デプレション型（
常時オン）デバイスとエンハンスメント型（常時オフ）
デバイスを用いて論理ゲートを形成することができる。
は重大な事になる相互接続をさらに減らすことができる
。任意の多数のインクジエ・ントを６個または７個の電
気接続でアドレスすることができる。チップ製造順序に
デプレション型フォトレジスト・マスキング工程とイン
ブラント処理工程を含めることによって、Ｎ−ＭＯＳ論
理回路を付加することができるので、デプレション型（
常時オン）デバイスとエンハンスメント型（常時オフ）
デバイスを用いて論理ゲートを形成することができる。
抵抗素子と駆動回路のゲートを形成するために使用する
ポリシリコンは、同時に論理回路素子のゲートを形成す
るためにも使用される。
ポリシリコンは、同時に論理回路素子のゲートを形成す
るためにも使用される。
Ｎ−ＭＯＳ技術で論理ゲートを製造することは、その製
造の簡単さと低コストの点でより好ましいが、Ｃ−ＭＯ
Ｓ論理回路技術を使用して、上記の回路をモノリシック
形式で同様に形成するすることができよう。能動デバイ
スをフィールド酸化層の上に形成したが、ある種のシス
テムには、サファイアなどの絶縁性基板を同様に使用す
ることができる。
造の簡単さと低コストの点でより好ましいが、Ｃ−ＭＯ
Ｓ論理回路技術を使用して、上記の回路をモノリシック
形式で同様に形成するすることができよう。能動デバイ
スをフィールド酸化層の上に形成したが、ある種のシス
テムには、サファイアなどの絶縁性基板を同様に使用す
ることができる。
第１図は、本発明を組み入れたキャリッジ型バブル・イ
ンクジェット印字機構の略斜視図、第２図は、第１図に
示したバブル・インクジェット印字ヘッドの拡大斜視図
、 第３図は、本発明の集積回路チップの第１の実施例の拡
大断面図、 第４図は、本発明の集積回路チップの第２の実施例の拡
大断面図、 第５図は、従来のシリコン論理集積回路の拡大断面図で
ある。 符号の説明 １０・・・バブル・インクジェット印字機構、１１・・
・印字ヘッド、 １２・・・インク滴、１３・・・
記録媒体、 １４ 、１５・・・移動方向、１６
・・・ステップモーター、１７・・・供給ロール、１８
・・・ロール、 １９・・・支持体、 ２０・・・案内レール、
２１・・・索、 ２２・・・プーリー２３
・・・可逆モーター、 ２４・・・配線、２５・・・
制御器、 ２６・・・電極、２７・・・ホース
、 ２８・・・インク供給源、２９・・・キャ
リッジ組立体、 ３１．３２・・・チャンネル板部品、 ３３・・・ノズル、 ３４・・・通路、４１・
・・基板、 ４８・・・集積回路チ・ンプ、
４９・・・チャンネル板、 ４９ａ・・・インクチャ
ンネル、４９ｂ・・・インクマニホルド、 ５０・・・従来のデバイス、 ５２・・・フィールド酸
化層、５４・・・チャンネルストップ・ホウ素インブラ
ント、５６・・・ゲート酸化層、 ５８・・・ポリシ
リコン層、６０・・・ソース領域、 ６２・・・ド
レン領域、６４・・・燐添加ガラス層、 ６６．６８．
・・道、７０・・・相互接続、 ７２・・・フィ
ールド酸化層、７４・・・チャンネルストップ・ホウ素
インブラント、７６・・・ゲート酸化層、 ７８・・
・ゲート、７９・・・抵抗器、 ８０・・・ソ
ース、８２・・・ドレン、 ８３・・・熱酸化
層、８４・・・燐添加ガラス層、 ８６．８８・・・道
、９０．９２・・・ｎ＋イオン・インブラント、９４．
９６・・・相互接続（アルミニウム配線）、９８．１０
０・・・境界線、 ｔｏｏ、１０２・・・濃くドーピングした層、１０４・
・・フィールド酸化層、１０８・・・ｎ−ドリフト層、
１１０・・・ポリシリコン層、 １１２・・・ソース、
１１４・・・ドレン、 １１６・・・熱酸化層
、１１８・・・ポリシリコン層、 １２０・・・熱酸化
層、１２２・・・燐添加ガラス層、 １２４，１２６・
・・道、１３０．１３２・・・相互接続（アルミニウム
配線）。 ｆ７Ｇ。 ！
ンクジェット印字機構の略斜視図、第２図は、第１図に
示したバブル・インクジェット印字ヘッドの拡大斜視図
、 第３図は、本発明の集積回路チップの第１の実施例の拡
大断面図、 第４図は、本発明の集積回路チップの第２の実施例の拡
大断面図、 第５図は、従来のシリコン論理集積回路の拡大断面図で
ある。 符号の説明 １０・・・バブル・インクジェット印字機構、１１・・
・印字ヘッド、 １２・・・インク滴、１３・・・
記録媒体、 １４ 、１５・・・移動方向、１６
・・・ステップモーター、１７・・・供給ロール、１８
・・・ロール、 １９・・・支持体、 ２０・・・案内レール、
２１・・・索、 ２２・・・プーリー２３
・・・可逆モーター、 ２４・・・配線、２５・・・
制御器、 ２６・・・電極、２７・・・ホース
、 ２８・・・インク供給源、２９・・・キャ
リッジ組立体、 ３１．３２・・・チャンネル板部品、 ３３・・・ノズル、 ３４・・・通路、４１・
・・基板、 ４８・・・集積回路チ・ンプ、
４９・・・チャンネル板、 ４９ａ・・・インクチャ
ンネル、４９ｂ・・・インクマニホルド、 ５０・・・従来のデバイス、 ５２・・・フィールド酸
化層、５４・・・チャンネルストップ・ホウ素インブラ
ント、５６・・・ゲート酸化層、 ５８・・・ポリシ
リコン層、６０・・・ソース領域、 ６２・・・ド
レン領域、６４・・・燐添加ガラス層、 ６６．６８．
・・道、７０・・・相互接続、 ７２・・・フィ
ールド酸化層、７４・・・チャンネルストップ・ホウ素
インブラント、７６・・・ゲート酸化層、 ７８・・
・ゲート、７９・・・抵抗器、 ８０・・・ソ
ース、８２・・・ドレン、 ８３・・・熱酸化
層、８４・・・燐添加ガラス層、 ８６．８８・・・道
、９０．９２・・・ｎ＋イオン・インブラント、９４．
９６・・・相互接続（アルミニウム配線）、９８．１０
０・・・境界線、 ｔｏｏ、１０２・・・濃くドーピングした層、１０４・
・・フィールド酸化層、１０８・・・ｎ−ドリフト層、
１１０・・・ポリシリコン層、 １１２・・・ソース、
１１４・・・ドレン、 １１６・・・熱酸化層
、１１８・・・ポリシリコン層、 １２０・・・熱酸化
層、１２２・・・燐添加ガラス層、 １２４，１２６・
・・道、１３０．１３２・・・相互接続（アルミニウム
配線）。 ｆ７Ｇ。 ！
Claims (1)
- 【特許請求の範囲】 複数のポリシリコン抵抗素子に電気的に接続した複数の
ＭＯＳトランジスタ・スイッチで構成したモノリシック
・シリコン集積回路チップであって、 前記抵抗素子を、約１〜４ミクロンの厚さ を有する熱成長フィールド酸化層の上に形成したことを
特徴とするシリコン集積回路チップ。
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