JPH0764072B2 - バブル・インクジェット印字機構のシリコン集積回路チップ - Google Patents
バブル・インクジェット印字機構のシリコン集積回路チップInfo
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- JPH0764072B2 JPH0764072B2 JP4842789A JP4842789A JPH0764072B2 JP H0764072 B2 JPH0764072 B2 JP H0764072B2 JP 4842789 A JP4842789 A JP 4842789A JP 4842789 A JP4842789 A JP 4842789A JP H0764072 B2 JPH0764072 B2 JP H0764072B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、バブル・インクジェット印字機構、より詳細
には、能動駆動回路、論理回路および発熱抵抗素子を含
む集積回路チップに関するものである。
には、能動駆動回路、論理回路および発熱抵抗素子を含
む集積回路チップに関するものである。
従来の技術 特別の処理工程を必要とせずに、発熱抵抗素子構造を、
MOS駆動回路と一緒に同一ウェーハの上に直接かつ容易
に集積してチップを製造することができれば、もちろん
望ましいし、コストの面でも有益である。
MOS駆動回路と一緒に同一ウェーハの上に直接かつ容易
に集積してチップを製造することができれば、もちろん
望ましいし、コストの面でも有益である。
MOS形の駆動回路網を使用する従来の装置は、米国特許
第4,595,821号、同第4,532,530号に開示されている。
第4,595,821号、同第4,532,530号に開示されている。
前記米国特許第4,595,821号には、セラミック基板の上
に抵抗素子とＣ−MOS制御回路を取り付けたサーマル印
字ヘッドが開示されている。この形態は、サーマル・イ
ンクジェット印字機構に使用するには適さない。前記米
国特許第4,532,530号の場合は、第4A図および第4B図の
実施例のようにサーマル印字ヘッドを製作している。多
結晶シリコンを使用し、抵抗素子と関連駆動回路を同時
に形成している。この形態は、個別使用接触プロセスに
よって、各抵抗素子をボンディング・パッドに結合する
必要がある。コスト、限られた信頼性、各抵抗素子をボ
ンデイング・パッドに結合するために必要なインクジェ
ット・チップ・パラメータ空間などの諸要因は、安価な
高速印字機構や300spi以上の密度で印字する場合には都
合が悪い。
に抵抗素子とＣ−MOS制御回路を取り付けたサーマル印
字ヘッドが開示されている。この形態は、サーマル・イ
ンクジェット印字機構に使用するには適さない。前記米
国特許第4,532,530号の場合は、第4A図および第4B図の
実施例のようにサーマル印字ヘッドを製作している。多
結晶シリコンを使用し、抵抗素子と関連駆動回路を同時
に形成している。この形態は、個別使用接触プロセスに
よって、各抵抗素子をボンディング・パッドに結合する
必要がある。コスト、限られた信頼性、各抵抗素子をボ
ンデイング・パッドに結合するために必要なインクジェ
ット・チップ・パラメータ空間などの諸要因は、安価な
高速印字機構や300spi以上の密度で印字する場合には都
合が悪い。
発明が解決しようとする課題 従って、本発明の目的は、インクチャンネルに設けられ
るインク加熱用の抵抗素子をMOS構成の駆動回路と一緒
に同一のウェーハに組み入れた、従来のものより信頼性
の高い且つコンパクトな、バブル・インクジェット印字
機構用のシリコン集積回路チップを提供することにあ
る。
るインク加熱用の抵抗素子をMOS構成の駆動回路と一緒
に同一のウェーハに組み入れた、従来のものより信頼性
の高い且つコンパクトな、バブル・インクジェット印字
機構用のシリコン集積回路チップを提供することにあ
る。
課題を解決するための手段 かかる目的を達成するため、本発明は、一端に複数のイ
ンクチャンネルを有し他端がインク供給源に連結された
インクチャンネル構造体を備えたバブル・インクジェッ
ト印字機構の、前記インクチャンネル構造体に隣接して
固定配置され、共通のシリコンウェーハの表面に形成さ
れた駆動回路とインク加熱用の抵抗素子とを有する、バ
ブル・インクジェット印字機構のシリコン集積回路チッ
プを提供し、この本発明によるバブル・インクジェット
印字機構のシリコン集積回路チップは、ｐ型のシリコン
基板であって、該基板上に成長によってパターン形成さ
れたフィールド酸化層を有し、その後のゲート酸化成長
によってゲート酸化層が形成されたシリコン基板と；前
記シリコン基板の表面に形成されたソース及びドレイン
領域を有し、前記ドレイン領域が、低いドープ濃度のｎ
型ドリフト領域及び該ドリフト領域とは横方向において
別の位置にあるn+イオンインプラント領域とを有し、前
記ゲート酸化層上であって前記ソース及びドレイン領域
に物理的に近接した位置にn-型ポリシリコンゲートが形
成された、少なくとも１つのトランジスタスイッチと；
前記ソース領域及び前記n+イオンインプラント領域にお
いて前記ドレイン領域に接触し、前記トランジスタスイ
ッチと前記抵抗素子とを電気的に接続する導電性通路手
段と；を備え、前記導電性通路手段に入力信号を与えた
とき、少なくともドレイン領域の前記n+イオンインプラ
ント領域においてキャリア空乏領域が形成されて、前記
ゲート及び前記ドレイン間のｐ−ｎ接合における電界が
減少することを特徴としている。
ンクチャンネルを有し他端がインク供給源に連結された
インクチャンネル構造体を備えたバブル・インクジェッ
ト印字機構の、前記インクチャンネル構造体に隣接して
固定配置され、共通のシリコンウェーハの表面に形成さ
れた駆動回路とインク加熱用の抵抗素子とを有する、バ
ブル・インクジェット印字機構のシリコン集積回路チッ
プを提供し、この本発明によるバブル・インクジェット
印字機構のシリコン集積回路チップは、ｐ型のシリコン
基板であって、該基板上に成長によってパターン形成さ
れたフィールド酸化層を有し、その後のゲート酸化成長
によってゲート酸化層が形成されたシリコン基板と；前
記シリコン基板の表面に形成されたソース及びドレイン
領域を有し、前記ドレイン領域が、低いドープ濃度のｎ
型ドリフト領域及び該ドリフト領域とは横方向において
別の位置にあるn+イオンインプラント領域とを有し、前
記ゲート酸化層上であって前記ソース及びドレイン領域
に物理的に近接した位置にn-型ポリシリコンゲートが形
成された、少なくとも１つのトランジスタスイッチと；
前記ソース領域及び前記n+イオンインプラント領域にお
いて前記ドレイン領域に接触し、前記トランジスタスイ
ッチと前記抵抗素子とを電気的に接続する導電性通路手
段と；を備え、前記導電性通路手段に入力信号を与えた
とき、少なくともドレイン領域の前記n+イオンインプラ
ント領域においてキャリア空乏領域が形成されて、前記
ゲート及び前記ドレイン間のｐ−ｎ接合における電界が
減少することを特徴としている。
実施例 サーマル・インクジェット印字機構を使用するプリンタ
は、用紙が静止し、印字ヘッドが移動する方式もある
し、用紙が移動し、ページ幅印字ヘッドが静止している
方式もある。第１図は、キャリッジ形バブル・インクジ
ェット印字機構10を示す。往復キャリッジ組立体29の印
字ヘッド11には、複数の滴発生用バブル・インクジェッ
ト・チャンネルから成る直線アレーが入っている。イン
ク滴12は記録媒体13に向けて発射され、記録媒体13は印
字ヘッド11が矢印15の方向に記録媒体を横切って１回移
動するごとにステップ・モーター16によって矢印14の方
向に所定の距離だけステップ送りされる。記録媒体13た
とえば供給ロール17に巻かれた用紙は、周知の手段でス
テップ・モーター16によってロール18の上にステップ送
りされる。
は、用紙が静止し、印字ヘッドが移動する方式もある
し、用紙が移動し、ページ幅印字ヘッドが静止している
方式もある。第１図は、キャリッジ形バブル・インクジ
ェット印字機構10を示す。往復キャリッジ組立体29の印
字ヘッド11には、複数の滴発生用バブル・インクジェッ
ト・チャンネルから成る直線アレーが入っている。イン
ク滴12は記録媒体13に向けて発射され、記録媒体13は印
字ヘッド11が矢印15の方向に記録媒体を横切って１回移
動するごとにステップ・モーター16によって矢印14の方
向に所定の距離だけステップ送りされる。記録媒体13た
とえば供給ロール17に巻かれた用紙は、周知の手段でス
テップ・モーター16によってロール18の上にステップ送
りされる。
印字ヘッド11は、周知の手段たとえば２個の平行案内レ
ール20に沿って往復するように構成された支持体19に固
定されている。印字ヘッドの支持体19は、記録媒体がス
テップ送りされる方向に垂直に、記録媒体に平行な方向
に記録媒体を横切って前後に移動するキャリッジ組立体
29で構成されている。印字ヘッドの往復運動は、索21と
一対の回転可能なプーリー22によって行われ、一方のプ
ーリーは可逆モーター23によって駆動される。
ール20に沿って往復するように構成された支持体19に固
定されている。印字ヘッドの支持体19は、記録媒体がス
テップ送りされる方向に垂直に、記録媒体に平行な方向
に記録媒体を横切って前後に移動するキャリッジ組立体
29で構成されている。印字ヘッドの往復運動は、索21と
一対の回転可能なプーリー22によって行われ、一方のプ
ーリーは可逆モーター23によって駆動される。
印字ヘッド11に入っている直線アレーを構成する各イン
ク・チャンネル内の個々のバブル発生用抵抗素子に対
し、制御器25から配線24を介して電流パルスが印加され
る。このインク滴を発生させる電流パルスは、電極26を
介して制御器が受け取ったディジタル・データ信号に応
じて作られる。インク・チャンネルは、動作中は、ホー
ス27を経由してインク供給源28からのインクで充満した
状態に維持される。
ク・チャンネル内の個々のバブル発生用抵抗素子に対
し、制御器25から配線24を介して電流パルスが印加され
る。このインク滴を発生させる電流パルスは、電極26を
介して制御器が受け取ったディジタル・データ信号に応
じて作られる。インク・チャンネルは、動作中は、ホー
ス27を経由してインク供給源28からのインクで充満した
状態に維持される。
第２図は、第１図に示したキャリッジ組立体29の拡大部
分断面斜視図である。印字ヘッド11は３っの部分から成
ることがわかる。第１の部分はリード線とモノリシック
・シリコン半導体集積回路チップ48を含む基板41であ
る。他の２っの部分は、インク・チャンネル49aとマニ
ホルド49bを有するチャンネル板49を構成している。チ
ャンネル板49は２個の独立部品31,32で示してあるが、
チャンネル板は一体構造にすることもできる。インク・
チャンネル49aとインク・マニホルド49bはチャンネル板
部品31の中に形成されており、各インク・チャンネル49
aの一端はチャンネル板に形成されたノズルに通じてお
り、他端はインク・マニホルド49bに通じている。イン
ク・マニホルド49bはチャンネル板部品31内の点線で示
した通路34を介してインク供給ホース27に通じている。
チャンネル板部品32はチャンネル49aとマニホルド49bを
おおう平らな部材で、シリコン基板41に正しく整合さ
れ、固定されている。
分断面斜視図である。印字ヘッド11は３っの部分から成
ることがわかる。第１の部分はリード線とモノリシック
・シリコン半導体集積回路チップ48を含む基板41であ
る。他の２っの部分は、インク・チャンネル49aとマニ
ホルド49bを有するチャンネル板49を構成している。チ
ャンネル板49は２個の独立部品31,32で示してあるが、
チャンネル板は一体構造にすることもできる。インク・
チャンネル49aとインク・マニホルド49bはチャンネル板
部品31の中に形成されており、各インク・チャンネル49
aの一端はチャンネル板に形成されたノズルに通じてお
り、他端はインク・マニホルド49bに通じている。イン
ク・マニホルド49bはチャンネル板部品31内の点線で示
した通路34を介してインク供給ホース27に通じている。
チャンネル板部品32はチャンネル49aとマニホルド49bを
おおう平らな部材で、シリコン基板41に正しく整合さ
れ、固定されている。
第３図と第４図にそれぞれ示した本発明の集積回路チッ
プ48の第１実施例と第２実施例は、標準Ｎ−MOS処理工
程にしたがって大部分が作られるが、幾つかの重要な点
が修正されている。以下詳しく説明するこれらの修正に
よって、従来のデバイスに比べて熱効率が高く、ブレー
クダウン電圧が高く、コンパクトで、低コストの集積回
路チップが得られる。処理工程の修正を十分に理解して
もらうために、第５図に示した従来の半導体トランジス
タ回路の製造について、シリコン論理集積回路を製造す
るとき使用する標準Ｎ−MOS論理回路処理方法を検討し
てみる。第５図に断面図で示した従来のデバイス50は、
ｐ型シリコン基板ウェーハをLOCOS法（シリコンの部分
酸化）で処理して薄いSiO2層を作り、その上にシリコン
窒化マスク層を蒸着して作る。最初のフォトレジスト層
を塗布し、能動エンハンスメント型デバイス領域とディ
プレション型領域を形成する領域の上をパターニングす
る（パターンを開孔する）。フォトレジストは、最初に
Si3N4層をパターニングするために、次に能動デバイス
領域からチャンネルストップ・ホウ素インプラント54を
ブロックするために使用される。チャンネルストップ・
ホウ素インプラント54は、フィールド酸化層52に整合し
ている。次に、フォトレジストを除去し、ウェーハを一
連の化学溶液の中で洗浄し、約100℃の温度まで加熱す
る。ウェーハの上に蒸気を流して、その表面を数時間酸
化させる。Si3N4が存在するシリコン方面は酸化されな
い。次に、Si3N4とパッドSIO2を除去すると、能動デバ
イス領域にむき出しのシリコンが残り、その他の領域に
厚い分離用酸化物（フィールド酸化層52）が残る。次
に、パターニングした第２のフォトレジスト層とｎ型シ
リコン・ドーパントのイオン注入によって、能動デバイ
ス領域を、ディプレッション型（通常オン）またはエン
ハンスメント型（通常オフ）にする。次に、レジストを
はがし、ウェーハを洗浄した後、薄い（≦150nm）ゲー
ト酸化層56が成長するまで、一般に、乾燥O2の中で、場
合によっては蒸気中でウェーハを加熱する。ゲート酸化
層を通したしきい値調整ホウ素インプラントによって、
エンハンスメント型デバイスのしきい値電圧が定まる。
次に、ポリシリコン層58を蒸着し、ドーピングを行い、
デバイス・ゲートを形成し、追加の配線を行うためにパ
ターニングする。レジストを除去し、イオン注入または
拡散によって、濃くドーピングしたn+ソース領域60とド
レン領域62を、ゲート層56の周囲に形成する。ポリシリ
コン層58とソース領域60とドレン領域62を再酸化させ、
燐ガラスを蒸着した後、その表面を平たんにするため高
温で流動化し、燐ガラス層64を形成する。次に、４番目
のフォトレジストを塗布し、パターニングを行い、エッ
チングして、ゲート層56、ソース領域60およびドレン領
域62に対する接触を行うことを許す道66,68を生成す
る。洗浄処理の後、アルミニウム金属被覆処理を行い、
５番目のフォトレジスト層を用いてパターニングし、チ
ップ上の種々のデバイスを相互に接続すると同時に、ド
レンおよびソースに対する相互接続70を形成する。次
に、SiO2またはSi3N4低温層を塗布し、チップの相互接
続ができるようにパターニングする。このデバイスのド
レンにバイアスを印加すると、ドレン領域周囲の領域は
キャリヤが減少する。バイアスを続けて増大させると、
ゲートとドレンの接合部に存在する高電界のために、そ
の接合部で絶縁破壊が生じる。
プ48の第１実施例と第２実施例は、標準Ｎ−MOS処理工
程にしたがって大部分が作られるが、幾つかの重要な点
が修正されている。以下詳しく説明するこれらの修正に
よって、従来のデバイスに比べて熱効率が高く、ブレー
クダウン電圧が高く、コンパクトで、低コストの集積回
路チップが得られる。処理工程の修正を十分に理解して
もらうために、第５図に示した従来の半導体トランジス
タ回路の製造について、シリコン論理集積回路を製造す
るとき使用する標準Ｎ−MOS論理回路処理方法を検討し
てみる。第５図に断面図で示した従来のデバイス50は、
ｐ型シリコン基板ウェーハをLOCOS法（シリコンの部分
酸化）で処理して薄いSiO2層を作り、その上にシリコン
窒化マスク層を蒸着して作る。最初のフォトレジスト層
を塗布し、能動エンハンスメント型デバイス領域とディ
プレション型領域を形成する領域の上をパターニングす
る（パターンを開孔する）。フォトレジストは、最初に
Si3N4層をパターニングするために、次に能動デバイス
領域からチャンネルストップ・ホウ素インプラント54を
ブロックするために使用される。チャンネルストップ・
ホウ素インプラント54は、フィールド酸化層52に整合し
ている。次に、フォトレジストを除去し、ウェーハを一
連の化学溶液の中で洗浄し、約100℃の温度まで加熱す
る。ウェーハの上に蒸気を流して、その表面を数時間酸
化させる。Si3N4が存在するシリコン方面は酸化されな
い。次に、Si3N4とパッドSIO2を除去すると、能動デバ
イス領域にむき出しのシリコンが残り、その他の領域に
厚い分離用酸化物（フィールド酸化層52）が残る。次
に、パターニングした第２のフォトレジスト層とｎ型シ
リコン・ドーパントのイオン注入によって、能動デバイ
ス領域を、ディプレッション型（通常オン）またはエン
ハンスメント型（通常オフ）にする。次に、レジストを
はがし、ウェーハを洗浄した後、薄い（≦150nm）ゲー
ト酸化層56が成長するまで、一般に、乾燥O2の中で、場
合によっては蒸気中でウェーハを加熱する。ゲート酸化
層を通したしきい値調整ホウ素インプラントによって、
エンハンスメント型デバイスのしきい値電圧が定まる。
次に、ポリシリコン層58を蒸着し、ドーピングを行い、
デバイス・ゲートを形成し、追加の配線を行うためにパ
ターニングする。レジストを除去し、イオン注入または
拡散によって、濃くドーピングしたn+ソース領域60とド
レン領域62を、ゲート層56の周囲に形成する。ポリシリ
コン層58とソース領域60とドレン領域62を再酸化させ、
燐ガラスを蒸着した後、その表面を平たんにするため高
温で流動化し、燐ガラス層64を形成する。次に、４番目
のフォトレジストを塗布し、パターニングを行い、エッ
チングして、ゲート層56、ソース領域60およびドレン領
域62に対する接触を行うことを許す道66,68を生成す
る。洗浄処理の後、アルミニウム金属被覆処理を行い、
５番目のフォトレジスト層を用いてパターニングし、チ
ップ上の種々のデバイスを相互に接続すると同時に、ド
レンおよびソースに対する相互接続70を形成する。次
に、SiO2またはSi3N4低温層を塗布し、チップの相互接
続ができるようにパターニングする。このデバイスのド
レンにバイアスを印加すると、ドレン領域周囲の領域は
キャリヤが減少する。バイアスを続けて増大させると、
ゲートとドレンの接合部に存在する高電界のために、そ
の接合部で絶縁破壊が生じる。
第３図は、同じ基板の上にMOSトランジスタ・スイッチ
と発熱抵抗器を一体に集積した能動アドレス・チップ58
を示す。このチップは、第５図のチップ構造を製作する
とき用いた方法を修正して製造する。この修正によっ
て、後でわかるように、性能が改善される。第３図につ
いて説明すると、チャンネルストップ・ホウ素インプラ
ント74を行った後、高温度においてフィールド酸化層72
を成長させる。本発明の第１の特徴として、フィールド
酸化層の厚さは少なくとも１ミクロンである。パワー領
域にゲート酸化層76を成長させ、単一ポリシリコン層を
蒸着させてトランジスタ・ゲート78と抵抗器79を形成す
る。このポリシリコン層は、５Ω／□〜5kΩ／□のシー
ト抵抗を生み出す。薄くドーピングしたソース80とドレ
ン82を形成し、500Ω／□〜20kΩ／□（約4kΩ／□が好
ましい）のシート抵抗を生み出すため薄くドーピングし
たソース80とドレン82を形成するとき、能動トランジス
タ・デバイス・チャンネル領域からイオン注入をマスク
するために、このポリシリコンが使用される。次にウェ
ーハを洗浄し、再び酸化させて熱酸化層83を形成する。
次に燐添加ガラス層84を熱酸化層83の上に蒸着し、その
表面を平たん化するため高温度において流動化させる。
次にフォトレジストの塗布し、パターニングしてドレン
82に対する道86とソース80の対する道88を形成する。本
発明の第２の特徴として、薄くドーピングしたドレ82と
ソース80と、アルミニウム金属被覆94,96との間にオー
ム接触が得られるように、接触領域をn+イオン・インプ
ラント90,92で濃くドーピングする。濃くドーピングし
た領域90,92を活性化するため必要な熱サイクル後、ウ
ェーハを洗浄し、アルミニウム被覆を施して、相互接続
（アルミニウム配線）94,96を形成し、ソース領域とド
レン領域およびポリシリコン・ゲート領域94に接触させ
る。動作中、ドレン82にバイアスが印加されると、ゲー
ト78の周囲の領域は、キャリアがドレン領域82に流れて
キャリアが減少した空乏状態になる結果、空乏状態の縁
は線98,100で描いた境界線に似ていると考えられる。ド
レン領域が空乏状態になるので、ゲート78とドレン・イ
ンプラント90の接合部における電界はきびしくなく、絶
縁破壊まで高電圧が許される。第５図に示した従来のデ
バイスのブレークダウン電圧は約20ボルトであるが、ｎ
−ドリフト層82をポリシリコン・ゲート78にセルフアラ
イニング（自己整合）することによって、ブレークダウ
ン電圧を75ボルト以上に高めることが可能である。以下
の表に示すように、駆動回路のブレークダウン電圧とチ
ップ・サイズとの間には、逆相関関係が存在する。動作
電圧が60ボルトから15ボルトへ減少すると、チップ・サ
イズが80ミルから140ミルへ大きくなる。集積回路のサ
イズが大きくなると、素材面積がより大きく使用される
ことと、サイズの増加につれて収量が落ちることから、
製造コストが急激に上昇する。ブレークダウン電圧を15
ボルトから60ボルトへ高めることで、チップ・サイズを
140ミルから80ミルへ小さくすれば、少なくともチップ
の製造コストは半減する。
と発熱抵抗器を一体に集積した能動アドレス・チップ58
を示す。このチップは、第５図のチップ構造を製作する
とき用いた方法を修正して製造する。この修正によっ
て、後でわかるように、性能が改善される。第３図につ
いて説明すると、チャンネルストップ・ホウ素インプラ
ント74を行った後、高温度においてフィールド酸化層72
を成長させる。本発明の第１の特徴として、フィールド
酸化層の厚さは少なくとも１ミクロンである。パワー領
域にゲート酸化層76を成長させ、単一ポリシリコン層を
蒸着させてトランジスタ・ゲート78と抵抗器79を形成す
る。このポリシリコン層は、５Ω／□〜5kΩ／□のシー
ト抵抗を生み出す。薄くドーピングしたソース80とドレ
ン82を形成し、500Ω／□〜20kΩ／□（約4kΩ／□が好
ましい）のシート抵抗を生み出すため薄くドーピングし
たソース80とドレン82を形成するとき、能動トランジス
タ・デバイス・チャンネル領域からイオン注入をマスク
するために、このポリシリコンが使用される。次にウェ
ーハを洗浄し、再び酸化させて熱酸化層83を形成する。
次に燐添加ガラス層84を熱酸化層83の上に蒸着し、その
表面を平たん化するため高温度において流動化させる。
次にフォトレジストの塗布し、パターニングしてドレン
82に対する道86とソース80の対する道88を形成する。本
発明の第２の特徴として、薄くドーピングしたドレ82と
ソース80と、アルミニウム金属被覆94,96との間にオー
ム接触が得られるように、接触領域をn+イオン・インプ
ラント90,92で濃くドーピングする。濃くドーピングし
た領域90,92を活性化するため必要な熱サイクル後、ウ
ェーハを洗浄し、アルミニウム被覆を施して、相互接続
（アルミニウム配線）94,96を形成し、ソース領域とド
レン領域およびポリシリコン・ゲート領域94に接触させ
る。動作中、ドレン82にバイアスが印加されると、ゲー
ト78の周囲の領域は、キャリアがドレン領域82に流れて
キャリアが減少した空乏状態になる結果、空乏状態の縁
は線98,100で描いた境界線に似ていると考えられる。ド
レン領域が空乏状態になるので、ゲート78とドレン・イ
ンプラント90の接合部における電界はきびしくなく、絶
縁破壊まで高電圧が許される。第５図に示した従来のデ
バイスのブレークダウン電圧は約20ボルトであるが、ｎ
−ドリフト層82をポリシリコン・ゲート78にセルフアラ
イニング（自己整合）することによって、ブレークダウ
ン電圧を75ボルト以上に高めることが可能である。以下
の表に示すように、駆動回路のブレークダウン電圧とチ
ップ・サイズとの間には、逆相関関係が存在する。動作
電圧が60ボルトから15ボルトへ減少すると、チップ・サ
イズが80ミルから140ミルへ大きくなる。集積回路のサ
イズが大きくなると、素材面積がより大きく使用される
ことと、サイズの増加につれて収量が落ちることから、
製造コストが急激に上昇する。ブレークダウン電圧を15
ボルトから60ボルトへ高めることで、チップ・サイズを
140ミルから80ミルへ小さくすれば、少なくともチップ
の製造コストは半減する。
上に述べたように、フィールド酸化層72は厚さ１ミクロ
ン以上に成長させる。前に述べた標準Ｎ−MOSプロセス
においては、シリコン・ウェーハ表面のトランジスタが
形成されない領域では、フィールド酸化層を1.0ミクロ
ン以下の厚さに成長させた。この厚さは個々のトランジ
スタを電気的に分離するには十分であった。サーマル・
インクジェット印字環境において考慮すべき大事な点
は、発熱抵抗器領域から効率よく放熱させることであ
る。発熱抵抗器は、一般に、２〜10マイクロ秒の電流パ
ルスで加熱される。300spi印字機構においてインク滴を
噴射させるのに必要なエネルギーは、抵抗器構造の効率
によるが、15〜50マイクロジュールである。抵抗器をフ
ィールド酸化領域の上面に置けば、抵抗器から熱伝導性
シリコン基板への熱伝導が少ない熱効率のよい抵抗器構
造になり、したがって消費電力が少なくなるであろう。
フィールド酸化層を１〜４ミクロンの厚さまで形成すれ
ば、熱効率のよいデバイスが可能であることがわかっ
た。たとえば、３μsecの加熱パルスの場合、低抗体か
らフィールド酸化層を通ってシリコン基板への熱流によ
って生じる放熱は、フィールド酸化層が少なくとも2.0
ミクロン厚さのとき最小になる。好ましいフィールド酸
化層の厚さの上限は、フィールド酸化層と能動デバイス
領域に侵入するドーパントによって制限され、ドーパン
トの侵入は酸化層の厚さと共に超直線的に増加する。５
μｍ幅のエンハンスメント型Ｎ−MOSデバイスは、10μ
ｍ幅のデバイスに比べて、±５％すなわち100mVのしき
い値シフトを有することが実験で判った。したがって、
2.0μｍ厚さのフィールド酸化層で５μｍゲートＮ−MOS
論理回路を作ることは容易である。数値計算では、３μ
secの加熱パルスの場合、熱酸化層の厚さが1.0〜2.0μ
ｍの間の熱効率の差は、21％であったが、５μsecの加
熱パルスの場合の熱効率の差は37％であることが判っ
た。したがって、選択した加熱パルスの長さについて、
最適な熱効率が得られるように、熱酸化層の厚さを調整
しなければならない。
ン以上に成長させる。前に述べた標準Ｎ−MOSプロセス
においては、シリコン・ウェーハ表面のトランジスタが
形成されない領域では、フィールド酸化層を1.0ミクロ
ン以下の厚さに成長させた。この厚さは個々のトランジ
スタを電気的に分離するには十分であった。サーマル・
インクジェット印字環境において考慮すべき大事な点
は、発熱抵抗器領域から効率よく放熱させることであ
る。発熱抵抗器は、一般に、２〜10マイクロ秒の電流パ
ルスで加熱される。300spi印字機構においてインク滴を
噴射させるのに必要なエネルギーは、抵抗器構造の効率
によるが、15〜50マイクロジュールである。抵抗器をフ
ィールド酸化領域の上面に置けば、抵抗器から熱伝導性
シリコン基板への熱伝導が少ない熱効率のよい抵抗器構
造になり、したがって消費電力が少なくなるであろう。
フィールド酸化層を１〜４ミクロンの厚さまで形成すれ
ば、熱効率のよいデバイスが可能であることがわかっ
た。たとえば、３μsecの加熱パルスの場合、低抗体か
らフィールド酸化層を通ってシリコン基板への熱流によ
って生じる放熱は、フィールド酸化層が少なくとも2.0
ミクロン厚さのとき最小になる。好ましいフィールド酸
化層の厚さの上限は、フィールド酸化層と能動デバイス
領域に侵入するドーパントによって制限され、ドーパン
トの侵入は酸化層の厚さと共に超直線的に増加する。５
μｍ幅のエンハンスメント型Ｎ−MOSデバイスは、10μ
ｍ幅のデバイスに比べて、±５％すなわち100mVのしき
い値シフトを有することが実験で判った。したがって、
2.0μｍ厚さのフィールド酸化層で５μｍゲートＮ−MOS
論理回路を作ることは容易である。数値計算では、３μ
secの加熱パルスの場合、熱酸化層の厚さが1.0〜2.0μ
ｍの間の熱効率の差は、21％であったが、５μsecの加
熱パルスの場合の熱効率の差は37％であることが判っ
た。したがって、選択した加熱パルスの長さについて、
最適な熱効率が得られるように、熱酸化層の厚さを調整
しなければならない。
次に、本発明の第３の特徴として、抵抗器の上に複合層
を蒸着することについて説明する。ポリシリコン抵抗器
は、その上でインクを加熱することによって発生する気
泡の崩壊により損傷を受けることが判った。デバイス
は、1000ページの印字に相当する106サイクルで機能し
なくなる。抵抗器を複合層で被覆すると、使用寿命は10
8サイクルまで延びる。
を蒸着することについて説明する。ポリシリコン抵抗器
は、その上でインクを加熱することによって発生する気
泡の崩壊により損傷を受けることが判った。デバイス
は、1000ページの印字に相当する106サイクルで機能し
なくなる。抵抗器を複合層で被覆すると、使用寿命は10
8サイクルまで延びる。
第３図に示したチップの実施例は、単一レベルのポリシ
リコンを、駆動回路トランジスタのゲートと抵抗素子の
両方に使用して製作した。ある種の印字機構について
は、抵抗素子と駆動回路トランジスタのゲートに１っづ
つ、２レベルのポリシリコンを使用することが望ましい
ことがある。そのようなチップの実施例を第４図に示
す。この実施例では、チャンネルストツプ・ホウ素イン
プラントで、フィールド酸化層104の下に濃くドーピン
グした層100,102を形成させる。次、フィールド酸化領
域の下のシリコンの一部を燐でカウンタ・ドーピングし
て、薄くドーピングしたn-型ドリフト層108を形成す
る。これら２っのインプランテーション工程を実施した
後、フィールド酸化層を約２ミクロンの厚さまで成長さ
せる。このゲート酸化層成長プロセスに続いて、最初の
ポリシリコン110を蒸着する。この層を蒸着し、ドーピ
ングし、パターニングした後、イオン注入または拡散に
よってソース112とドレン114を形成する。ウェーハを洗
浄し、ポリシリコン領域、ソース領域、ドレン領域の上
に熱酸化層116を成長させる。次に、ドリフト層フィー
ルド・プレートおよび隣接するフィールド酸化層領域上
に抵抗素子として使用するため、第２のポリシリコン層
118を蒸着し、薄くドーピングし、パターニングする。
続いて洗浄した後、熱酸化によって層120を形成し、次
に燐添加ガラスを蒸着して層122を形成する。続いて、
フォトレジストを塗布し、パターニングして、ソース11
2、ドレン114、およびゲート・ポリシリコン110および
ドリフト層フィールド・プレート・ポリシリコン層118
への道124,126を形成する。次に、ウェーハを金属被覆
して、ソース、ドレンおよびポリシリコン層に接触して
いる相互接続（アルミニウム配線）130,132を形成す
る。
リコンを、駆動回路トランジスタのゲートと抵抗素子の
両方に使用して製作した。ある種の印字機構について
は、抵抗素子と駆動回路トランジスタのゲートに１っづ
つ、２レベルのポリシリコンを使用することが望ましい
ことがある。そのようなチップの実施例を第４図に示
す。この実施例では、チャンネルストツプ・ホウ素イン
プラントで、フィールド酸化層104の下に濃くドーピン
グした層100,102を形成させる。次、フィールド酸化領
域の下のシリコンの一部を燐でカウンタ・ドーピングし
て、薄くドーピングしたn-型ドリフト層108を形成す
る。これら２っのインプランテーション工程を実施した
後、フィールド酸化層を約２ミクロンの厚さまで成長さ
せる。このゲート酸化層成長プロセスに続いて、最初の
ポリシリコン110を蒸着する。この層を蒸着し、ドーピ
ングし、パターニングした後、イオン注入または拡散に
よってソース112とドレン114を形成する。ウェーハを洗
浄し、ポリシリコン領域、ソース領域、ドレン領域の上
に熱酸化層116を成長させる。次に、ドリフト層フィー
ルド・プレートおよび隣接するフィールド酸化層領域上
に抵抗素子として使用するため、第２のポリシリコン層
118を蒸着し、薄くドーピングし、パターニングする。
続いて洗浄した後、熱酸化によって層120を形成し、次
に燐添加ガラスを蒸着して層122を形成する。続いて、
フォトレジストを塗布し、パターニングして、ソース11
2、ドレン114、およびゲート・ポリシリコン110および
ドリフト層フィールド・プレート・ポリシリコン層118
への道124,126を形成する。次に、ウェーハを金属被覆
して、ソース、ドレンおよびポリシリコン層に接触して
いる相互接続（アルミニウム配線）130,132を形成す
る。
動作中、ドレンに電圧が印加されると、ドリフト層108
が、接地されたウェーハと接地されたフィールド・プレ
ート・ポリシリコン層118の間でピンチオフされる。し
たがって、ドリフト層108は、図示した領域124でキャリ
ヤが減少する。長い距離にわたってピンチオフされるの
で、このチップ構造は、チップのレイアウトおよび基板
の抵抗率のために、非常に高い電圧をスイッチングする
ことが可能である。このチップ構造の１っの利点は、共
通の寄生効果が電流に比例することから、高電圧スイッ
チング能力のおかげで、低抗体の前方すなわちノズルの
後方の金属被覆配線で生じる寄生抵抗の影響が最小にな
ることである。
が、接地されたウェーハと接地されたフィールド・プレ
ート・ポリシリコン層118の間でピンチオフされる。し
たがって、ドリフト層108は、図示した領域124でキャリ
ヤが減少する。長い距離にわたってピンチオフされるの
で、このチップ構造は、チップのレイアウトおよび基板
の抵抗率のために、非常に高い電圧をスイッチングする
ことが可能である。このチップ構造の１っの利点は、共
通の寄生効果が電流に比例することから、高電圧スイッ
チング能力のおかげで、低抗体の前方すなわちノズルの
後方の金属被覆配線で生じる寄生抵抗の影響が最小にな
ることである。
以上説明した２っのケースは、駆動回路を抵抗素子と同
時に製作できることを実証している。駆動回路の存在の
みで、相互接続は、Ｎ個から≒２√Ｎへ減らすことがで
きる。たとえば、≒15の接続で50個のインクジェットを
アドレスすることができ、≒30個の接続で200個のイン
クジェットをアドレスすることができる。
時に製作できることを実証している。駆動回路の存在の
みで、相互接続は、Ｎ個から≒２√Ｎへ減らすことがで
きる。たとえば、≒15の接続で50個のインクジェットを
アドレスすることができ、≒30個の接続で200個のイン
クジェットをアドレスすることができる。
論理回路網を付加することにより、大形アレーの場合に
は重大な事になる相互接続をさらに減らすことができ
る。任意の多数のインクジェットを６個または７個の電
気接続でアドレスすることができる。チップ製造順序に
デプレション型フォトレジスト・マスキング工程とイン
プラント処理工程を含めることによって、Ｎ−MOS論理
回路を付加することができるので、デプレション型（常
時オン）デバイスとエンハンスメント型（常時オフ）デ
バイスを用いて論理ゲートを形成することができる。抵
抗素子と駆動回路のゲートを形成するために使用するポ
リシリコンは、同時に論理回路素子のゲートを形成する
ためにも使用される。
は重大な事になる相互接続をさらに減らすことができ
る。任意の多数のインクジェットを６個または７個の電
気接続でアドレスすることができる。チップ製造順序に
デプレション型フォトレジスト・マスキング工程とイン
プラント処理工程を含めることによって、Ｎ−MOS論理
回路を付加することができるので、デプレション型（常
時オン）デバイスとエンハンスメント型（常時オフ）デ
バイスを用いて論理ゲートを形成することができる。抵
抗素子と駆動回路のゲートを形成するために使用するポ
リシリコンは、同時に論理回路素子のゲートを形成する
ためにも使用される。
Ｎ−MOS技術で論理ゲートを製造することは、その製造
の簡単さと低コストの点でより好ましいが、Ｃ−MOS論
理回路技術を使用して、上記の回路をモノリシック形式
で同様に形成するすることができよう。能動デバイスを
フィールド酸化層の上に形成したが、ある種のシステム
には、サファイアなどの絶縁性基板を同様に使用するこ
とができる。
の簡単さと低コストの点でより好ましいが、Ｃ−MOS論
理回路技術を使用して、上記の回路をモノリシック形式
で同様に形成するすることができよう。能動デバイスを
フィールド酸化層の上に形成したが、ある種のシステム
には、サファイアなどの絶縁性基板を同様に使用するこ
とができる。
発明の効果 本発明によれば、導電性通路手段に入力信号を与える
と、少なくともドレイン領域のn+イオンインプラント領
域においてキャリヤ空乏領域が形成されてゲート及びド
レイン間のｐ−ｎ接合における電界が減少するので、絶
縁破壊電圧が高くなり、従来のものより高い電圧をかけ
ることが許される。例えば、第５図の従来のチップで
は、ブレークダウン電圧が25ボルトであったのが、本発
明のチップにおいては、ブレークダウン電圧を75ボルト
以上にも高めることができる。これにより、本発明にお
いては、チップの信頼性が向上するだけでなく、第13頁
の表に示すように、チップのサイズを小さくすることが
可能になり、これにより、収量が上昇し、製造コストを
低くできる。
と、少なくともドレイン領域のn+イオンインプラント領
域においてキャリヤ空乏領域が形成されてゲート及びド
レイン間のｐ−ｎ接合における電界が減少するので、絶
縁破壊電圧が高くなり、従来のものより高い電圧をかけ
ることが許される。例えば、第５図の従来のチップで
は、ブレークダウン電圧が25ボルトであったのが、本発
明のチップにおいては、ブレークダウン電圧を75ボルト
以上にも高めることができる。これにより、本発明にお
いては、チップの信頼性が向上するだけでなく、第13頁
の表に示すように、チップのサイズを小さくすることが
可能になり、これにより、収量が上昇し、製造コストを
低くできる。
第１図は、本発明を組み入れたキャリッジ型バブル・イ
ンクジェット印字機構の略斜視図、 第２図は、第１図に示したバブル・インクジェット印字
ヘッドの拡大斜視図、 第３図は、本発明の集積回路チップの第１の実施例の拡
大断面図、 第４図は、本発明の集積回路チップの第２の実施例の拡
大断面図、 第５図は、従来のシリコン論理集積回路の拡大断面図で
ある。 符号の説明 10……バブル・インクジェット印字機構、 11……印字ヘッド、12……インク滴、 13……記録媒体、14,15……移動方向、 16……ステップモーター、17……供給ロール、 18……ロール、 19……支持体、20……案内レール、 21……索、22……プーリー、 23……可逆モーター、24……配線、 25……制御器、26……電極、 27……ホース、28……インク供給源、 29……キャリッジ組立体、 31,32……チャンネル板部品、 33……ノズル、34……通路、 41……基板、48……集積回路チップ、 49……チャンネル板、49a……インクチャンネル、 49b……インクマニホルド、 50……従来のデバイス、52……フィールド酸化層、 54……チャンネルストップ・ホウ素インプラント、 56……ゲート酸化層、58……ポリシリコン層、 60……ソース領域、62……ドレン領域、 64……燐添加ガラス層、66,68……道、 70……相互接続、72……フィールド酸化層、 74……チャンネルストップ・ホウ素インプラント、 76……ゲート酸化層、78……ゲート、 79……抵抗器、80……ソース、 82……ドレン、83……熱酸化層、 84……燐添加ガラス層、86,88……道、 90,92……n+イオン・インプラント、 94,96……相互接続（アルミニウム配線）、 98,100……境界線、 100,102……濃くドーピングした層、 104……フィールド酸化層、108……n-ドリフト層、 110……ポリシリコン層、112……ソース、 114……ドレン、116……熱酸化層、 118……ポリシリコン層、120……熱酸化層、 122……燐添加ガラス層、124,126……道、 130,132……相互接続（アルミニウム配線）。
ンクジェット印字機構の略斜視図、 第２図は、第１図に示したバブル・インクジェット印字
ヘッドの拡大斜視図、 第３図は、本発明の集積回路チップの第１の実施例の拡
大断面図、 第４図は、本発明の集積回路チップの第２の実施例の拡
大断面図、 第５図は、従来のシリコン論理集積回路の拡大断面図で
ある。 符号の説明 10……バブル・インクジェット印字機構、 11……印字ヘッド、12……インク滴、 13……記録媒体、14,15……移動方向、 16……ステップモーター、17……供給ロール、 18……ロール、 19……支持体、20……案内レール、 21……索、22……プーリー、 23……可逆モーター、24……配線、 25……制御器、26……電極、 27……ホース、28……インク供給源、 29……キャリッジ組立体、 31,32……チャンネル板部品、 33……ノズル、34……通路、 41……基板、48……集積回路チップ、 49……チャンネル板、49a……インクチャンネル、 49b……インクマニホルド、 50……従来のデバイス、52……フィールド酸化層、 54……チャンネルストップ・ホウ素インプラント、 56……ゲート酸化層、58……ポリシリコン層、 60……ソース領域、62……ドレン領域、 64……燐添加ガラス層、66,68……道、 70……相互接続、72……フィールド酸化層、 74……チャンネルストップ・ホウ素インプラント、 76……ゲート酸化層、78……ゲート、 79……抵抗器、80……ソース、 82……ドレン、83……熱酸化層、 84……燐添加ガラス層、86,88……道、 90,92……n+イオン・インプラント、 94,96……相互接続（アルミニウム配線）、 98,100……境界線、 100,102……濃くドーピングした層、 104……フィールド酸化層、108……n-ドリフト層、 110……ポリシリコン層、112……ソース、 114……ドレン、116……熱酸化層、 118……ポリシリコン層、120……熱酸化層、 122……燐添加ガラス層、124,126……道、 130,132……相互接続（アルミニウム配線）。
Claims (4)
- 【請求項１】一端に複数のインクチャンネルを有し他端
がインク供給源に連結されたインクチャンネル構造体を
備えたバブル・インクジェット印字機構の、前記インク
チャンネル構造体に隣接して固定配置され、共通のシリ
コンウェーハの表面に形成された駆動回路とインク加熱
用の抵抗素子とを有する、バブル・インクジェット印字
機構のシリコン集積回路チップにおいて、 ｐ型のシリコン基板であって、該基板上に成長によって
パターン形成されたフィールド酸化層を有し、その後の
ゲート酸化成長によってゲート酸化層が形成されたシリ
コン基板と； 前記シリコン基板の表面に形成されたソース及びドレイ
ン領域を有し、前記ドレイン領域が、低いドープ濃度の
ｎ型ドリフト領域と、該ドリフト領域とは横方向におい
て別の位置にあるn+イオンインプラント領域とを有し、
前記ゲート酸化層上であって前記ソース及びドレイン領
域に物理的に近接した位置にn-型ポリシリコンゲートが
形成された、少なくとも１つのトランジスタスイッチ
と； 前記ソース領域及び前記n+イオンインプラント領域にお
いて前記ドレイン領域に接触し、前記トランジスタスイ
ッチと前記抵抗素子とを電気的に接続する導電性通路手
段と；を備え、 前記導電性通路手段に入力信号を与えると、少なくとも
ドレイン領域の前記n+イオンインプラント領域において
キャリア空乏領域が形成されて、前記ゲート及び前記ド
レイン間のｐ−ｎ接合における電界が減少する ことを特徴とするバブル・インクジェット印字機構のシ
リコン集積回路チップ。 - 【請求項２】特許請求の範囲第１項記載のシリコン集積
回路チップにおいて、前記ゲートと前記抵抗素子とが、
単一のポリシリコン層の付着によって形成されているこ
とを特徴とするシリコン集積回路チップ。 - 【請求項３】特許請求の範囲第１項記載のシリコン集積
回路チップにおいて、前記ゲートの形成のために第１の
ポリシリコン層が付着され、前記抵抗素子の形成のため
に第２のポリシリコン層が付着されることを特徴とする
シリコン集積回路チップ。 - 【請求項４】特許請求の範囲第３項記載のシリコン集積
回路チップにおいて、前記第１ポリシリコン層は、前記
導電性通路手段への入力信号の印加の際に、前記ゲート
層を下部に形成されたキャリア空乏層のための電界プレ
ートを形成することを特徴とするシリコン集積回路チッ
プ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16466988A | 1988-03-07 | 1988-03-07 | |
| US164669 | 1988-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH026138A JPH026138A (ja) | 1990-01-10 |
| JPH0764072B2 true JPH0764072B2 (ja) | 1995-07-12 |
Family
ID=22595541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4842789A Expired - Lifetime JPH0764072B2 (ja) | 1988-03-07 | 1989-02-28 | バブル・インクジェット印字機構のシリコン集積回路チップ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0401440B1 (ja) |
| JP (1) | JPH0764072B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2708596B2 (ja) * | 1990-01-31 | 1998-02-04 | キヤノン株式会社 | 記録ヘッドおよびインクジェット記録装置 |
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| US4719477A (en) * | 1986-01-17 | 1988-01-12 | Hewlett-Packard Company | Integrated thermal ink jet printhead and method of manufacture |
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-
1989
- 1989-02-28 JP JP4842789A patent/JPH0764072B2/ja not_active Expired - Lifetime
- 1989-06-09 EP EP19890305819 patent/EP0401440B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0401440B1 (en) | 1999-09-15 |
| EP0401440A1 (en) | 1990-12-12 |
| JPH026138A (ja) | 1990-01-10 |
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