JPH08300661A

JPH08300661A - 記録ヘッドおよび記録装置とその製造法

Info

Publication number: JPH08300661A
Application number: JP5002796A
Authority: JP
Inventors: Tetsuro Asaba; 哲朗浅羽
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-03-07
Filing date: 1996-03-07
Publication date: 1996-11-19

Abstract

(57)【要約】【課題】インクジェット記録ヘッドのヒーター駆動回
路の専有面積を減少し、かつその製造工程数を減少す
る。【解決手段】ヒーター駆動部の回路構成を以下のよう
な構成にした。すなわち、（１）駆動部の最終段は、Ｐ
ＮＰまたはＮＰＮのバイポーラトランジスタで構成し、
負荷であるヒーターはエミッタ側に接続し、各トランジ
スタのコレクタを基体自体の共通かつ接地状態とする。
（２）駆動部前段は、最終段とは極性の反転したＭＯＳ
型素子、すなわちＰＮＰバイポーラトランジスタの最終
段に対してはＮ型ＭＯＳトランジスタ、ＮＰＮバイポー
ラトランジスタの最終段に対してはＰ型ＭＯＳトランジ
スタの前段で構成し、前段のソースを接地状態とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、紙やプラスチック
フィルムあるいはテキスタイル等の記録媒体に文字や画
像を記録する記録装置に関し、特に発生させた熱を利用
して記録を行う記録ヘッドおよび記録装置とその製造法
に関する。

【０００２】

【従来の技術】熱を利用して記録を行う装置としては、
熱転写プリンタ、サーマルプリンタ等がある。最も注目
されている記録装置として熱によってインクを吐出する
インクジェットプリンタが挙げられる。

【０００３】そして、その記録ヘッドの小型化と、駆動
回路の簡略化のために、発熱体（ヒータ）と駆動回路と
を一体化する試みがなされてきた。

【０００４】ヒータと駆動回路を一体化した記録ヘッド
については、米国特許第４，４２９，３２１号にその基
本構造が記されており、その改良構造は、特開平５−１
８５５９４号公報、ヨーロッパ特許公開第０５３２８７
７号公報、米国特許出願第９２２８７０号（１９９２年
７月３１日出願）に記載されている。

【０００５】こうした従来例を元に本発明者がまず考え
出した回路構成を図１６に示す。

【０００６】図１６では、ｎｐｎトランジスタＴｒ１，
Ｔｒ２がダーリントン接続され主電極領域の一方である
コレクタが発熱体Ｒ_H に接続されている。

【０００７】図１７は、図１６のｎｐｎトランジスタＴ
ｒ２の断面構造を示している。

【０００８】３０１はｐ型のシリコン基板、３０２はｎ
型のシリコンエピタキシャル層、３０３はｎ型の埋込み
層、３０４はｐ型の埋込み層、３０５はｐ型の深い拡散
層、３０６はｎ型の深い拡散層、３０７はベースを形成
するｐ型の拡散層、３０８はエミッタを形成するｎ型の
拡散層である。３０９はＳｉＯ₂ 等のフィールド酸化
膜、３１０はＣＶＤＳｉＯ₂などの絶縁膜である。

【０００９】

【発明が解決しようとする課題】図１７に示した構成で
は、領域Ｉとして示した分離（アイソレーション）領域
の占有面積を大きくとらねばならない。これに対して発
熱体Ｒ_H の配列ピッチは小さくしなければならない。な
ぜなら、発熱体の配列ピッチはインク吐出口の配列ピッ
チに対応しており、記録密度を上げるにはそれらのピッ
チを小さくしなければならないからである。

【００１０】従って、駆動回路の占有面積を小さくしな
ければ記録ヘッドの小型化につながらない。

【００１１】また、図１７に示した構成ではエピタキシ
ャル層を必要とするために製造工程が増え、製造時間が
長くなる。さらにＣＭＯＳ回路を同じ基板内に作り込む
とすると、そのＣＭＯＳの分だけ製造工程が増える。別
の見方をすればＣＭＯＳの製造工程に加え、図１７に示
したバイポーラトランジスタの製造工程が増えてしま
う。

【００１２】特に、熱エネルギーの発生を目的とする記
録ヘッド用の駆動回路では、周知の論理ＩＣのように各
トランジスタの大きさを小さくしてチップサイズを小さ
くするというアプローチだけでは不充分である。なぜな
ら、インクを沸騰させるに充分な熱を発生させるには大
電流が必要であり、そのためには充分大きなＰＮ接合面
積をもつトランジスタと大きな分離領域が必要となるか
らである。

【００１３】従って、上述したとおり、分離領域を小さ
くし、製造工程を減らすことは発熱体を有する記録ヘッ
ドにとって有効な改良手段となる。

【００１４】本発明は、上述した課題を解決し小型の記
録ヘッドを提供することを目的とする。

【００１５】本発明の別の目的は、少ない製造工程数で
製造できる記録ヘッドを提供することにある。

【００１６】本発明の他の目的は、安価な記録ヘッドと
記録装置を提供することにある。

【００１７】

【課題を解決するための手段】上述した課題を解決し、
本発明の目的を達成する手段は、発熱体と該発熱体に電
流を供給するための駆動回路とを有する記録ヘッドおよ
び記録装置において、前記駆動回路は、前記発熱体の一
方の端子に、主電極領域のうちの一方が接続されたバイ
ポーラトランジスタと、該バイポーラトランジスタの制
御電極領域に、主電極領域のうちの一方が接続された電
界効果トランジスタと、を備え、前記発熱体の他方の端
子に第１の電圧源が接続され、前記バイポーラトランジ
スタの主電極領域のうちの他方に、第２の電圧源が接続
され、前記電界効果トランジスタの主電極領域のうちの
他方に、第３の電圧源が接続されており、前記バイポー
ラトランジスタの主電極領域の導電型と、前記電界効果
トランジスタの主電極領域の導電型が互いに反対の導電
型であることを特徴とする記録ヘッドである。

【００１８】より詳しくは、インクを加熱して気泡を発
生せしめ、よってインクを吐出するためのヒーターアレ
イを駆動するインクジェット記録ヘッドおよび記録装置
において、該駆動回路は前記ヒーターアレイと同一の基
体内に形成され、かつそれぞれ前段の電界効果トランジ
スタと終段のバイポーラトランジスタで構成される複数
の回路からなり、該複数のバイポーラトランジスタのそ
れぞれのエミッタに一つのヒーターの一端が接続され、
複数のバイポーラトランジスタのそれぞれのコレクタは
共通接続されて接地されて、複数のバイポーラトランジ
スタのそれぞれのベースが前記電界効果トランジスタの
それぞれのドレインに接続されており、かつ前記複数の
ヒーターの他端がそれぞれ該ヒーターに電圧を印加する
ための端子に接続されていることを特徴とするインクジ
ェット記録ヘッドおよび記録装置である。

【００１９】

【発明の実施の形態】図１に本発明の好適な実施形態に
よる記録ヘッドの回路構成を示す。

【００２０】Ｒ_H は発熱体（ヒータ）、Ｔｒ１は電界効
果トランジスタ（ＦＥＴ）、Ｔｒ２はバイポーラトラン
ジスタ（ＢＪＴ）である。

【００２１】ヒータＲ_H の一方の端子は第１の電圧源Ｖ
₁ に接続され、トランジスタＴｒ２の主電極領域の一方
は第２の電圧源Ｖ₂ に接続され、トランジスタＴｒ１の
主電極領域の一方は第３の電圧源Ｖ₃ に接続されてい
る。

【００２２】端子ＩＮには駆動制御信号が印加される。

【００２３】主電極領域とはバイポーラトランジスタの
コレクタまたはエミッタあるいは、電界効果トランジス
タのソースまたはドレインである。

【００２４】制御電極領域とはベースまたはゲートのこ
とである。

【００２５】ここでトランジスタの導電型を決めるわけ
であるが、トランジスタＴｒ１をＮチャネル型とした場
合はトランジスタＴｒ２をｐｎｐ型と設定する。逆にト
ランジスタＴｒ１をＰチャネル型とした場合はトランジ
スタＴｒ２をｎｐｎ型とする。そのためには、２つのト
ランジスタＴｒ１，Ｔｒ２の主電極領域の導電型を逆に
設定する。このようにすれば、共通の半導体領域を用い
て少ない工程数で図１の回路を作成できる。

【００２６】半導体としては、Ｇｅ，ＧａＡｓ，Ｉｎ
Ｐ，ＳｉＣ等も用いることができるが、安価Ｓｉを用い
るべきであろう。

【００２７】発熱体Ｒ_H としては、拡散抵抗体、薄膜抵
抗体等が挙げられるが、下地に蓄熱層として酸化シリコ
ンが存在すると望ましいことから、後者がより好まし
い。

【００２８】薄膜抵抗体としては、電流を流すことでイ
ンクの加熱に必要なエネルギー量の熱を発生する材料が
望ましい。特に液体インク中に気泡を発生させて、該気
泡の膨張と収縮作用によりインクを繰り返し吐出するた
めには、核沸騰温度を越える温度まで急激にインクを加
熱することができる発熱体を用いる必要がある。よっ
て、好ましい薄膜抵抗体の材料としては、Ｔｉ，Ａｌ，
Ｗ，Ｃｕ，Ｔａ，Ｍｏ，Ｃｒ，Ｈｆ等の少なくとも１つ
を含むアロイまたは化合物が望ましい。具体的には、Ｔ
ａＡｌ，ＴｉＮ，ＨｆＢ等である。

【００２９】ヒータＲ_H はトランジスタＴｒ１，Ｔｒ２
と同一の基板上に作成されるとよい。

【００３０】各電圧源Ｖ₁ ，Ｖ₂ ，Ｖ₃ から与えられる
基準電圧のうち、第２および第３の電圧源の電圧は同じ
電位とすることができる。各基準電圧値はトランジスタ
Ｔｒ１，Ｔｒ２の導電型に応じて適宜決められる。ま
た、トランジスタＴｒ１とＴｒ２との間にダーリントン
接続のトランジスタを介在させることも可能であるが、
望ましくは図１のように直結したほうがよい。

【００３１】さらに、本発明においては、トランジスタ
Ｔｒ１を駆動制御するための信号を所望のタイミングで
供給するためのＣＭＯＳ回路を一体的に有していてもよ
い。トランジスタＴｒ１とＴｒ２は素子分離領域を間に
介すことなく共通の活性領域内に形成することもできる
が、両トランジスタをフィールド絶縁膜により分けられ
た別々の活性領域内に独立的に形成したほうがよい。

【００３２】ヒータを好適に駆動できるように本発明に
用いられる１つのバイポーラトランジスタＴｒ２の占有
面積を他の電界効果トランジスタの占有面積より大きく
することが望ましい。

【００３３】より好ましくは１つのバイポーラトランジ
スタの占有面積が、１つの電界効果トランジスタの占有
面積の２倍以上、より好ましくは１０倍以上にすると、
駆動能力とチップサイズ（基板サイズ）が共に好ましい
値になる。

【００３４】そして、バイポーラトランジスタＴｒ２を
縦長に形成してその長手方向にトランジスタＴｒ１を配
置するとよい。

【００３５】さらに、電界効果トランジスタの主電極領
域の少なくとも一方を不純物濃度の高い領域と、不純物
濃度の低い領域とで構成し、耐電圧を高めることが望ま
しい。

【００３６】図２は本発明の好適な実施形態による記録
ヘッドの作製工程を示すフローチャートである。

【００３７】工程Ｓ１１で半導体基板を用意し、工程Ｓ
１２でトランジスタを作製する。トランジスタは、フィ
ールド絶縁膜を形成して活性領域を形成する工程、ベー
スの拡散工程、ソース−ドレインの拡散工程、エミッタ
の拡散工程、ゲート絶縁膜やゲート電極の作製工程を含
む。

【００３８】工程Ｓ１２の後、発熱体を作製する。工程
Ｓ１３と工程Ｓ１２との順序はいずれが先でも同時でも
よい。

【００３９】一方、別工程Ｓ１４でインク吐出口を所定
の部材に形成する。この工程は、トランスファモールド
やインジェクションモールドにより樹脂によるオリフィ
スプレートを作る工程や、板状部材に孔あけを行い、オ
リフィスプレートを作る工程や、フレキシブルプリント
フィルムに孔をあけてオリフィスプレートを作る工程を
含むものである。

【００４０】ここでは、吐出口を画成するための部材を
オリフィスプレートまたは天板と呼ぶことにする。

【００４１】こうして得られた発熱体駆動回路付ヒータ
ボードは、工程Ｓ１５にてオリフィスプレートと組み合
わされてインクジェット記録ヘッドに組み立てられる。

【００４２】次の工程Ｓ１６では、記録ヘッドにインク
タンクを取り付けタンク内にインクを注入する。インク
注入工程は、記録ヘッドの使用によって減ったインクを
再充填する工程も含む。

【００４３】こうして完成したヘッドは、記録装置本体
のキャリッジに搭載される。必要な電源はキャリッジを
介して本体から供給される。また、カラーインクを用い
ればカラープリントが行えることはいうまでもない。

【００４４】

【実施例】

（実施例１）図３は実施例１の記録ヘッドの駆動回路を
示している。

【００４５】Ｔｒ１はＦＥＴとしてのｎチャネルＭＯＳ
トランジスタ、Ｔｒ２はＢＪＴとしてのｐｎｐトランジ
スタ、Ｒ_H はヒータである。第１の電圧源Ｖ₁ の基準電
圧Ｖ_H は正電位、第２，第３の電圧源Ｖ₂ ，Ｖ₃ の基準
電圧はアース電位とした。また、電界効果トランジスタ
Ｔｒ１の動作を安定にするために、チャネル電位（ウエ
ル電位またはバックゲート電位ともいう）をアース電位
に保持した。

【００４６】図４〜図６は図３の駆動回路の各部の構造
を示す断面図である。上記図４において、１０１はシリ
コン等の半導体基体、１０２Ａ，１０２Ｂはそれぞれ最
終段バイポーラトランジスタのベース及び前段ＭＯＳト
ランジスタの低濃度ドレイン拡散層で同時形成された
層、１０３Ａ，１０３Ｂ，１０３Ｃは、それぞれベース
コンタクト領域，ソース及び高濃度ドレイン拡散層で同
時形成された層、１０４Ａ，１０４Ｂはそれぞれコレク
タコンタクト及びエミッタで同時形成された層、１０５
はＭＯＳトランジスタのゲート電極である。なお、基体
１０１はバイポーラトランジスタの共通コレクタ及びＭ
ＯＳトランジスタＴｒ１のウエルを兼用している。

【００４７】図５は発熱体が配された部分の断面を示し
ており、Ｒ_H は薄膜抵抗体からなり、トランジスタＴｒ
２のエミッタに接続される端子Ｌ１と第１の電圧源に接
続される端子Ｌ２とを有している。

【００４８】図６は、図３，図４に示す電界効果トラン
ジスタＴｒ１のゲートに信号を与えるためのＣＭＯＳ回
路の配された部分の断面を示している。

【００４９】以下、本実施例の効果について、数値を挙
げて図１６，図１７に示した例と比較して説明する。

【００５０】図１６，図１７に示した例では、以下の２
点の具体的な解決すべき課題があった。

【００５１】１つ目の課題は、駆動部が単純ダーリント
ン回路になっているため負荷となるヒーターがコレクタ
側に付き、ヒーターをアレイ上に並らべた場合、駆動部
のトランジスタのコレクタを個々に、電気的に絶縁する
必要が生じることである。図１７の領域Ｉと記載されて
いる箇所、つまり、ｐ型の埋込み層３０４とｐ型の拡散
層３０５の部分が、その絶縁領域に当たる。上記絶縁領
域は拡散層によって形成されるためエピタキシャル層３
０２を１０μｍ程度とした場合、横広がりを考慮する
と、１５μｍ以上の寸法に相当する。

【００５２】ここでヒーターアレイのピッチを考えると
６００ＤＰＩ（ドット・パーインチ）規模のもので、約
４２μｍとなり、本来不活性領域である絶縁領域が１５
μｍ以上を占めるとその間にトランジスタを構成するの
が困難になってくる。そのため、現在、最終段トランジ
スタの配置をヒーターアレイの偶数番目と奇数番目で、
二列段違いに配列し、寸法的な制約を回避する工夫が必
要になるが、この方法においても、チップの極端な小型
化は達成できず、結果としてコスト上昇を招く。

【００５３】２つめの大きな課題は製作工程の複雑化を
招いていることである。ヒータードライバー前段の論理
回路は通常ＣＭＯＳで構成されるので、チップの製作工
程はＣＭＯＳ製作工程に準拠したものになる。ところ
が、駆動部を単純なＮＰＮバイポーラトランジスタのダ
ーリントン回路を採用すると、マスク工程で４枚分増加
し、更にエピタキシャル層の成長工程を必要となる。こ
こで、増加するマスク工程とはｎ型埋込み層３０３、ｐ
型埋込み層３０４、深いｎ型拡散層３０６、ベースを形
成するｐ型拡散層３０７の４枚のマスク工程である。こ
れらの工程の複雑化は、必然的に製作コストの上昇を招
き、特にエピタキシャル層の存在が、コストダウンの可
能性に対し、致命的な阻害要因になっている。

【００５４】本実施例によれば、上記課題である駆動部
のトランジスタの絶縁領域を一部廃止または一部縮小し
てヒーターアレイ同様、一例に並べることが可能とな
る。

【００５５】また本実施例ではエピタキシャル層の必要
性を無くし、更にマスク工程を削減し、比較例と同一性
能を低コスト達成することができる。

【００５６】上述した比較例と比較するために以下のよ
うな定格にて本実施例のヘッドを作製した。

【００５７】（１）ヒーター抵抗への供給電圧Ｖ_Hは２
２Ｖとし、ヒーター抵抗Ｒ_Hの設定値は１１０Ωで、Ｏ
Ｎ時に２００ｍＡのヒーター電流が流れる。よって、図
３，図４の前段トランジスタＴｒ１と最終段トランジス
タの耐圧は３５Ｖ以上とする。

【００５８】（２）論理回路からの出力は０〜＋５Ｖと
し、駆動部は、この範囲の入力信号に応じてスイッチン
グできなければならない。

【００５９】（３）論理回路はＣＭＯＳで形成され、駆
動部と同一基板内に形成されなければならない。

【００６０】上記条件に加えて、論理回路の電源を０〜
＋５Ｖと設定すると、接地領域はｐ型になり、基板１０
１としてはｐ型を用いる必要がある。シリコンｐ型基板
を用いるとすると最終段は自動的にＰＮＰバイポーラト
ランジスタに定められる。

【００６１】なお、論理回路及び、ヒーターへの電圧供
給電源が負電位であれば、接地領域はｎ型になり、最終
段のトランジスタは極性が反転し、ＮＰＮトランジスタ
になる。

【００６２】基体１０１の極性がｐ型と決められたの
で、基体の抵抗率を次に決定する。論理回路側に特に大
きな制約はないが、最終段トランジスタには、基板の抵
抗率に対し、次の２つの要件が課せられる。

【００６３】（１）電源定格３５Ｖ以上を達成するため
には基板１０１とベース領域１０２との間で形成される
ダイオードの逆方向耐圧３５Ｖ以上が必要でそのために
は基板の不純物濃度２×１０¹⁶個／cm³にする必要があ
る。

【００６４】（２）コレクタ抵抗を考えた場合、埋込み
層が存在しないので寄生抵抗を下げるためできる限り高
不純物濃度の基板を使用する必要がある。

【００６５】まず（１）の要件から、マージン面を考
え、基板の不純物濃度約１×１０¹⁶個／cm³、抵抗率で
１〜２Ω・cmのものを選んだ。この時のコレクタ抵抗
は、バイポーラトランジスタの寸法を６４０μｍ×６４
μｍとして約７．５Ω程度になり、ＯＮの時のＶ_CEは
１．５Ｖ分消費されることになる。このレベルは一応許
容範囲内に入る。なお、

【００６６】

【数１】Ｒ＝ρ・（ｌ／Ｓ） … （式１）Ｒ：抵抗値 ρ：抵抗率ｌ：抵抗長Ｓ：抵抗断面積の式で、抵抗断面積Ｓの値を、基板１０１の厚さを元に
算出すると、Ｒは０．８Ω以下の値になるが、基体の厚
さｔが抵抗長ｌより大きな場合は（式１）は成り立た
ず、上記の値になる。更に付け加えて、共通コレクタの
利点としてコレクタ電極は素子の両脇のものが働き、ホ
ール電流は２方向に流れる。

【００６７】この基板の不純物濃度１×１０¹⁶個／cm³
という値は、論理回路を構成するＮＭＯＳのｐウエル濃
度に相当し、基板自体がｐウエルの機能を果たす。よっ
てｐウエル無しでＮＭＯＳを同一基板１０１に形成でき
る点で好都合である。また同様の理由によって、ドライ
バー段前段のＭＯＳトランジスタ（図３のＴｒ１）のウ
エルも基板で代用できる。

【００６８】基板１０１が決定されたので以下、公知の
技術であるＣＭＯＳ製作工程に準拠して製作工程を説明
する。

【００６９】まず図６に示すように、用意した基板１０
１に論理回路側のＰＭＯＳ部ｎ型ウエル１０６を形成す
る。

【００７０】次に選択酸化法にて、フィールド酸化膜１
０７を所定の場所に１μｍの厚さで形成する。

【００７１】チャネルストップに関して、論理回路領域
のｎ型チャネルストップはアクティブ領域とセルフアラ
インで形成した。ドライバー部分では、Ｔｒ１，Ｔｒ２
ともに５μｍのオフセットを持たせてｎ型チャネルスト
ップを形成している。次に厚さ５００Åのゲート酸化膜
１０８を成長させ、チャネルドープを施しゲート電極１
０５をドープされた多結晶シリコンにて形成する。ここ
までは、公知の技術である、ＣＭＯＳ作製技術と全く同
一である。

【００７２】次にドライバー部のＴｒ２のベース部分１
０２ＡとＴｒ１のドレイン部分の低濃度領域１０２Ｂを
同時形成する。イオン・インプランテーション法でリン
を４×１０¹³ions／cm³打ち込み１１５０℃２時間のド
ライブ・インを行った。

【００７３】このイオン・インプランテーション法で、
Ｔｒ１のドレインエッジ側は多結晶シリコンゲート１０
５をマスクにセルフアラインでリンを打ち込んだ。

【００７４】ここで何故ドレイン側に低濃度拡散層が必
要が説明する。図３に示すように、ドライバー部がオフ
時の時Ｔｒ１のＶ_DSは

【００７５】

【数２】

【００７６】となる。この結果、ドレインを高濃度層の
みで形成すると、ゲート酸化膜のドレインエッジ部分で
直接Ｖ_Hの電圧が印加されることになる。Ｖ_H＝２２Ｖ
とすると５００Å厚のシリコン酸化膜の本来の耐圧４０
Ｖ（８ＭＶ／ｃｍ相当）よりは低いが、ＭＯＳトランジ
スタの動作信頼性を著しく損う。そのため、本実施例で
は低濃度層１０２Ｂをドレイン側に形成することによっ
て空乏容量を形成できるようにし、直接ゲート酸化膜に
ヒーターへの供給電圧Ｖ_Hが印加されないように工夫し
た。また低濃度層１０２Ａ，１０２Ｂのフィールド酸化
膜１０７側への拡散はドレイン１０２Ｂ、基板１０１間
の耐圧確保のためである。前述のように、電流オフ動作
時に、ドレイン領域にはＶ_Hの電圧が印加されているの
で基板−ドレイン間の耐圧を確保する必要がある。

【００７７】以上の処置は、バイポーラトランジスタの
ベース形成と同一工程で作製できるので、特に工程の複
雑化はもたらさない。

【００７８】次に、図６の論理回路のＮＭＯＳソース・
ドレイン部１０３、図４の前段Ｔｒ１のソース及び高濃
度ドレイン層１０３Ｂ，１０３Ｃ、最終段Ｔｒ２のベー
スコンタクト層１０３Ａを同時形成する。具体的にはイ
オン・インプランテーション法で、リンを７×１０¹⁵io
ns／cm³打ち込んだ。

【００７９】次に論理回路のＰＭＯＳソース・ドレイン
部１０４（図６）、最終段Ｔｒ２のエミッタ及びコレク
タコンタクト層１０４Ｂ，１０４Ａ（図４）の同時形成
を行う。具体的には二フッ化ボロンを２〜３×１０¹⁵／
cm³打ち込んだ。この工程はバイポーラトランジスタの
エミッタを形成する工程なので、通常のＣＭＯＳ製作工
程のＰＭＯＳソース・ドレイン形成のイオン・インプラ
ンテーションよりも高濃度打ち込みの方が望ましい。

【００８０】以下、配線領域の形成及び層間層の形成
は、公知のＣＭＯＳ作製工程に従って形成した。

【００８１】ここで、前段Ｔｒ１と最終段Ｔｒ２の配列
を横に並べず、縦に並べて、上記製作工程を採用する
と、図７のように、駆動部は７００μｍに収まることに
なる。

【００８２】以上まとめると本実施例では以下の２点の
構成を採用した。

【００８３】（１）駆動部の最終段は、ＰＮＰまたはＮ
ＰＮのバイポーラトランジスタで構成し、負荷であるヒ
ーターはエミッタ側に接続し、各トランジスタのコレク
タを基体自体の共通かつ接地状態とする。

【００８４】（２）駆動部前段は、最終段とは極性の反
転したＭＯＳ型素子、すなわちＰＮＰバイポーラトラン
ジスタの最終段に対してはＮ型ＭＯＳトランジスタ、Ｎ
ＰＮバイポーラトランジスタの最終段に対してはＰ型Ｍ
ＯＳトランジスタの前段で構成し、前段のソースを接地
状態とする。

【００８５】そして、上記の構成により比較例と比較し
て、ヒーター駆動部を６０％程度の面積に縮少し、同時
にシリコンウエハ換算の製造コストも３５％程度低下さ
せることもできた。

【００８６】参考例として、図８のような回路構成を示
す。すなわち、最終段のトランジスタＴｒ２は前述の実
施例と全く同一であるが、前段Ｔｒ１′として極性の反
転したバイポーラトランジスタを使用している構成であ
る。この場合、Ｔｒ１′のコレクタは、論理回路ＰＭＯ
Ｓのｎ型ウエルと同時に形成できるが、ベースは別の工
程で作製する必要がある。Ｔｒ１′のコレクタ・ベース
耐圧をＶ_Hより大きな値にする必要性があることからＴ
ｒ１′のコレクタの不純物濃度に制約があり、更にＴｒ
１′のコレクタの不純物濃度より基板の不純物濃度が薄
くなってしまう。これはプレーナ技術の宿命なので、こ
れによりＴｒ２のコレクタ抵抗を前述の実施例の場合よ
り増加させてしまう。

【００８７】（実施例２）更にＴｒ１′の部分に接合型
ＦＥＴを用いることもできる。この場合、トランジスタ
をノーマリー・オンとし、オフ時は論理回路の出力を負
側の電位に振る必要が生じる。

【００８８】そのため現時点での、最良と思われる実施
形態は、駆動回路の前段に電界効果型トランジスタを配
置する構成である。

【００８９】（実施例３）製造工程については、製造コ
ストを上昇させない別の方法がある。図４では前段の電
界効果トランジスタの低不純物濃度ドレイン層１０２Ｂ
を終段のバイポーラトランジスタのベース１０２Ａと共
用しているが、上記低不純物濃度ドレイン層１０２Ｂを
ベース１０２Ａと共用するのではなく、図６のＣＭＯＳ
のＮ型ウエル１０６と共用する方法がある。この方法を
採用すれば、工程数は先の実施例と同一で、ドレイン１
０２Ｂをベース１０２Ａより、低不純物濃度に設定でき
るという長所がある。一方、層１０２Ｂを自己整合的に
て形成することが困難で、そのため、アラインメントが
難しいという問題を潜在的に有する。

【００９０】図９は本発明によるインクジェット記録ヘ
ッドと、インクタンクとを用いたヘッド集合体（アセン
ブリ）を示す模式的斜視図である。

【００９１】このアセンブリ２０は多数のインク吐出口
２３をもつヘッド２１と、インクを収容するインクタン
ク２２と、を備えている。インクタンクにはインクを保
持するための多孔質体のようなインク吸収体（不図示）
が収容されている。ヘッド２１とインクタンク２２とは
一体的なものであっても、互いに着脱自在なものであっ
ても、いずれでもよい。

【００９２】図１０は本発明によるインクジェット記録
ヘッドに用いられる基体の平面図であり、３１の個所に
図５に示したインク加熱用のヒーターが、３２の個所に
図４，図７に示した駆動部が、３３の個所に図６に示し
たＣＭＯＳ論理回路が配置される。ここでは配線は省略
してある。

【００９３】図１１はインクジェット記録ヘッドの組み
立て方法を示す図である。

【００９４】２１Ａは、ヒーターの発熱面に対してほぼ
平行にインクを吐出するタイプのヘッドであり、基体１
０１上に溝２３ａ付天板３５を貼り合わせて作る。１つ
の溝２３ａには１つのヒーターＲＨが対応し１つのイン
ク液路（ノズル）を形成する。

【００９５】図１２は別のヘッドの組み立て方法を示し
ている。図はインク吐出口２３とヒータの関係を理解し
易いように、断面を示している。

【００９６】２１Ｂは、ヒーターの発熱面に対して交差
する方向にインクを吐出するタイプのヘッドであり、基
体１０１上に溝２３ｂとインク吐出口２３とを有する天
板３５を貼り合わせる。１つのインク吐出口には１つの
ヒーターＲＨが対応し、１つのインク液路（ノズル）を
形成する。

【００９７】インクタンクとインク液路とは不図示の個
所のインク流路によって連通し、インクがインク液路に
供給される。

【００９８】図１３は本発明のインクジェット記録ヘッ
ドの製造工程のうちインク注入工程を示す模式図であ
る。

【００９９】３５は、内部にインクを収容するインク注
入器であり、使用者によって、インクタンク２２に設け
られたインク注入口あるいは大気連通口３４を利用して
タンク２２内のインク吸収体にインクを注入し、インク
吸収体にインクを吸収させる。

【０１００】この工程はタンク２２内のインクが少なく
なった時のインク補充工程と同じ工程である。

【０１０１】図１４は図１２に示したヘッドアセンブリ
の構成の一部を変更した例である。

【０１０２】インクタンク２２内にはインク吸収体４０
が配されている。基板１０１においては、基板１０１の
両端にヒータＲ_H が３個づつ２列に並んでいる。ヒータ
列の間には、ＢＪＴとＦＥＴとを含む駆動回路３２とＣ
ＭＯＳ論理回路３３とが位置している。３９は基板１０
１の端子である。

【０１０３】３６は感光性樹脂等からなるバリア部材で
あり、インク流路２３ｂを規定している。３５はインク
吐出口２３を有するフレキシブルプリント回路フィルム
であり、３７は端子３９と接続する端子でフィルム３５
の下面に配され、３８はフィルム３５の上面に配された
外部接続端子であり、端子３７とプリント配線により接
続されている。

【０１０４】フィルム３５、バリア部材３６、基板１０
１は、吐出口２３とインク流路２３ｂとヒータＲ_H が一
致するように位置合わせされ接着剤等で互いに接合され
る。

【０１０５】この時端子３７と端子３９は互いに電気的
導通がとられる。

【０１０６】このヘッドアセンブリは記録装置本体に搭
載されると端子３８、端子３７、端子３９の順に信号が
伝達されて駆動回路３２、ＣＭＯＳ回路３３がヒータＲ
_H を駆動する。インク吸収体４０から基板の端部を介し
てインク流路２３ｂにインクが供給される。ヒータＲ_H
はインク流路２３ｂ内のインクを核沸騰を生ぜしめる温
度以上に加熱し膜沸騰現象を生じさせる。

【０１０７】生じた気泡はインクを吐出口より吐出させ
インク液滴を生じさせる。このインク液滴が記録媒体上
に付着して文字や画像を形成する。

【０１０８】図１５は上記アセンブリ２０をキャリッジ
上に搭載したインクジェット記録装置の制御系のブロッ
ク図である。

【０１０９】ヘッドアセンブリ２０にはキャリッジを介
して駆動制御回路２５より、画像記録を行うための制御
信号が画像データとともに送られる。一方、ヘッドアセ
ンブリ２０はキャリッジ駆動回路２６により、記録媒体
ＰＰの一主走査方向に沿って往復移動される。３０は媒
体ＰＰを副走査方向に搬送するための搬送手段としての
ローラーである。

【０１１０】２７は装置全体の制御を司どる制御回路で
マイクロプロセッサユニット（ＭＰＵ）を有する。

【０１１１】２８は画像データの入力端子２９と制御回
路２７とのインターフェースとなる入力インターフェー
ス回路である。

【０１１２】

【発明の効果】以上説明したように、本発明によれば、
インクジェット記録ヘッドのヒーター駆動部において、
各トランジスタの絶縁領域を実質的に無くし、従来例と
比較し例えば６０％以下の面積に収めることが可能とな
った。

【０１１３】また本発明により、通常のＣＭＯＳ製作工
程にマスク工程１枚追加することによって駆動部も同一
基板内に形成することが可能となり、従来例と比較する
と最低マスク工程４枚削減し、高価なエピタキシャル層
形成工程も不要となった。この結果、ウエハ製作コスト
で、３５％の削減効果を生み出すことが可能となった。

【図面の簡単な説明】

【図１】本発明の特徴を最もよく表わす回路図である。

【図２】本発明の記録ヘッドの製造工程のフローチャー
トを示す図である。

【図３】本発明の実施例１による記録ヘッドの回路図で
ある。

【図４】図３のヘッドの一部分の断面図である。

【図５】図３のヘッドのヒータ部分の断面図である。

【図６】論理回路部の断面図である。

【図７】トランジスタ配置に関する一例を示す模式的平
面図である。

【図８】参考例の構成を示す回路図である。

【図９】本発明によるインクジェット記録ヘッドを用い
たヘッド集合体を示す模式的斜視図である。

【図１０】本発明によるインクジェット記録ヘッドの基
体の平面図である。

【図１１】本発明によるインクジェット記録ヘッドの組
み立て方法を示す図である。

【図１２】本発明によるインクジェット記録ヘッドの組
み立て方法を示す図である。

【図１３】本発明によるインクジェット記録ヘッドのイ
ンク注入の様子を示す図である。

【図１４】本発明の別の記録ヘッドを示す図である。

【図１５】本発明の記録装置の制御系を示す図である。

【図１６】比較例による記録ヘッドの構成を示す図であ
る。

【図１７】比較例による記録ヘッドの構成を示す図であ
る。

【符号の説明】

１０１シリコン等の第１導電型の半導体基板１０２Ａ，１０２Ｂ第２導電型の導電型の不純物濃度
拡散層１０３，１０３Ａ，１０３Ｂ，１０３Ｃ第２導電型の
拡散層１０４Ａ，１０４Ｂ導電型の拡散層１０５ゲート電極１０６第２導電型のウエル１０７フィールド酸化膜３０１ｐ型シリコン基型３０２ｎ型エピタキシャル層３０３ｎ型埋込み層３０４ｐ型埋込み層３０５ｐ型ウエル３０６ｎ型の深いコレクタ拡散層３０７ｐ型ベース領域３０８ｎ型エミッタ領域

Claims

【特許請求の範囲】

【請求項１】発熱体と該発熱体に電流を供給するため
の駆動回路とを有する記録ヘッドにおいて、前記駆動回路は、前記発熱体の一方の端子に、主電極領域のうちの一方が
接続されたバイポーラトランジスタと、該バイポーラトランジスタの制御電極領域に、主電極領
域のうちの一方が接続された電界効果トランジスタと、
を備え、前記発熱体の他方の端子に第１の電圧源が接続され、前記バイポーラトランジスタの主電極領域のうちの他方
に、第２の電圧源が接続され、前記電界効果トランジスタの主電極領域のうちの他方
に、第３の電圧源が接続されており、前記バイポーラトランジスタの主電極領域の導電型と、
前記電界効果トランジスタの主電極領域の導電型が互い
に反対の導電型であることを特徴とする記録ヘッド。
【請求項２】前記バイポーラトランジスタと前記電界
効果トランジスタとは前記バイポーラトランジスタの主
電極領域と同じ導電型の半導体領域内に形成されている
ことを特徴とする請求項１に記載の記録ヘッド。
【請求項３】前記電界効果トランジスタの主電極領域
は、前記バイポーラトランジスタの主電極領域と同じ導
電型のウエルの中に形成されていることを特徴とする請
求項１に記載の記録ヘッド。
【請求項４】前記バイポーラトランジスタと前記電界
効果トランジスタとはフィールド絶縁膜で囲まれた２つ
の活性領域内にそれぞれ形成されていることを特徴とす
る請求項１に記載の記録ヘッド。
【請求項５】前記電界効果トランジスタの制御電極領
域に信号を供給するＣＭＯＳ回路をさらに備えているこ
とを特徴とする請求項１に記載の記録ヘッド。
【請求項６】前記電界効果トランジスタの制御電極領
域に信号を供給するＣＭＯＳ回路をさらに備え、前記ＣＭＯＳ回路を構成する一方のトランジスタは、第
１導電型の半導体基板の中に形成された反対導電型のウ
エルの中に形成された該第１導電型の主電極領域を有す
るトランジスタと、前記半導体基板の中に形成された反
対導電型の主電極領域を有するトランジスタとを含むこ
とを特徴とする請求項１に記載の記録ヘッド。
【請求項７】前記発熱体は、前記バイポーラトランジ
スタと前記電界効果トランジスタとが設けられた基板上
に配された薄膜抵抗体を含むことを特徴とする請求項１
に記載の記録ヘッド。
【請求項８】前記発熱体は、前記バイポーラトランジ
スタと前記電界トランジスタとを有する半導体領域の上
の薄膜抵抗体を含むことを特徴とする請求項１に記載の
記録ヘッド。
【請求項９】前記バイポーラトランジスタと前記電界
効果トランジスタは複数配されており、前記複数のバイ
ポーラトランジスタの前記他方の主電極領域は互いに共
通に接続され、前記電界効果トランジスタの他方の主電
極領域も互いに共通に接続されていることを特徴とする
請求項１に記載の記録ヘッド。
【請求項１０】前記電界効果トランジスタの前記一方
の主電極領域は、第１領域と該第１領域より不純物濃度
の低い第２領域とを含むことを特徴とする請求項１に記
載の記録ヘッド。
【請求項１１】前記バイポーラトランジスタの制御電
極領域は、第１領域と該第１領域より不純物濃度の低い
第２領域とを含むことを特徴とする請求項１に記載の記
録ヘッド。
【請求項１２】前記電界効果トランジスタの前記一方
の主電極領域と、前記バイポーラトランジスタの制御電
極領域とは、第１領域と該第１領域より不純物濃度の低
い第２領域とをそれぞれ含んでいることを特徴とする請
求項１に記載の記録ヘッド。
【請求項１３】前記電界効果トランジスタの占有面積
より、前記バイポーラトランジスタの占有面積が大きい
ことを特徴とする請求項１に記載の記録ヘッド。
【請求項１４】前記電界効果トランジスタの占有面積
の２倍の面積より、前記バイポーラトランジスタの占有
面積が大きいことを特徴とする請求項１に記載の記録ヘ
ッド。
【請求項１５】前記バイポーラトランジスタを縦長と
して、該バイポーラトランジスタの長手方向に前記電界
効果トランジスタが配されていることを特徴とする請求
項１に記載の記録ヘッド。
【請求項１６】前記バイポーラトンラジスタを縦長と
して、該バイポーラトランジスタの長手方向に前記電界
効果トランジスタと前記発熱体とが配されていることを
特徴とする請求項１に記載の記録ヘッド。
【請求項１７】前記第１ないし第３の電圧源の電圧は
記録装置本体から供給されることを特徴とする請求項１
に記載の記録ヘッド。
【請求項１８】前記バイポーラトランジスタはｐｎｐ
トランジスタであり、前記電界効果トランジスタはｎチ
ャネル絶縁ゲート型トランジスタであることを特徴とす
る請求項１に記載の記録ヘッド。
【請求項１９】前記バイポーラトランジスタはｐｎｐ
トランジスタであり、前記電界効果トランジスタはｎチ
ャネル絶縁ゲート型トランジスタであり、前記第２およ
び第３の電圧源は共通の電圧源であることを特徴とする
請求項１に記載の記録ヘッド。
【請求項２０】前記記録ヘッドは、前記発熱体の発熱
面に対して平行にインクを吐出するためのインク吐出口
をもつことを特徴とする請求項１に記載の記録ヘッド。
【請求項２１】前記記録ヘッドは、前記発熱体の発熱
面に対して交差する方向にインクを吐出するためのイン
ク吐出口をもつことを特徴とする請求項１に記載の記録
ヘッド。
【請求項２２】前記記録ヘッドは、インクを収容する
インクタンクを有することを特徴とする請求項１に記載
の記録ヘッド。
【請求項２３】前記記録ヘッドは、着脱可能なインク
タンクを有することを特徴とする請求項１に記載の記録
ヘッド。
【請求項２４】前記記録ヘッドは、インクを吐出する
ためのインク吐出口が形成されたフィルムをもつことを
特徴とする請求項１に記載の記録ヘッド。
【請求項２５】前記記録ヘッドは、インクを吐出する
ためのインク吐出口と配線部とが形成されたフィルムを
もつことを特徴とする請求項１に記載の記録ヘッド。
【請求項２６】請求項１に記載の記録ヘッドと、該記
録ヘッドを搭載して往復移動するキャリッジとを有する
ことを特徴とする記録装置。
【請求項２７】請求項１に記載の記録ヘッドと、該記
録ヘッドにカラーインクを供給して、カラープリントを
行うことを特徴とする記録装置。
【請求項２８】前記第１ないし第３の電圧源の電圧
は、記録装置本体から供給されることを特徴とする請求
項１に記載の記録ヘッドを備えた記録装置。
【請求項２９】請求項１に記載の記録ヘッドの製造方
法において、前記バイポーラトランジスタの他方の主電
極領域と前記電界効果トランジスタの前記主電極領域が
形成されるウエルとを、共通の半導体で形成することを
特徴とする記録ヘッドの製造法。
【請求項３０】請求項１に記載の記録ヘッドの製造方
法において、前記バイポーラトランジスタの前記制御電
極領域と前記電界効果トランジスタの前記主電極領域と
を、同一工程で形成することを特徴とする記録ヘッドの
製造法。
【請求項３１】請求項１に記載の記録ヘッドの製造法
において、インクタンクにインクを注入する工程を含む
ことを特徴とする記録ヘッドの製造法。
【請求項３２】同一基体内に、インクを加熱して気泡
を発生せしめ、よってインクを吐出する複数のヒーター
からなるヒーターアレイと、各ヒーターを駆動する複数
の駆動部と、論理回路部とを有するインクジェット記録
ヘッドにおいて、前記複数の駆動部のそれぞれが前段の電界効果トランジ
スタと最終段のバイポーラトランジスタとからなり、該
バイポーラトランジスタのそれぞれのエミッタに前記複
数のヒーターの一つが接続され、複数のバイポーラトラ
ンジスタのそれぞれのコレクタが共通接続されて接地さ
れており、複数のバイポーラトランジスタのそれぞれの
ベースが前記電界効果トランジスタのそれぞれのドレイ
ンに接続されていることを特徴とするインクジェット記
録ヘッド。
【請求項３３】前記前段の電界効果型トランジスタに
おけるドレインの拡散層が濃度が異なる２種類の拡散層
を有することを特徴とする請求項３２に記載のインクジ
ェット記録ヘッド。
【請求項３４】前記論理回路部が相補性電界効果トラ
ンジスタで構成される論理回路素子であることを特徴と
する請求項３２に記載のインクジェット記録ヘッド。
【請求項３５】請求項３４に記載のインクジェット記
録ヘッドを製造する方法において、前記前段の電界効果トランジスタの２種類の拡散層の中
の低濃度拡散層と終段のバイポーラトランジスタのベー
ス領域拡散層とを同一工程で形成することを特徴とする
方法。
【請求項３６】請求項３４に記載のインクジェット記
録ヘッドを製造方法において、前記駆動部の電界効果トランジスタのドレイン拡散層の
一部と、前記論理回路の相補性電界効果トランジスタの
うち、駆動部の電界効果トランジスタと逆チャネル型の
電界効果トランジスタのウエルとを同一工程で形成する
ことを特徴とする方法。