JP3325808B2

JP3325808B2 - 画像形成装置が備える制御電極の駆動回路

Info

Publication number: JP3325808B2
Application number: JP21964697A
Authority: JP
Inventors: 史郎若原; 和也増田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-01-23
Filing date: 1997-08-14
Publication date: 2002-09-17
Anticipated expiration: 2017-08-14
Also published as: CN1132068C; EP0855632A2; JPH10268618A; EP0855632B1; DE69813644D1; EP0855632A3; DE69813644T2; US6015208A; CN1189636A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気力により顕像
剤を飛翔させて可視像を形成する複写機などの画像形成
装置が備える制御電極の駆動回路に関する。

【０００２】

【従来の技術】近年、画像信号に基づき紙などの記録媒
体上に可視像を形成する画像形成装置として、例えば特
開平５−５０６４７号公報に開示されているように、帯
電したトナーを電気力（電界）によって飛翔させ、この
トナーの飛翔軌道上に配置した制御電極によりトナーの
飛翔方向を制御して、画像（可視像）を記録紙上に形成
するものがある。

【０００３】この画像形成装置が備える制御電極は、複
数の孔が形成された平板状の形態を有し、この孔のそれ
ぞれには環状電極が設けられていて、トナー流の通過を
制御するゲートを形成している。各ゲートの環状電極に
対しては、画像信号に基づいた電位が選択的に与えられ
て、電界の分布が制御される結果、トナーの飛翔方向が
定められて、画像信号に応じた画像が記録紙上に形成さ
れる。

【０００４】以下、図１７から図２２を参照しながら、
ディジタル複写機を例として画像形成装置の構成及び動
作について説明する。本画像形成装置は、ディジタル複
写機以外に、例えばプリンターの印字部などにも使用可
能であって、図１７にその断面構造を概略的に示すよう
に、略中央部に顕像剤としてのトナーを記録紙に付着さ
せて画像を形成する画像形成部１を備え、該画像形成部
１の入紙側及び出紙側に、それぞれ、画像形成部１に記
録紙を供給する給紙装置１０と、画像形成部１により記
録紙に形成されたトナー画像を加熱および加圧して定着
処理する定着部１１とを備える。

【０００５】画像形成部１は、図１８にその詳細を示す
ように、トナー供給部２と、印刷部３とから構成され
る。ここで、トナー供給部２は、顕像剤としてのトナー
２１を収容するトナー収容槽２０と、ドラム状のトナー
担持体２２と、該トナー担持体２２の外周面に所定の厚
さでトナーを担持させると共に負に帯電させるドクター
ブレード２３とからなる。

【０００６】なお、トナー２１は、例えば平均粒径が６
ミクロン程度の磁性トナーであり、ドクターブレード２
３により、例えば１グラムあたり−４μ〜−５μクーロ
ン程度の電荷が付与されて、トナー担持体２２の外周面
での厚さが例えば６０ミクロンとされる。なお、本実施
形態の説明にあたっては、トナーを負に帯電させるもの
とするが、正に帯電させるように構成するものであって
もよい。

【０００７】ここで、トナー担持体２２は、図示しない
駆動装置によって駆動され、図中矢印Ａ方向に、例えば
その表面での速度が８０mm/secで回転する。また、この
トナー担持体２２は接地されると共に、その内部には、
ドクターブレード２３と対向する位置及び後述する制御
電極２６と対向するそれぞれの位置に図示しない磁石が
配置されており、この磁石の磁気力により、その外周面
の上記位置にトナー２１を穂立ちさせて担持するものと
なっている。なお、磁気力に代えて電気力、または磁気
力及び電気力により担持するように構成してもよい。

【０００８】一方、印刷部３は、トナー担持体２２の外
周面に対向するように配設された対向電極２５と、該対
向電極に高電圧を供給する高圧電源３０と、上記トナー
担持体２２と対向電極２５との間に設けられた制御電極
２６と、対向電極２５の上方に記録紙５を搬送するため
の誘電体ベルト２４と、該誘電体ベルト２４を駆動する
ためのローラー１６ａ，１６ｂと、記録紙５を帯電させ
る帯電ブラシ８と、該帯電ブラシ８に帯電電位を与える
帯電電源１８と、記録紙５を除電する除電ブラシ２８
と、該除電ブラシ２８に除電電位を与える除電電源１７
と、誘電体ベルト２４の表面をクリーニングするクリー
ナーブレード１９とを備えて構成される。

【０００９】また、上述の印刷部３を構成する制御電極
２６は、図１９に上面側を簡略的に示すように、孔Ｈを
囲む環状電極２７を備え、孔Ｈ及び環状電極２７はトナ
ー流の通路となるゲート２９を構成する。環状電極２７
には給電線２８を介して図１８に示す駆動回路３１から
駆動信号が与えられ、後述するように、担持体２２から
対向電極２５に向けて飛翔するトナー流の飛翔方向を制
御する。

【００１０】なお、図１８に示す制御電極２６は、便宜
上１つのゲート２９のみを代表的に記載したが、図１９
に簡略的に示すように、複数のゲート２９が規則的に配
列されている。なお、実際には、ゲート２９は、例えば
２５６０個程度の規模で配列されるが、その個数や形状
は、これに限られるものではない。

【００１１】また、トナー担持体２２は、アルミニウム
などの非磁性材料を基材として構成され、誘電体ベルト
２４は、例えば体積抵抗率１０¹⁰Ω・ｃｍで、厚さが７
５ミクロン程度のＰＶＤＦを基材として構成される。ま
た、対向電極２５は、トナー担持体２２の外周面からの
距離が、例えば 1.1ｍｍ程度に配設されており、高圧電
源３０により、例えば2.3kV程度の高電圧が印加され
て、トナー担持体２２との間に電界を形成する。さら
に、ローラー１６ａ，１６ｂは図示しない駆動装置に回
転駆動されて、誘電体ベルト２４を図中矢印方向に、例
えば３０mm/sec程度の速度で移動させる。

【００１２】また、図示しないが、図１８に示すこの画
像形成装置は、装置全体の動作を制御する主制御部と、
画像データを画像処理する画像処理部と、画像処理され
た画像データを記憶する画像メモリと、画像処理して得
られた画像データを上述の制御電極２６に与えるべき画
像信号に変換する画像形成制御ユニットとを備えて構成
される。

【００１３】このように構成された画像形成装置によれ
ば、図１８において、誘電体ベルト２４により対向電極
２５の上を一定速度で搬送される記録紙５の上面側に、
トナー担持体２２と対向電極２５との間に形成された電
界の作用を受けて、トナー担持体２２に担持されたトナ
ー（負に帯電）が飛翔して静電的に付着する。

【００１４】このトナーの飛翔方向は、制御電極２６の
ゲート２９（環状電極２７）の電位で定まる。即ち、環
状電極２７の電位は、図示しない上述の画像形成制御ユ
ニットにより変換して得られる画像信号に基づいて、駆
動回路３１により制御される。即ち、制御電極２６の近
傍の電界分布は、駆動回路３１から与えられる駆動信号
に応じて制御されて、トナーの飛翔の方向が制御され
る。

【００１５】例えばゲート２９に１５０Ｖの電圧を印加
すると、このゲートはトナー（負に帯電）を通過させ、
−２００Ｖの電圧を印加すると通過を阻止する。各ゲー
トには、画像信号に応じたパルスの駆動信号が駆動回路
３１から選択的に与えられ、画像に応じたトナー流の通
過（飛翔方向）が制御される。

【００１６】上述の図１９に例示した制御電極２６は、
１つのゲート２９に対して１つの環状電極２７を割り当
てて構成され、各ゲートに対して駆動信号が給電線２８
を介して個別に供給されるものである。これに対して、
図２０に示すように、行及び列の２層の帯状電極２７ａ
及び２７ｂの交点に位置する各ゲート２９の電位状態
を、電極２７ａと２７ｂとの関係で定めるタイプの制御
電極（以下、「マトリックス型制御電極」と記す）もあ
る。このタイプのものによれば、信号線（給電線）の本
数を削減することができ、これを駆動する駆動回路の規
模を縮小して構成することが可能となる。

【００１７】次に、上述したような画像形成装置として
のディジタル複写機の複写の動作について、図２１に示
すフローチャートに沿って説明する。なお、必要に応じ
て図１７〜図２０を参照する。先ず、図１７において、
画像読取部（符号なし）に複写すべき原稿を載置してコ
ピースタートボタン（図示なし）を操作すると、この画
像読取部は原稿から画像を読み取る動作を開始する（ス
テップＳ０１）。画像読取部により原稿の画像を読み取
って得られる画像データは、画像処理部（図示なし）で
画像処理され（ステップＳ０２）、画像メモリ（図示な
し）に記憶される（ステップＳ０３）。この画像データ
は、さらに画像形成制御ユニット（図示なし）に転送さ
れ（ステップＳ０４）、制御電極信号に変換される（ス
テップＳ０５）。

【００１８】また、画像形成制御ユニットは、所定量の
制御電極信号を得ると（ステップＳ０６；ＹＥＳ）、図
示しない駆動装置を制御して、画像形成部１のトナー担
持体２２（スリーブ）の回転を開始させ（ステップＳ０
８）、図１９に示す制御電極の図示しないシールド電極
に−２００Ｖを設定した後（ステップＳ０９）、図１８
に示す対向電極２５と帯電ブラシ８と除電ブラシ２８と
に、所定の電圧を印加して、誘電体ベルト２４を駆動す
る（ステップＳ１０）。

【００１９】次に、図１７に示す給紙装置１０のピック
アップローラ（符号なし）を作動させ（ステップＳ１
１）、図１８に詳細を示す画像形成部１に記録紙５を供
給する。この記録紙５は、帯電ブラシ８とローラー１６
ａとの電位差に応じた電位に帯電されて、誘電体ベルト
２４により対向電極２５の上方を一定速度で搬送され
る。次に、給紙が正常に行われていると（ステップＳ１
２；ＹＥＳ）、制御電極２６に駆動信号を印加して（ス
テップＳ１４）、トナー流を制御し、記録紙５に印字
（画像形成）する。

【００２０】ここで、画像形成制御ユニットが記録紙５
の搬送に同期したタイミングで制御電極信号を図１８に
示す駆動回路３１に与えると、駆動回路３１は、制御電
極信号に従って駆動信号を制御電極２６のゲートに与え
る。この結果、駆動信号に応じて制御電極２６のゲート
近傍の電界が制御されて、画像データに応じてトナーの
飛翔方向が制御され、誘電体ベルト２４により搬送され
て移動する記録紙５にトナー像（文字）が順次形成され
る。このトナー像は、図１７に示す定着部１１により加
熱しながら加圧されて、記録紙５に定着される。このよ
うにして印字（画像形成の動作）が終了すると（ステッ
プＳ１５；ＹＥＳ）、上述のステップＳ０１に戻って、
次の原稿の読み取り動作に備える。

【００２１】以上説明したように、この種の画像形成装
置によれば、感光体ドラムや誘電体ドラムなどの顕像体
を備える装置に比較して、顕像体から記録紙にトナー像
を転写するプロセスが省略されるので、転写の過程で生
じる画像の劣化が生じることがなく、また、顕像体を必
要としないので、構成部品点数が削減され、装置の小型
化およびコストダウンが可能となる。

【００２２】なお、上述した画像形成装置はモノクロの
画像を形成するものであるが、図２２に簡略的に示すよ
うに、例えばイエロー、マゼンタ、シアン、ブラックな
どの各色に対応づけて、図１８に示すトナー供給部２に
対応させて複数の画像形成部１ａ〜１ｄを備えて構成す
ることにより、カラー画像を形成するカラー画像形成装
置を実現することができる。

【００２３】

【発明が解決しようとする課題】ところで、上述の制御
電極２６に駆動信号を与える図１８に示す駆動回路３１
の特性として、駆動信号のスイッチングの際に波形歪を
発生しないものが好ましい。駆動信号に波形歪が発生す
ると、制御電極２６によるトナー流の飛翔制御を精度良
く行うことができなくなり、画像品位の低下を招く。こ
のため、従来、制御電極を駆動する駆動回路として、例
えばＰ型及びＮ型の一対のＭＯＳトランジスタからなる
ＣＭＯＳドライバなどを出力ドライバとして備え、所謂
プッシュプル形式で駆動することにより、駆動信号の波
形歪を抑えたものがある。

【００２４】ところで、前述の図１９に示すように、各
ゲートに対して個別に駆動信号を印加するタイプの制御
電極を駆動する場合、上述のプッシュプル形式の駆動回
路の出力ドライバを、ゲート数分だけ必要となる。例え
ば、画像のドット密度を３００ＤＰＩ(DPI;Dot Per Inc
h)とすると、Ａ４サイズの記録紙に対して２５６０個の
ゲートを必要とする。従って、駆動回路の出力ドライバ
を上述のＣＭＯＳドライバで構成すると、ＣＭＯＳドラ
イバ１基あたりＰ型及びＮ型の２個のトランジスタから
構成されることから、出力ドライバを構成する全トラン
ジスタの個数は５１２０個となり、極めて多くのトラン
ジスタを必要とする。

【００２５】また、出力ドライバの数が増えると、出力
ノイズや消費電力（発熱量）、或いはパッケージへの実
装上の問題から、１つのＬＳＩチップとして集積するこ
とが困難となり、複数のＬＳＩに分割されて構成され
る。一般には、駆動回路は、６４チャンネル（６４基の
出力ドライバ）を有するＱＦＰ(Quad Flat Package)に
実装されたＬＳＩとして具現され、上述のように、２５
６０個のゲートを有する制御電極を駆動する場合には、
このＬＳＩを４０個使用して駆動回路３１を構成する。

【００２６】このように、プッシュプル形式の駆動回路
を、６４チャンネルを単位として分割して構成したとし
ても、１個のＬＳＩには６４基の出力ドライバが搭載さ
れる上、シフトレジスタやラッチなどの付属回路を含め
ると、チップサイズが大きくなり、コストが上昇する結
果となる。しかも、駆動回路を複数のＬＳＩで構成する
こととなるため、部品点数が増え、装置が大型化する。

【００２７】このようなプッシュプル形式の駆動回路に
対して、プルアップ抵抗を用いた駆動回路がある。この
駆動回路は、図２３に示すように、高電源１８５と低電
源１８４との間に、プルアップ抵抗としての抵抗素子１
８３とトランジスタ１８８とを縦従接続して構成され、
画像信号制御回路８６によりトランジスタ１８８の導通
を制御することにより、図２４に示すように、画像信号
に応じて、その出力端子に高電源１８５または低電源１
８４の電位（例えば＋１５０Ｖまたは−２００Ｖ）を駆
動信号のレベルとして選択的に出力するものである。

【００２８】この種の駆動回路では、必要とするトラン
ジスタの数が、上述のプッシュプル形式の駆動回路に比
較して約半分で足り、回路規模を縮小することができ
る。しかしながら、受動素子であるプルアップ抵抗を用
いて駆動信号の一方のレベルを与えるため波形歪が生じ
やすい。このプルアップ抵抗の抵抗値を小さくして、電
流の供給を増やせば、ある程度の波形歪を抑えることは
できるが、消費電力が増えるので、熱対策を必要とし、
コストの上昇を招く。

【００２９】制御電極を駆動する駆動信号に波形歪が生
じると、以下のような種々の不都合が生じる。例えば、
制御電極２６のゲート２９の電位が、トナーを通過させ
る電位に切り替わる際に駆動信号に波形歪が生じると、
意図したタイミングで電界の分布が変化せず、トナーの
飛翔にタイムラグが生じる。このため、トナーの飛翔を
制御するための駆動信号のパルス幅を長く設定しなけれ
ばならず、１ドットを形成するために必要な時間が長く
なり、画像形成速度が低下する。逆に、ゲート２９の電
位が、トナーを通過させない電位に切り替わる際に波形
歪が生じると、トナーの飛翔が停止するまでにタイムラ
グが生じ、この結果、ドットが尾をひいたように形成さ
れ、画像の品位が低下する。

【００３０】また、図２０に示したようなマトリックス
型の制御電極では、完全にトナーの飛翔を停止できず、
漏れトナーを発生させる結果、画像にカブリを生じる。
カブリが生じると、ドットに十分な濃度が得られていて
も、生地の部分（トナーが付着されない部分）へのトナ
ーの付着を阻止できなくなる。従って、コントラストが
低下してぼやけた画像となり、ハーフトーンの再現性が
低下し、さらにカラー画像の場合には色再現性が低下す
る。

【００３１】また、このとき、記録紙が対向電極の上に
搬送されていない場合、制御電極を漏れたトナーが対向
電極の表面に付着し、この状態で対向電極の上に記録紙
が搬送されると、記録紙の裏汚れが発生する。また、こ
の場合、付着したトナーにより対向電極の電位分布が変
化し、トナーの飛翔軌道に影響を与え、高精度なトナー
の飛翔制御を行えなくなるなどの不都合が生じる。

【００３２】また、駆動信号の波形歪に起因して、制御
電極のゲートの内部に付着すると、ゲートの見かけ上の
電位が変化し、この近傍の電界の分布が乱される。この
結果、トナーの飛翔軌道が乱され、画像の一部が欠落す
るなどの画像不良が生じる。

【００３３】また、従来、制御電極の駆動回路において
は、直流損失を最大限押さえるため、コンプリメンタリ
出力方式が採られ、これの高電圧側には、直流損失を押
さえながら高電圧能動素子をＯＮ／ＯＦＦさせるための
ハイサイドスイッチ（レベルシフタ）が必要とされる。
これには、受動部品である容量が用いられる。

【００３４】図２５は一般的なコンプリメンタリ構造の
ＩＣの構造図である。このコンプリメンタリ構造のＩＣ
は、ＰｃｈＭＯＳＦＥＴ７０４のソースが高電源
５１に接続され、ＮｃｈＭＯＳＦＥＴ７０５のソ
ースは低電源５２に接続され、これらを選択的にＯＮ／
ＯＦＦする事で、出力に高電源５１と低電源５２を出力
するものである。

【００３５】内部タイミング発生回路で生成されるＰｃ
ｈＭＯＳＦＥＴＯＮ／ＯＦＦコントロール信号６
００は、ロジック用電源５０に接続される電界効果トラ
ンジスタＰｃｈＭＯＳＦＥＴ７００およびＮｃｈ
ＭＯＳＦＥＴ７０１のゲートに接続され、その出
力はレベルシフタ用コンデンサ３００を介して、Ｐｃｈ
ＭＯＳＦＥＴ７０４のゲートに接続される。高電
源５１とゲートに並列に接続される抵抗素子３０１とツ
ェナーダイオード３０２は、ＰｃｈＭＯＳＦＥＴ７
０４のバイアス用の素子である。ＮｃｈＭＯＳＦＥ
ＴＯＮ／ＯＦＦコントロール信号６０１は、電界効果
トランジスタＰｃｈＭＯＳＦＥＴ７０２およびＮｃ
ｈＭＯＳＦＥＴ７０３のゲートに接続され、その
出力はＮｃｈＭＯＳＦＥＴ７０５のゲートに接続
される。

【００３６】以下に駆動状態を説明する。今、コントロ
ール信号６０１をｌｏｗレベルとする事でＰｃｈＭＯ
ＳＦＥＴ７０５をＯＮさせ、出力５００には低電源
５２を出力している状態で、コントロール信号６００は
ｌｏｗレベルであり、ＭＯＳＦＥＴ７００／７０１
のドレイン出力にはｈｉｇｈレベルとなる。レベルシフ
タ用コンデンサが接続されたＰｃｈＭＯＳＦＥＴ
７０４のゲートの絶対電圧は抵抗素子３０１によってバ
イアスされ、その電位は高電圧５１となり、この結果Ｐ
ｃｈＭＯＳＦＥＴ７０４のゲート電圧（ＶＧＳ）
は０Ｖとなる。そのため、ＰｃｈＭＯＳＦＥＴ７０
４はＯＦＦになっており、ＰｃｈＭＯＳＦＥＴ７
０４とＮｃｈＭＯＳＦＥＴ７０５の短絡はない。

【００３７】次に、図２６に示す様に、時刻Ｐ１におい
てコントロール信号６０１をｌｏｗからｈｉｇｈに変化
させ、ＮｃｈＭＯＳＦＥＴ７０５をＯＦＦされた
後、時刻Ｐ２にてコントロール信号６００をｌｏｗから
ｈｉｇｈに変化させる。この時、電圧Ｖ１がＰｃｈＭ
ＯＳＦＥＴ７０４のゲートに生じる。この電圧Ｖ１
は、レベルシフタ用コンデンサ３００を介してトランジ
スタ７００／７０１の出力変化電圧分が高電源５１から
減じたものである。これによりＰｃｈＭＯＳＦＥＴ
７０４のゲート−ソース間電位ＶＧＳが発生し、Ｐｃ
ｈＭＯＳＦＥＴ７０４がＯＮし、出力には高電源
５１の電圧が現れる。又、ＰｃｈＭＯＳＦＥＴ７
０４のゲートに現れる電圧は、抵抗素子３０１を介して
充電される為、長時間維持する事はできない。この時間
は抵抗素子３０１とレベルシフタ容量３００で決定され
る。

【００３８】次にＰｃｈＭＯＳＦＥＴ７０４をＯ
ＦＦさせるため、時刻Ｐ３において、コントロール信号
６００をｈｉｇｈからｌｏｗに変化させる。この時、Ｐ
ｃｈＭＯＳＦＥＴ７０４のゲート電圧と高電源電圧
との差はＶ２であり、この電圧よりトランジスタ７００
／７０１の変化分が現れる為、高電源電圧よりＶ３だけ
大きな値となる。この電位に対し、ツェナーダイオード
の順電流が流れ、その結果、ＰｃｈＭＯＳＦＥＴ
７０４のゲート電圧は、高電源５１にリセットされ、Ｏ
ＦＦする。

【００３９】次に、時刻Ｐ４において、コントロール信
号６００をｈｉｇｈからｌｏｗに変化させる。これによ
りＮｃｈＭＯＳＦＥＴ７０５はＯＮし、出力５０
０には低電源が現れる。この結果５００には低電源電圧
および高電源電圧の駆動パルスを発生する事ができる。

【００４０】高電源電圧回路およびＩＣでは、高圧部の
トランジスタ制御を行うにあたり、図２７の様にプルア
ップ抵抗３１０によるレベル変換方式があるが、スイッ
チング速度を上げようとすると、抵抗３１０の値は小さ
くなり、直流損失が大きくなってしまい、抵抗の発熱が
大きいばかりか、電源に負担がかかり、ＩＣ化には適さ
ない。また、抵抗３１０の値を大きくすれば、スイッチ
ング速度は遅くなる。そこで、一般的には前述した図２
５の構成が採用されている。

【００４１】しかし、図２４に示す回路構成では、１回
路当たり２個の出力トランジスタ７０４／７０５が必要
な上、これらを個別に制御するバッファトランジスタ７
００／７０１／７０２／７０３、レベルシフタ用コンデ
ンサ３００、プルアップ抵抗３０１、ツェナーダイオー
ド３０２が必要となる。更に、レベルシフタ用コンデン
サ３００においては、高耐圧が要求され、且つ前述した
様に抵抗３０１とともに駆動時間を決定するため、大容
量が要求される。

【００４２】又、図２４のＩＣの集積化をしたものを図
２８に示すが、高圧コンデンサ３００−１〜３００−ｎ
は電極間の距離を要求し、総容量は面積を要求するた
め、チップ面積は膨大なものになる。更に、ＰｃｈＭ
ＯＳＦＥＴはＮｃｈＭＯＳＦＥＴに比べ、その形状
は大きく、例えば６４ｃｈのＩＣ化を考えるとコンデン
サ部が６４個と出力トランジスタが２４個必要となり、
チップ面積が増大し、その価格は高価なものになる。

【００４３】本発明は、このような問題に鑑みてなされ
たものであり、画像形成装置が備える制御電極の駆動回
路を小規模に構成することができ、しかも駆動信号に波
形歪を生じない画像形成装置が備える制御電極の駆動回
路を提供することを目的とする。

【００４４】また、本発明は、集積化した際のＩＣのチ
ップ面積を飛躍的に小さくする事で、低価格の駆動ＩＣ
を提供する事を目的とする。

【００４５】

【課題を解決するための手段】本発明は、電気力により
顕像剤を飛翔させて可視像を形成する画像形成装置に設
けられた顕像剤の飛翔を制御する制御電極の駆動回路で
ある。請求項１に記載の発明は、ソースを高電源に接続
した第１半導体スイッチと、アノード側を前記第１半導
体スイッチのドレインに共通接続した複数のダイオード
と、前記複数のダイオードのそれぞれのカソード側にド
レインを接続すると共にソースを低電源に共通接続した
複数の第２半導体スイッチと、を備えた画像形成装置が
備える制御電極の駆動回路である。そして、前記第１半
導体スイッチが、前記制御電極を駆動する基準となる時
刻を起点とする第１の期間において、オンした後にオフ
し、前記複数の第２半導体スイッチの一部が、前記時刻
を起点とする第２の期間において、オフした後にオン
し、且つ他が、前記時刻を起点とする第３の期間におい
て、オフした後にオンして、前記第２半導体スイッチの
ドレイン側に現れる前記高電源または前記低電源の何れ
かの電位を前記制御電極に出力する。前記第２の期間
は、前記第１の期間よりも長く、且つ前記第３の期間よ
りも短い。

【００４６】また、請求項２に記載の発明は、ソースを
高電源に接続した複数の第１半導体スイッチと、アノー
ド側を前記複数の第１半導体スイッチの何れかのドレイ
ンに接続した複数のダイオードと、前記複数のダイオー
ドのそれぞれのカソード側にドレインを接続すると共に
ソースを低電源に接続した複数の第２半導体スイッチ
と、を備えた画像形成装置が備える制御電極の駆動回路
である。そして、前記第１半導体スイッチが、前記制御
電極を駆動する基準となる時刻を起点とする第１の期間
において、オンした後にオフし、前記複数の第２半導体
スイッチの一部が、前記時刻を起点とする第２の期間に
おいて、オフした後にオンし、且つ他が、前記時刻を起
点とする第３の期間において、オフした後にオンして、
前記第２半導体スイッチのドレイン側に現れる電位を前
記制御電極に出力する。前記第２の期間は、前記第１の
期間よりも長く、且つ前記第３の期間よりも短い。

【００４７】また、請求項３に記載の発明は、ソースを
高電源に接続した第１半導体スイッチと、アノード側を
前記第１半導体スイッチのドレインに接続した複数のダ
イオードと、前記複数のダイオードのそれぞれのカソー
ド側にドレインを接続すると共にソースを複数の低電源
の何れかに接続した複数の第２半導体スイッチと、を備
えた画像形成装置が備える制御電極の駆動回路である。
そして、前記第１半導体スイッチが、前記制御電極を駆
動する基準となる時刻を起点とする第１の期間におい
て、オンした後にオフし、前記複数の第２半導体スイッ
チの一部が、前記時刻を起点とする第２の期間におい
て、オフした後にオンし、且つ他が、前記時刻を起点と
する第３の期間において、オフした後にオンして、前記
第２半導体スイッチのドレイン側に現れる電位を前記制
御電極に出力する。前記第２の期間は、前記第１の期間
よりも長く、且つ前記第３の期間よりも短い。

【００４８】また、請求項４に記載の発明は、ソースを
複数の高電源の何れかに接続した複数の第１半導体スイ
ッチと、アノード側を前記複数の第１半導体スイッチの
何れかのドレインに接続した複数のダイオードと、前記
複数のダイオードのそれぞれのカソード側にドレインを
接続すると共にソースを低電源に接続した複数の第２半
導体スイッチと、を備えた画像形成装置が備える制御電
極の駆動回路である。そして、前記第１半導体スイッチ
が、前記制御電極を駆動する基準となる時刻を起点とす
る第１の期間において、オンした後にオフし、前記複数
の第２半導体スイッチの一部が、前記時刻を起点とする
第２の期間において、オフした後にオンし、且つ他が、
前記時刻を起点とする第３の期間において、オフした後
にオンして、前記第２半導体スイッチのドレイン側に現
れる電位を前記制御電極に出力する。前記第２の期間
は、前記第１の期間よりも長く、且つ前記第３の期間よ
りも短い。

【００４９】また、請求項５に記載の発明は、請求項３
に記載の画像形成装置が備える制御電極の駆動回路であ
って、複数の低電源の電圧がそれぞれ異なったことを特
徴とする。

【００５０】また、請求項６に記載の発明は、請求項４
に記載の画像形成装置が備える制御電極の駆動回路であ
って、複数の高電源の電圧がそれぞれ異なったことを特
徴とする。

【００５１】また、請求項７に記載の発明は、請求項１
から６の何れか１項に記載の画像形成装置が備える制御
電極の駆動回路であって、複数の第２導電型トランジス
タのそれぞれのドレイン側に容量素子を接続したことを
特徴とする。

【００５２】また、請求項８に記載の発明は、請求項１
から７の何れか１項に記載の画像形成装置が備える制御
電極の駆動回路であって、第１の期間が、出力に現れる
電位が高電源の電位に飽和するのに必要とする時間より
長く、且つ第２の期間が、制御電極に前記高電源の電位
が現れてからトナーの飛翔が生じるまでの時間よりも短
いことを特徴とする。

【００５３】また、請求項９に記載の発明は、請求項１
から６の何れか１項に記載の画像形成装置が備える制御
電極の駆動回路であって、第１及び第２導電型トランジ
スタが、それぞれＰ型及びＮ型電界効果トランジスタで
あることを特徴とする。

【００５４】請求項１０に記載の発明は、請求項１から
８の何れか１項に記載の画像形成装置が備える制御電極
の駆動回路であって、第１半導体スイッチはＰ型電界効
果トランジスタであり、第２半導体スイッチはＮＰＮ型
トランジスタであることを特徴とする。

【００５５】請求項１１に記載の発明は、請求項１から
８の何れか１項に記載の画像形成装置が備える制御電極
の駆動回路であって、第１半導体スイッチはＰ型電界効
果トランジスタであり、第２半導体スイッチはサイリス
タであることを特徴とする。

【００５６】請求項１２に記載の発明は、請求項１から
１１の何れか１項に記載の画像形成装置が備える制御電
極の駆動回路であって、複数のアノード側をドレインに
共通接続された第１半導体スイッチを集積化対象外とし
たことを特徴とする。

【００５７】請求項１３に記載の発明は、請求項１から
１１の何れか１項に記載の画像形成装置が備える制御電
極の駆動回路であって、複数のダイオードのアノード側
をドレインに共通接続された第１半導体スイッチの駆動
回路を集積化対象としたことを特徴とする。

【００５８】請求項１４に記載の発明は、請求項１から
１１の何れか１項に記載の画像形成装置が備える制御電
極の駆動回路であって、複数のダイオードのアノード側
をドレインに共通接続された第１半導体スイッチの駆動
回路の内コンデンサを集積化対象外としたことを特徴と
する。

【００５９】上記構成された本発明は、以下のように作
用する。即ち、請求項１及び７〜１４に記載の発明に係
る画像形成装置が備える制御電極の駆動回路によれば、
第１導電型トランジスタが第１の期間においてオンし、
この期間の経過後にオフする。また、一部の第２導電型
トランジスタは、第２の期間においてオフし、この期間
の経過後にオンする。さらに、他の第２導電型トランジ
スタは第３の期間においてオフし、この期間の経過後に
オンする。従って、第２の期間の経過後の第３の期間に
おいて、一部の第２導電型トランジスタのドレイン側に
は低電源の電位が現れ、他の第２導電型トランジスタの
ドレイン側には高電源の電位が維持される。

【００６０】また、請求項２及び７〜１４に記載の発明
に係る画像形成装置が備える制御電極の駆動回路によれ
ば、複数の第１導電型トランジスタが第１の期間におい
てオンし、この期間の経過後にオフする。また、一部の
第２導電型トランジスタは、第２の期間においてオフ
し、この期間の経過後にオンする。さらに、他の第２導
電型トランジスタは第３の期間においてオフし、この期
間の経過後にオンする。従って、第２の期間の経過後の
第３の期間において、一部の第２導電型トランジスタの
ドレイン側には低電源の電位が現れ、他の第２導電型ト
ランジスタのドレイン側には高電源の電位が維持され
る。このとき、他の第２導電型トランジスタのそれぞれ
のドレイン側に現れる高電位は、複数の第１導電型トラ
ンジスタの何れかを経て供給される。

【００６１】また、請求項３、５及び７〜１４に記載の
発明に係る画像形成装置が備える制御電極の駆動回路に
よれば、第１導電型トランジスタが第１の期間において
オンし、この期間の経過後にオフする。また、一部の第
２導電型トランジスタは、第２の期間においてオフし、
この期間の経過後にオンする。さらに、他の第２導電型
トランジスタは第３の期間においてオフし、この期間の
経過後にオンする。従って、第２の期間の経過後の第３
の期間において、一部の第２導電型トランジスタのドレ
イン側には低電源の電位が現れ、他の第２導電型トラン
ジスタのドレイン側には高電源の電位が維持される。こ
のとき、“一部の第２導電型トランジスタ”のそれぞれ
のドレイン側に現れる低電位は、複数の低電源の何れか
の電位となる。

【００６２】また、請求項４、６及び７〜１４に記載の
発明に係る画像形成装置が備える制御電極の駆動回路に
よれば、複数の第１導電型トランジスタが第１の期間に
おいてオンし、この期間の経過後にオフする。また、一
部の第２導電型トランジスタは、第２の期間においてオ
フし、この期間の経過後にオンする。さらに、他の第２
導電型トランジスタは第３の期間においてオフし、この
期間の経過後にオンする。従って、第２の期間の経過後
の第３の期間において、“一部の第２導電型トランジス
タ”のドレイン側には低電源の電位が現れ、“他の第２
導電型トランジスタ”のドレイン側には高電源の電位が
維持される。このとき、“他の第２導電型トランジス
タ”のそれぞれのドレイン側に維持される高電位は、複
数の複数の第１導電型トランジスタのそれぞれが接続さ
れる複数の高電源の何れかの電位となる。

【００６３】また、請求項７に記載の発明に係る画像形
成装置が備える制御電極の駆動回路によれば、“他の第
２導電型トランジスタ”のドレイン側に維持される高電
位は、第１の期間において充電される。そして、この第
１の期間が経過して第１導電型トランジスタがオフした
後においては、容量素子により安定的に維持される。

【００６４】請求項１〜１１に記載の発明によれば、従
来技術と比較して、レベルシフタ用回路部品やバッファ
トランジスタ等が不要となり、部品点数は画期的に削減
され，集積化の際ＩＣのチップ面積も低減する事が可能
である。

【００６５】請求項１２に記載に発明によれば、多数個
の出力を持つＩＣにおいて、第１半導体スイッチを介し
て流れる電流は大きく発熱がおおきいため、集積対象外
とする事で、チップの発熱を防げパッケージの小型化が
容易である。

【００６６】請求項１３に記載の発明によれば、第１半
導体スイッチを介して流れる電流が、パッケージの許容
範囲内であるとき、１チップ制御とする事が可能であ
り、外付け部品点数がなく、小型化が可能である。

【００６７】請求項１４に記載の発明によれば、集積化
（ＩＣ）に対して、生成面積を大きく占めるレベルシフ
タ容量を集積化対象外とする事で、ＩＣのチップ面積を
最小限に押さえる事が可能である。

【００６８】

【発明の実施の形態】以下、図１〜図９を参照して、本
発明の実施の形態について説明する。なお、各図におい
て、同一要素または相当する要素には、同一符号を付し
て、重複する説明を省略する。

【００６９】〔第１の実施の形態について〕先ず、図１
〜図５を参照して、本発明の第１の実施形態に係る画像
形成装置が備える制御電極の駆動回路について説明す
る。なお、以下の説明では、６４チャンネルの出力を有
する駆動回路を例とし、駆動信号のレベルとして＋１５
０Ｖまたは−２００Ｖを出力するものとするが、チャン
ネル数及び駆動信号のレベルは、これに限定されるもの
ではない。

【００７０】図１に示す本実施形態に係る制御電極の駆
動回路は、ソースを１５０Ｖの高電源８４に接続したＰ
型電界効果トランジスタ８８（第１半導体スイッチ）
と、アノード側を前記トランジスタ８８のドレインに共
通接続した複数のダイオード１０７−１〜１０７−６４
と、前記複数のダイオード１０７−１〜１０７−６４の
それぞれのカソード側にドレインを接続すると共にソー
スを−２００Ｖの低電源８５に接続したＮ型電界効果ト
ランジスタ８９−１〜８９−６４（複数の第２半導体ス
イッチ）とを備えて構成され、トランジスタ８９−１〜
８９−６４のドレイン（即ち、ダイオード１０７−１〜
１０７−６４のカソード側）が出力端子１０８−１〜１
０８−６４にそれぞれ接続される。この出力端子１０８
−１〜１０８−６４は、前述の図１８に示す制御電極２
６の給電線２８に接続され、ゲート２９に対して、駆動
信号の電位として高電源８４（＋１５０Ｖ）または低電
源８５（−２００Ｖ）の何れかの電位を選択して印加す
る。

【００７１】以下に、図２に示すタイミングチャートを
参照しながら、図１に示す駆動回路の動作について説明
する。なお、説明にあたっては、出力端子１０８−１〜
１０８−３にのみ注目して、他の出力端子についても同
様であるので説明を簡略する。先ず、最初に出力端子１
０８−１に＋１５０Ｖを出力し（このとき、出力端子１
０８−２及び１０８−３には、−２００Ｖを出力す
る）、次に出力端子１０８−２に＋１５０Ｖを出力する
（このとき、出力端子１０８−１及び１０８−３には、
−２００Ｖを出力する）場合について説明する。

【００７２】初期状態では、トランジスタ８８がオフし
ており、トランジスタ８９−１〜８９−３がオンしてい
るものとする。この場合、出力端子１０８−１〜１０８
−３には、トランジスタ８９−１〜８９−３を介して電
源８５の電位（−２００Ｖ）が、駆動信号のレベルとし
て現れる。次に、制御電極を駆動する基準となる時刻ｔ
１においてトランジスタ８８をオンさせる。このとき、
高電源８４と低電源８５との短絡を避ける必要があるこ
とから、同時刻ｔ１でトランジスタ８９−１〜８９−３
を同時にオフさせる。この結果、出力端子１０８−１〜
１０８−３には、それぞれダイオード１０７−１〜１０
７−３及びトランジスタ８８を介して高電源８４の電位
（＋１５０Ｖ）が現れる。

【００７３】次に、時刻ｔ２でトランジスタ８８をオフ
させた後、時刻ｔ３でトランジスタ８９−１を除いてト
ランジスタ８９−２及び８９−３をオンさせる。この結
果、出力端子１０８−２及び１０８−３にはトランジス
タ８９−２及び８９−３を介して低電源８５の電位（−
２００Ｖ）が現れる。このとき、トランジスタ８９−１
はオフを維持するので、出力端子１０８−１には、高電
源８４から与えられた電位（＋１５０Ｖ）が、寄生容量
により維持される。次に、時刻ｔ４でトランジスタ８９
−１がオンすると、出力端子１０８−１にも低電源８５
の電位（−２００Ｖ）が現れ、全ての出力端子の電位が
初期状態に戻る。

【００７４】即ち、トランジスタ８８は、時刻ｔ１〜ｔ
２の期間Ｔ１（第１の期間）においてオンし、この期間
Ｔ１の経過後にオフする。また、トランジスタ８９−２
及び８９−３（一部の第２半導体スイッチ）は、時刻ｔ
１〜ｔ３の期間Ｔ２（第２の期間）においてオフし、こ
の期間Ｔ２の経過後にオンする。さらに、トランジスタ
８９−１は、時刻ｔ１〜ｔ４の期間（第３の期間）にお
いてオフし、この期間Ｔ３の経過後にオンする。ここ
で、時刻ｔ１〜ｔ３の期間Ｔ２（第２の期間）は、時刻
ｔ１〜ｔ２の期間Ｔ１（第１の期間）より長く、且つ時
刻ｔ１〜ｔ４の期間Ｔ３（第３の期間）よりも短く設定
する。

【００７５】このように各トランジスタの導通を制御す
れば、時刻ｔ３〜時刻ｔ４の期間において、出力端子１
０８−１にのみ高電源８４の電位（＋１５０Ｖ）が現
れ、他の出力端子には低電源８５の電位（−２００Ｖ）
が選択的に現れる。従って、この期間、駆動回路は、出
力端子１０８−１に接続される制御電極のゲートに＋１
５０Ｖを印加し、負に帯電したトナー流がこのゲートを
選択的に通過するように、制御電極を駆動制御する。

【００７６】しかし、時刻ｔ１〜時刻ｔ３の期間Ｔ２に
おいて、一律に全ての出力端子に＋１５０Ｖが現れ、画
像信号とは無関係に全てのゲートがトナー流の通過を許
容する状態となる。仮に、画像信号とは無関係にトナー
がゲートを通過するものとすれば、形成される画像の一
部がつぶれ、画像が不良となる。

【００７７】そこで、以下のように、期間Ｔ１およびＴ
２を制御する。先ず、トランジスタ８８がオンする期間
Ｔ１は、少なくとも、各出力端子１０８−１〜１０８−
３の電位が電源８８の電位（１５０Ｖ）に安定する時間
を必要とし、この一方、上述したように、電源間の短絡
を回避する必要から、トランジスタ８９−１〜８９−３
がオフする期間Ｔ２は、トランジスタ８８が導通する期
間Ｔ１よりも短くすることはできない。また、図３に示
す特性図から理解されるように、駆動信号のパルス幅
（時刻ｔ３−時刻ｔ１に相当）に対する画像のドット径
は、このパルス幅が約３０μｓｅｃ以下ではほとんどゼ
ロに等しく、トナーの飛翔は行われない。

【００７８】このことから、図２において、期間Ｔ１が
３０μｓｅｃ以下であれば、すべてのゲートに高電源８
４の電位（＋１５０Ｖ）が与えられても、トナーの飛翔
は起こらず、画像のつぶれは生じないこととなる。この
ような特性に着目して、図２に示す期間Ｔ１，Ｔ２，Ｔ
３として、例えばそれぞれ１５μｓｅｃ，２５μｓｅ
ｃ，２００μｓｅｃが設定される。

【００７９】なお、上述したように、期間Ｔ１は出力端
子の寄生容量の充電時間に依存するが、この充電時間
は、１５μｓｅｃよりも遥かに小さく、この場合、余裕
をもって充電することができる。そこで、この期間Ｔ１
をもっと短く設定することも可能ではあるが、寄生容量
の値が使用環境（温度や湿度）の影響を受けて変動する
場合があり、この場合、充電時間が短いと、充電電位
（駆動信号のレベル）が変動する。そこで、期間Ｔ１と
して、上述の画像のつぶれを生じない範囲で、寄生容量
が変動しても出力電位（充電電位）が飽和するのに十分
な時間を設定することが望ましい。

【００８０】次に、出力端子１０８−２にのみ１５０Ｖ
を出力する場合について説明する。この場合、図２に示
す動作の基準となる時刻ｔ５において、同様にトランジ
スタ８８をオンさせると共にトランジスタ８９−１〜８
９−３をオフさせ、全ての出力端子に高電源８４の電位
（＋１５０Ｖ）を出力した後にトランジスタ８８をオフ
する。この後、時刻ｔ６においてトランジスタ８９−２
を除くトランジスタ８９−１，８９−３をオンさせ、こ
の後、時刻ｔ７に至ってトランジスタ８９−２もオンさ
せる。

【００８１】このように各トランジスタの導通を制御す
れば、図２に示す時刻ｔ６〜ｔ７の期間において、出力
端子１０８−２にのみ＋１５０Ｖが現れ、他の出力端子
には−２００Ｖが現れる。従って、この期間、駆動回路
は、出力端子１０８−２に接続される制御電極のゲート
にのみ＋１５０Ｖを選択的に印加し、負に帯電したトナ
ー流がこのゲートを通過するように、制御電極を駆動制
御する。

【００８２】次に、図１に示す各トランジスタの導通制
御を、図４にそのタイミングチャートを示すように行う
ものとしてもよい。この場合、初期状態では、トランジ
スタ８８及び８９−１〜８９−３の全てをオフさせる。
この初期状態から先ず、トランジスタ８８のみを時刻ｔ
１から期間Ｔ１にわたってオンさせて、全ての出力端子
の電位を＋１５０Ｖとした後、トランジスタ８９−２及
び８９−３のみを時刻ｔ３から期間Ｔ０１にわたってオ
ンさせる。この結果、時刻ｔ３からｔ４にわたって、出
力端子８９−１にのみ、＋１５０Ｖが現れ、これが制御
電極のゲートに選択的に与えられる。

【００８３】この制御方法によれば、駆動信号の電位を
切り替えるときにのみ、一定期間だけトランジスタをオ
ンさせ、他の期間ではオフさせるので、前述の図２に示
す制御方法の比較して消費電力を抑えることができる。
従って、素子の発熱を抑えることができ、冷却手段を設
ける必要がない。

【００８４】しかし、この図４に示す制御方法によれ
ば、駆動信号の電位は出力端子に寄生する容量成分で維
持されるため、例えば前回転や後回転、或いは新たな記
録紙の給紙期間のように、長時間にわたってトナーに飛
翔を与えないように制御する必要がある場合、リークな
どにより寄生容量に充電された電荷が放電し、駆動信号
のレベルが変動することがある。

【００８５】従って、このような場合には、駆動信号の
レベルを切り替える必要がなくても、所定の周期で再充
電（リフレッシュ）して、出力電位を回復させる必要が
ある。このように、長時間にわたってトナーに飛翔を与
えないように制御する必要がある場合には、前述の図２
に示す制御方法を用いた方がよく、これによれば、トラ
ンジスタ８９−１〜８９−３を介して低電源８５の電位
（−２００Ｖ）が出力されるので、駆動信号のレベルを
この電位に安定的に維持することができる。

【００８６】なお、本実施形態の駆動回路では、トラン
ジスタ８８がオフした後は、出力端子に寄生する寄生容
量により高電位を維持するが、図５に示すように、意図
的に出力端子に容量１０９−１〜１０９−６４を接続し
て構成してもよい。これにより、より安定的に駆動信号
のレベルとして高電位を維持することができるものとな
る。

【００８７】また、図１に例示する構成は、１個のＰ型
電界効果トランジスタ８８に対して、６４個のＮ型電界
効果トランジスタを割り当てて６４チャンネルの出力ド
ライバを構成するものとしたが、例えば図６に示すよう
に、それぞれが３２チャンネルの２つのブロックに分割
して構成してもよい。即ち、この場合、Ｐ型トランジス
タ８８−１と、ダイオード１０７−１〜３２と、Ｎ型ト
ランジスタ８９−１から８９−３２とにより３２チャン
ネル分の駆動回路を構成し、Ｐ型トランジスタ８８−２
と、ダイオード１０７−３３〜１０７−６４と、Ｎ型ト
ランジスタ８９−３３〜８９−６４とにより、残りの３
２チャンネル分の駆動回路を構成する。

【００８８】この構成では、−２００Ｖの低電位を与え
る低電源８５−１及び８５−２を個別に、それぞれのブ
ロックに設けているが、これを１つに集約してもよい。
ただし、これを個別に設けて、異なる低電位を与えるも
のとすれば、後述するように、ゲートとトナー担持体２
２との距離に応じて、適切な電位を各ゲートに与えるこ
とができる。

【００８９】さらに、図７に示すように、トランジスタ
８８−１及び８８−２に対して、それぞれ＋１５０Ｖを
与える高電源８４−１及び８４−２を個別に接続して構
成してもよい。このように構成すれば、１個当たりのＰ
型トランジスタ８８−１，８８−２に流れる電流量を抑
えることができ、これらのトランジスタの発熱量を抑え
ることができる。さらにまた、低電源８５−１と８５−
２とが異なる電位を与えるものとすれば、後述するよう
に、ゲートとトナー担持体２２との距離に応じて、適切
な高電位を各ゲートに与えることができる。

【００９０】〔第２の実施の形態について〕次に、図８
及び図９を参照しながら、本発明の第２の実施形態に係
る駆動回路について説明する。前述した第１の実施形態
の駆動回路は、制御電極のゲートに対して、駆動信号の
レベルとして、＋１５０Ｖまたは−２００Ｖの何れかを
与えるものであるが、例えばトナーの飛翔を許容する１
５０Ｖを全てのゲートに対して与えたとしても、各ゲー
トとトナー担持体２２との距離が異なるため、ゲート近
傍での電界が異なり、トナーの飛翔状態が異なったもの
となる。

【００９１】即ち、図８に模式的に示すように、制御電
極２６は平面的であるのに対して、トナー担持体２２の
外周面は曲面をなす。従って、同図において、例えば制
御電極２６に形成されたゲート２９−１と２９−２では
トナー担持体２２の外周面に対する距離が異なり、これ
らに同一電位を印加したとしても、これらのゲート近傍
での電界の状態は異なったものとなる。このため、同一
の電位を与えたとしても、トナー担持体２からの対向電
極２５に向けて飛翔するトナーの飛翔状態が、ゲートの
位置により異なったものとなる。

【００９２】そこで、本実施形態では、トナー担持体２
２との距離に応じて制御電極のゲートに印加する電位を
調整することにより、ゲートの位置によるトナーの飛翔
状態の差異を是正する。即ち、本実施形態に係る駆動回
路は、図９に例示するように、図１に示す第１の実施形
態に係る駆動回路の構成において、例えばトランジスタ
８９−１のソースに低電源８５−１を接続し、他のトラ
ンジスタ８９−２〜８９−６４のソースには低電源８５
−２を接続する。ただし、この電源８５−２が与える電
位として、電源８５−１よりもさらに低い電位を設定す
る。

【００９３】そして、例えば、出力端子１０８−１を図
８に示すゲート２９−１に接続し、出力端子１０８−２
をゲート２９−２に接続すると、トナー担持体２２に接
近したゲート２９−２には、ゲート２９−１よりも低い
電位が印加されるので、これらのゲートには、トナー担
持体２２からの距離に応じて、その近傍での電界の状態
を同等に制御することができ、トナーの飛翔状態（この
場合、トナーに飛翔を与えない状態）を合わせることが
できる。

【００９４】同様にして、図７に示す構成において、電
源８４−１と電源８４−２との電圧を適切に選択するこ
とにより、トナーに飛翔を与える電界状態を合わせるこ
とができ、また、図６及び図７に示す電源８５−１と電
源８５−２との電圧を適切に選択することにより、トナ
ーに飛翔を与えない電界状態を合わせることができ、ゲ
ートの位置に起因する画像の濃淡度あるいはドット径の
不均一性を排除することができる。

【００９５】また、例えば、図１に示す第１の実施形態
の構成において、トランジスタ８８とトランジスタ８９
−１〜８９−６４の何れかとが、仮にノイズなどにより
同時にオンすると、高電源８４と低電源８５とが短絡し
て、これらの電源や駆動回路を構成する素子が破壊され
る。そこで、トランジスタ８８とトランジスタ８９−１
〜８９−６４との間に、例えば抵抗素子などの保護回路
を設けて構成してもよい。第２に実施形態の構成に対し
ても、同様に保護回路を設けてもよい。

【００９６】また、上述の第１の実施形態では、トナー
に飛翔を与えない場合であっても、トランジスタ８８を
一時的にオンさせて、全ての出力を一旦＋１５０Ｖとし
た後に、選択的に−２００Ｖに切り替えて制御するもの
としたため、出力の充放電が頻繁に行われ、その分、消
費電力が増加する。

【００９７】そこで、例えば全てのゲートの電位をトナ
ーに飛翔を与えない状態に制御する場合、この状態を判
別する判別回路を別途設け、この判別回路の判別結果に
基づき、トランジスタ８８及びトランジスタ８９−１〜
８９−６４の全てを強制的にオフさせるように制御すれ
ば、これらのトランジスタが不要な動作を行うことがな
く、消費電力の増加を抑えることができる。第２の実施
形態に対しても、同様に制御することが可能である。

【００９８】さらに、第１の実施形態において、消費電
力の増加を許容すれば、トランジスタ８８を常時オンさ
せておいてもよい。この場合、トランジスタ８８は一種
のプルアップ抵抗として機能し、トランジスタ８９−１
〜８９−６４を選択的にオンさせることにより、−２０
０Ｖを出力する出力端子を選択する（他の端子には＋１
５０Ｖが出力される）。このとき、トランジスタ８８を
飽和領域に固定してオンするものとすれば、これを流れ
る電流が必要以上に流れることがなく、消費電力を有効
に抑えることができる。第２の実施形態に対しても、同
様に構成することが可能である。

【００９９】さらにまた、上述の第１の実施形態では、
トナー担持体２２を接地して構成したが、例えばトナー
担持体２２が−２００Ｖにバイアスされたものである場
合には、高電源８４を＋３５０Ｖの電位を与えるものと
すれば、トランジスタ８９−１〜８９−６４のソースを
接地すればよい。従って、この場合、低電源８５を省く
ことができ、より簡略に装置を構成することができる。
なお、この場合、トナー担持体２２のバイアスにより消
費される電力は、上述の駆動回路のトランジスタのオン
／オフにより消費される電力に比較して極めて少ないた
め、トナー担持体２２を−２００Ｖにバイアスするため
の電源の電流容量は極めて小さいもので足りる。

【０１００】〔集積化について〕次に、上記実施形態に
基づき、集積化した具体的回路について説明する。図１
０は、集積化の際の基本回路（１ｃｈ）である。この基
本回路は、第１の実施形態と同様に、ソースを高電源５
１に接続したＰｃｈＭＯＳＦＥＴ７０９と、アノ
ード側をＰｃｈＭＯＳＦＥＴ７０９のドレインに
接続したダイオード３０３と、ダイオード３０３のカソ
ード側にドレインを接続すると共にソースを低電源５２
に接続したＮｃｈＭＯＳＦＥＴ７０８とを備えて
構成され、ＮｃｈＭＯＳＦＥＴ７０８のドレイン
が出力端子５０１に接続されている。そして、ロジック
用電源５０にソースを接続すると共に、ドレイン同士を
接続するＰｃｈＭＯＳＦＥＴ７０６およびＮｃｈ
ＭＯＳＦＥＴ７０７を設け、このドレインをＮｃ
ｈＭＯＳＦＥＴ７０８のゲートに接続する。この
動作については、上記第１の実施形態で説明したので、
ここでは省略する。

【０１０１】図１０の基本回路は、従来技術の図２４と
比較して、レベルシフタ用回路部品である抵抗３０１、
ツェナーダイオード３０２および本駆動用コントロール
信号６００とこれに接続されるバッファトランジスタ７
００／７０１が不要となる。又、ＩＣ化で最大の課題で
あるコンデンサ３００が不要となり、部品点数は画期的
に削減され集積化の際ＩＣのチップ面積も低減する事が
可能である。

【０１０２】図１０の基本回路は、電界効果トランジス
タで記述したものであるが、ＮｃｈＭＯＳＦＥＴ７
０８の替わりに図１１の様にサイリスタ７１２や図１２
の様にトランジスタ７１６でもよい。また、図５と同様
に、出力端子と低電源５２に容量３０６を接続して、安
定的に駆動信号のレベルとして高電位を維持する構造に
してもよい（図１３参照）。又、電源電圧５０／５１／
５２特定されたものではない。

【０１０３】図１４は、図１０の基本回路におけるｎチ
ャネル数の出力を持つＩＣの集積化例であるが、この例
ではＰｃｈＭＯＳＦＥＴ７０９は外置きとした。
集積化を行った場合出力を制御するトランジスタ７０８
はチャネル数７０８−１から７０８−ｎ個で構成され、
これら出力を制御するトランジスタ７０８を制御する一
対のコンプリメンタリトランジスタ７０６／７０７もｎ
組で構成されている。

【０１０４】従来のＩＣ構造図２７に比べると画期的に
トランジスタ及び部品が減少しているのがわかる。この
例では、ＰｃｈＭＯＳＦＥＴ７０９は集積化対象
としていないが、当該ＩＣを複数個使用する場合（例え
ば２０個）は１個でよく、本トランジスタ７０９を駆動
するレベルシフタ用コンデンサ等を集積化せずにすむた
め、ＩＣ面積をむだに使用する必要がなくＩＣ面積を低
減できる。例えば６４ｃｈでの集積化を考えた場合、出
力トランジスタ（７０４）６４個、コントロールトラン
ジスタ（７００／７０１）１２８個、レベルシフタ回路
抵抗素子（３０１）６４個、コンデンサ（３００）６４
個の削減が計れるものである。

【０１０５】また、多数個の出力を持つＩＣにおいて
は、ＰｃｈＭＯＳＦＥＴ７０９を介して流れる電
流は大きく発熱がおおきいため、集積対象外とする事
で、チップの発熱を防げパッケージの小型化が容易であ
る。

【０１０６】図１５は、ＰｃｈＭＯＳＦＥＴ７０
９を集積化の対象とした場合である。この回路は、Ｐｃ
ｈＭＯＳＦＥＴ７０９のドレインに複数のダイオ
ード３０３−１〜３０３−ｎのアノード側が共通接続さ
れている。駆動回路であるドレイン同士を接続したＰｃ
ｈＭＯＳＦＥＴ７０６およびＮｃｈＭＯＳＦＥ
Ｔ７０７を設け、これを駆動回路として、ＰｃｈＭ
ＯＳＦＥＴ７０９のゲートにコンデンサ３１０を介
して、駆動回路のドレインを接続している。ＰｃｈＭ
ＯＳＦＥＴ７０９のソースとゲート間には抵抗３１
１とダイオード３１２が並列接続されている。Ｐｃｈ
ＭＯＳＦＥＴ７０９を介して流れる電流が、パッケ
ージの許容範囲内であるとき、１チップ制御とする事が
可能であり、外付け部品点数がなく、小型化が可能であ
るとともに価格的にも有利である。

【０１０７】図１５と同様の回路であっては（図１６参
照）、集積化の際、ＩＣチップ面積を大きく占めるコン
デンサ３１０のみを集積化対象外とし、部品点数の削減
及び小型化が更に計れるものである。

【０１０８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、以下のような効果を得ることができる。即
ち、請求項１及び７〜１４に記載の発明によれば、第１
半導体スイッチで全ての出力端子に対して一旦高電源の
電位を与え、その後、複数の第２半導体スイッチを選択
的にオンさせて、低電源の電位を選択的に出力するよう
に構成したので、高電源の電位を供給する第１半導体ス
イッチの数を低減させることができる。

【０１０９】従って、第１半導体スイッチとしてＰ型電
界効果型トランジスタを用いた場合、Ｎ型電界効果トラ
ンジスタに比較してサイズが大きいＰ型電界効果トラン
ジスタの数を決定的に少なくすることができるので、Ｌ
ＳＩとして具現する場合のチップ面積を有効に縮小する
ことができ、装置の小型化及びコストダウンを図ること
ができる。また、プルアップ抵抗を用いた駆動回路に比
較して波形歪を有効に抑えることができ、プッシュプル
形式の回路と同様の良好な出力信号（駆動信号）を得る
ことができる。

【０１１０】また、請求項２及び７〜１４に記載の発明
によれば、高電源の電位を供給する第１半導体スイッチ
を複数設けたので、１つの第１半導体スイッチを流れる
電流量を低減することができ、素子の発熱量を有効に抑
えることができる。従って、温度の依存性を有するトラ
ンジスタの特性を維持するための冷却装置を必要とせ
ず、このためのコストを低減することができる。

【０１１１】また、請求項３、５及び７〜１４に記載の
発明によれば、複数の第２半導体スイッチを複数の低電
源の何れかに接続して設けたので、制御電極に与える低
電位を複数の低電源の電位の何れかに選択することがで
きる。従って、制御電極のゲートの位置に応じて適切な
低電位を与えることができ、トナーの飛翔状態を整合さ
せることができ、高品位な画像を形成することができ
る。また、１つの低電源の電源容量を減らすことができ
るので、全体として電源のコストダウンを図ることがで
きる。

【０１１２】また、請求項４、６及び７〜１４に記載の
発明によれば、複数の第１半導体スイッチを複数の高電
源の何れかに接続して設けたので、制御電極に与える高
電位を複数の低電源の電位の何れかに選択することがで
きる。従って、制御電極のゲートの位置に応じて適切な
高電位を与えることができ、トナーの飛翔状態を整合さ
せることができ、高品位な画像を形成することができ
る。また、１つの高電源の電源容量を減らすことができ
るので、全体として電源のコストダウンを図ることがで
きる。

【０１１３】また、請求項７に記載の発明によれば、第
２半導体スイッチのドレイン側（出力端子側）に容量素
子を設けたので、第１及び第２半導体スイッチがオフし
た後に、出力端子の駆動信号の電位を、環境の変動の影
響を受けることなく安定的に保持することができ、制御
電極の制御の安定化を図ることができる。

【０１１４】請求項１〜１１に記載の発明によれば、従
来技術と比較して、レベルシフタ用回路部品やバッファ
トランジスタ等が不要となり、部品点数は画期的に削減
され集積化の際ＩＣのチップ面積も低減する事が可能で
ある。特に、複数出力を持つＩＣの場合ではこの効果は
大きい。

【０１１５】請求項１２に記載に発明によれば、多数個
の出力を持つＩＣにおいて、第１半導体スイッチを介し
て流れる電流は大きく発熱がおおきいため、集積対象外
とする事で、チップの発熱を防げパッケージの小型化が
容易である。

【０１１６】請求項１３に記載の発明によれば、第１半
導体スイッチを介して流れる電流が、パッケージの許容
範囲内であるとき、１チップ制御とする事が可能であ
り、外付け部品点数がなく、小型化が可能である。

【０１１７】請求項１４に記載の発明によれば、集積化
（ＩＣ）に対して、生成面積を大きく占めるレベルシフ
タ容量を集積化対象外とする事で、ＩＣのチップ面積を
最小限に押さえる事が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る駆動回路の構成
図である。

【図２】本発明の第１の実施形態に係る駆動回路の動作
方法を説明するためのタイミングチャートである。

【図３】トナーに飛翔を与えるためのパルス幅と画像の
ドット径との関係を示す特性図である。

【図４】本発明の第１の実施形態に係る駆動回路の他の
動作方法を説明するためのタイミングチャートである。

【図５】出力端子側に容量素子を設けて構成した本発明
の第１の実施形態に係る駆動回路の構成図である。

【図６】本発明の第１の実施形態を拡張して構成した駆
動回路の構成図である。

【図７】本発明の第１の実施形態を拡張して構成した駆
動回路の構成図である。

【図８】本発明の第２の実施形態に係る駆動回路の前提
を説明するための説明図である。

【図９】本発明の第２の実施形態に係る駆動回路の構成
図である。

【図１０】集積化の際の基本回路である。

【図１１】集積化の際の他の基本回路のブロック図であ
る。

【図１２】集積化の際の更に他の基本回路のブロック図
である。

【図１３】集積化の際の更に他の基本回路のブロック図
である。

【図１４】図１０の基本回路におけるｎチャネル数の出
力を持つＩＣの集積化例を示すブロック図である。

【図１５】ＩＣの集積化の他の例を示すブロック図であ
る。

【図１６】ＩＣの集積化の更に他の例を示すブロック図
である。

【図１７】ディジタル複写機の概略断面図である。

【図１８】ディジタル複写機の画像形成部の構成図であ
る。

【図１９】制御電極の上面図である。

【図２０】マトリックス型制御電極の上面図である。

【図２１】ディジタル複写機の複写の動作を説明するた
めのフローチャートである。

【図２２】カラー画像形成装置の画像形成部の構成図で
ある。

【図２３】プルアップ抵抗を用いた駆動回路の構成図で
ある。

【図２４】プルアップ抵抗を用いた駆動回路の動作を説
明するための波形図である。

【図２５】一般的なコンプリメンタリ構造のＩＣの構造
図である。

【図２６】このＩＣ回路のタイミングチャートである。

【図２７】プルアップ法を採用したＩＣ回路の構造図で
ある。

【図２８】従来技術のｎ個の出力を持つ集積化例を示す
構造図である。

【符号の説明】

８４，８４−１，８４−２高電源８５，８５−１，８５−２低電源８８，８８−１，８８−２，Ｐ型電界効果トランジス
タ８９−１〜８９−６４Ｎ型電界効果トランジスタ１０７−１〜１０７−６４ダイオード１０８−１〜１０８−６４出力端子１０９−１〜１０９−６４容量素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/385 G03G 15/05

Claims

(57)【特許請求の範囲】

【請求項１】電気力により顕像剤を飛翔させて可視像
を形成する画像形成装置に設けられた顕像剤の飛翔を制
御する制御電極の駆動回路であって、ソースを高電源に接続した第１半導体スイッチと、アノード側を前記第１半導体スイッチのドレインに共通
接続した複数のダイオードと、前記複数のダイオードのそれぞれのカソード側にドレイ
ンを接続すると共にソースを低電源に共通接続した複数
の第２半導体スイッチと、を備え、前記第１半導体スイッチが、前記制御電極を駆動する基
準となる時刻を起点とする第１の期間において、オンし
た後にオフし、前記複数の第２半導体スイッチの一部
が、前記時刻を起点とする第２の期間において、オフし
た後にオンし、且つ他が、前記時刻を起点とする第３の
期間において、オフした後にオンして、前記第２半導体
スイッチのドレイン側に現れる前記高電源または前記低
電源の何れかの電位を前記制御電極に出力し、前記第２の期間は、前記第１の期間よりも長く、且つ前
記第３の期間よりも短いことを特徴とする画像形成装置
が備える制御電極の駆動回路。
【請求項２】電気力により顕像剤を飛翔させて可視像
を形成する画像形成装置に設けられた顕像剤の飛翔を制
御する制御電極の駆動回路であって、ソースを高電源に接続した複数の第１半導体スイッチ
と、アノード側を前記複数の第１半導体スイッチの何れかの
ドレインに接続した複数のダイオードと、前記複数のダイオードのそれぞれのカソード側にドレイ
ンを接続すると共にソースを低電源に接続した複数の第
２半導体スイッチと、を備え、前記第１半導体スイッチが、前記制御電極を駆動する基
準となる時刻を起点とする第１の期間において、オンし
た後にオフし、前記複数の第２半導体スイッチの一部
が、前記時刻を起点とする第２の期間において、オフし
た後にオンし、且つ他が、前記時刻を起点とする第３の
期間において、オフした後にオンして、前記第２半導体
スイッチのドレイン側に現れる電位を前記制御電極に出
力し、前記第２の期間は、前記第１の期間よりも長く、且つ前
記第３の期間よりも短いことを特徴とする画像形成装置
が備える制御電極の駆動回路。
【請求項３】電気力により顕像剤を飛翔させて可視像
を形成する画像形成装置に設けられた顕像剤の飛翔を制
御する制御電極の駆動回路であって、ソースを高電源に接続した第１半導体スイッチと、アノード側を前記第１半導体スイッチのドレインに接続
した複数のダイオードと、前記複数のダイオードのそれぞれのカソード側にドレイ
ンを接続すると共にソースを複数の低電源の何れかに接
続した複数の第２半導体スイッチと、を備え、前記第１半導体スイッチが、前記制御電極を駆動する基
準となる時刻を起点とする第１の期間において、オンし
た後にオフし、前記複数の第２半導体スイッチの一部
が、前記時刻を起点とする第２の期間において、オフし
た後にオンし、且つ他が、前記時刻を起点とする第３の
期間において、オフした後にオンして、前記第２半導体
スイッチのドレイン側に現れる電位を前記制御電極に出
力し、前記第２の期間は、前記第１の期間よりも長く、且つ前
記第３の期間よりも短いことを特徴とする画像形成装置
が備える制御電極の駆動回路。
【請求項４】電気力により顕像剤を飛翔させて可視像
を形成する画像形成装置に設けられた顕像剤の飛翔を制
御する制御電極の駆動回路であって、ソースを複数の高電源の何れかに接続した複数の第１半
導体スイッチと、アノード側を前記複数の第１半導体スイッチの何れかの
ドレインに接続した複数のダイオードと、前記複数のダイオードのそれぞれのカソード側にドレイ
ンを接続すると共にソースを低電源に接続した複数の第
２半導体スイッチと、を備え、前記第１半導体スイッチが、前記制御電極を駆動する基
準となる時刻を起点とする第１の期間において、オンし
た後にオフし、前記複数の第２半導体スイッチの一部
が、前記時刻を起点とする第２の期間において、オフし
た後にオンし、且つ他が、前記時刻を起点とする第３の
期間において、オフした後にオンして、前記第２半導体
スイッチのドレイン側に現れる電位を前記制御電極に出
力し、前記第２の期間は、前記第１の期間よりも長く、且つ前
記第３の期間よりも短いことを特徴とする画像形成装置
が備える制御電極の駆動回路。
【請求項５】複数の低電源の電圧がそれぞれ異なった
ことを特徴とする請求項３に記載の画像形成装置が備え
る制御電極の駆動回路。
【請求項６】複数の高電源の電圧がそれぞれ異なった
ことを特徴とする請求項４に記載の画像形成装置が備え
る制御電極の駆動回路。
【請求項７】複数の第２半導体スイッチのそれぞれの
ドレイン側に容量素子を接続したことを特徴とする請求
項１から６の何れか１項に記載の画像形成装置が備える
制御電極の駆動回路。
【請求項８】第１の期間は、出力に現れる電位が高電
源の電位に飽和するのに必要とする時間より長く、且つ
第２の期間は、制御電極に前記高電源の電位が現れてか
らトナーの飛翔が生じるまでの時間よりも短いことを特
徴とする請求項１から７の何れか１項に記載の画像形成
装置が備える制御電極の駆動回路。
【請求項９】第１及び第２半導体スイッチは、それぞ
れＰ型及びＮ型電界効果トランジスタであることを特徴
とする請求項１から８の何れか１項に記載の画像形成装
置が備える制御電極の駆動回路。
【請求項１０】第１半導体スイッチはＰ型電界効果ト
ランジスタであり、第２半導体スイッチはＮＰＮ型トラ
ンジスタであることを特徴とする請求項１から８の何れ
か１項に記載の画像形成装置が備える制御電極の駆動回
路。
【請求項１１】第１半導体スイッチはＰ型電界効果ト
ランジスタであり、第２半導体スイッチはサイリスタで
あることを特徴とする請求項１から８の何れか１項に記
載の画像形成装置が備える制御電極の駆動回路。
【請求項１２】複数のダイオードのアノード側に共通
接続された第１半導体スイッチを集積化対象外としたこ
とを特徴とする請求項１から１１の何れか１項に記載の
画像形成装置が備える制御電極の駆動回路。
【請求項１３】複数のダイオードのアノード側に共通
接続された第１半導体スイッチの駆動回路を集積化対象
としたことを特徴とする請求項１から１１の何れか１項
に記載の画像形成装置が備える制御電極の駆動回路。
【請求項１４】複数のダイオードのアノード側に共通
接続された第１半導体スイッチのゲートに容量を介して
接続される駆動回路を有し、該容量を集積化対象外とし
たことを特徴とする請求項１から１１の何れか１項に記
載の画像形成装置が備える制御電極の駆動回路。