JP4014548B2 - 半導体装置及びその製造方法 - Google Patents
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本発明の他の目的は、超高速のNPNトランジスタ及び高速のPNPトランジスタに加え、更に高速のPMOSトランジスタ及びNMOSトランジスタが同一チップに形成された半導体装置を、従来に比べ工程数が大幅に削減されたプロセスで製造できるようにすることである。
縦形構造のPNPトランジスタとNPNトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
基板の全面にPNPトランジスタ部ではコレクタ領域となるP型のエピタキシャル層またはウェル層を形成し、NPNトランジスタ部ではコレクタ領域となるN型のエピタキシャル層またはウェル層を形成する第1の工程と、
エピタキシャル層またはウェル層の形成された前記基板に、第1の絶縁膜、第1の多結晶シリコン層を順次積層し、露光及びエッチング処理により該第1の多結晶シリコン層を各トランジスタ部毎に分離するとともに、該分離された多結晶シリコン層をNPNトランジスタ部ではP型に変換し、PNPトランジスタ部ではN型に変換する第2の工程と、
全面に第2の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第2の絶縁膜と前記分離された第1の多結晶シリコン層とを貫通する開口を形成し、前記第1の絶縁膜を露出させる第3の工程と、
NPNトランジスタ部をレジストパターンで保護し、PNPトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のP型のエピタキシャル層またはウェル層の表面と前記第1の多結晶シリコン層の底面の一部とを露出させた後、該開口内で少なくともN型の不純物を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長したエピタキシャル層の表面を熱酸化する第4の工程と、
PNPトランジスタ部をレジストパターンで保護し、NPNトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のN型のエピタキシャル層またはウェル層の表面と前記第1の多結晶シリコン層の底面の一部とを露出させた後、該記開口内で少なくともP型の不純物を含む層を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長したエピタキシャル層の表面を熱酸化する第5の工程と、
PNPトランジスタ部の、前記選択エピタキシャル層の上に、エミッタ電極となるP型の第2の多結晶シリコン層を形成し、NPNトランジスタ部の、前記選択エピタキシャル層の上に、エミッタ電極となるN型の第2の多結晶シリコン層を形成し、前記PNPトランジスタ部及びNPNトランジスタ部の前記第2の多結晶シリコン層からの不純物拡散により、エミッタ領域を形成する第6の工程とを実行し、
前記第4の工程のPNPトランジスタ部の選択エピタキシャル層の成長が、SiGe層の生成及びシリコン層の生成を含み、
前記第5の工程におけるNPNトランジスタ部の選択エピタキシャル層の成長が、シリコン層の成長、及びGe及びCを含むシリコン層の成長を含む
ことを特徴とする。
縦形構造のPNPトランジスタ及びNPNトランジスタと横型構造のPMOSトランジスタ及びNMOSトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
基板の全面にPNPトランジスタ部及びNMOSトランジスタではP型のエピタキシャル層を形成し、NPNトランジスタ部及びPMOSトランジスタ部ではN型のエピタキシャル層を形成する第1の工程と、
前記P型及びN型のエピタキシャル層の形成された前記基板に、第1の絶縁膜、第1の多結晶シリコン層を順次積層し、露光及びエッチング処理により前記第1の多結晶シリコン層を各トランジスタ部毎に分離し、該分離された第1の多結晶シリコン層をNPNトランジスタ部及びPMOSトランジスタ部ではP型に変換し、PNPトランジスタ部及びNMOSトランジスタ部ではN型に変換する第2の工程と、
全面に第2の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第2の絶縁膜と前記分離された第1の多結晶シリコン層とを貫通する開口を形成し、前記第1の絶縁膜を露出させる第3の工程と、
PNPトランジスタ部及びNMOSトランジスタ部をレジストパターンで保護し、前記P型のエピタキシャル層に、不純物を注入し、NPNトランジスタ部ではコレクタ領域を形成し、PMOSトランジスタ部では、チンネル直下の不純物濃度の増加した領域を形成し、NPNトランジスタ部及びPMOSトランジスタ部をレジストパターンで保護し、前記N型のエピタキシャル層に、不純物を注入し、PNPトランジスタ部ではコレクタ領域を形成し、PMOSトランジスタ部では、チンネル直下の不純物濃度の増加した領域を形成する第4の工程と、
NPNトランジスタ部及びPNPトランジスタ部をレジストパターンで保護し、PMOSトランジスタ部及びNMOSトランジスタ部のそれぞれにおいて前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第1の多結晶シリコン層の底面の一部とを露出させた後、前記開口内で前記基板のエピタキシャル層とストレス緩和するSiGeエピタキシャル層と該SiGeエピタキシャル層とストレス緩和しないシリコンエピタキシャル層を順次成長させ、該成長したシリコンエピタキシャル層の表面をそれぞれ熱酸化する第5の工程と、
NPNトランジスタ部、PMOSトランジスタ部、及びNMOSトランジスタ部をレジストパターンで保護し、PNPトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第1の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともN型の不純物を含む層を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長した選択エピタキシャル層の表面を熱酸化する第6の工程と、
PNPトランジスタ部、PMOSトランジスタ部、及びNMOSトランジスタ部をレジストパターンで保護し、NPNトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第1の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともP型の不純物を含む層を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長した選択エピタキシャル層の表面を熱酸化する第7の工程と
全面に第3の絶縁膜と第2の多結晶シリコン層を形成した後、該第2の多結晶シリコン層をエッチバックして各前記開口の側面にサイドウォール状に残存させた後、該残存する第2の多結晶シリコンをマスクとして各前記開口内の前記第3の絶縁膜及び前記熱酸化により形成された酸化膜をエッチングし、前記選択エピタキシャル層の表面を露出させた後に該表面を熱酸化することにより、PMOSトランジスタ及びNMOSトランジスタのゲート酸化膜を形成し、更に、レジストマスクを用いてPMOSトランジスタ部及びNMOSトランジスタ部にそれぞれ閾値電圧制御のための不純物イオンの注入を行う第8の工程と、
レジストパターンにより、NPNトランジスタ部及びPNPトランジスタ部の前記開口内に前記熱酸化により形成された酸化膜を除去した後、各トランジスタ部の開口に第3の多結晶シリコン層を形成し、更に不純物イオンの注入によりNPNトランジスタ部及びPMOSトランジスタ部では該第3の多結晶シリコン層をN型に変換して、PMOSトランジスタ部ではゲート電極を形成し、NPNトランジスタ部では、エミッタ電極を形成し、PNPトランジスタ部及びNMOSトランジスタ部では該第3の多結晶シリコン層をP型に変換して、NMOSトランジスタ部ではゲート電極を形成し、PNPトランジスタ部では、エミッタ電極を形成し、さらにアニールにより、ドライブインを行ってNPNトランジスタ部及びPNPトランジスタ部にエミッタ領域を形成する第9の工程とを実行し、
前記第6の工程におけるPNPトランジスタ部の選択エピタキシャル層の成長が、シリコンのエピタキシャル成長、及びSiGe層のエピタキシャル成長を含み、
前記第7の工程におけるNPNトランジスタ部の選択エピタキシャル層の成長が、シリコン層のエピタキシャル成長、及びGe、Cを含むシリコン層のエピタキシャル成長を含む
ことを特徴とする。
縦型構造のNPNトランジスタ及びPNPトランジスタと横型構造のNMOSトランジスタ及びPMOSトランジスタとが同一の基板に形成された半導体装置において、
(1) NPNトランジスタ及びPMOSトランジスタの形成されている部分では、前記基板にはN型のエピタキシャル層、絶縁膜、P型の多結晶シリコン層が順次積層され、前記絶縁膜に第1の開口が形成され、前記P型の多結晶シリコン層に前記第1の開口より小さい第2の開口が該第1の開口と同軸に形成され、前記第1の開口は前記N型のエピタキシャル層の表面から選択成長した単結晶層と前記P型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
PMOSトランジスタ部では、前記単結晶層はSiGe層と該SiGe層にチャネルとして積層されたN型のシリコン層とを含み、該N型のシリコン層の表面にゲート酸化膜が形成され、前記ゲート酸化膜の上に、ゲート電極が形成され、前記P型の多結晶シリコン層の底面からの不純物拡散によりソース及びドレインが該N型のシリコン層内に形成されており、前記SiGe層は前記基板のN型のエピタキシャル層とはストレス緩和しているが前記N型のシリコン層とはストレス緩和しておらず、
NPNトランジスタ部では、前記単結晶層はSiGe:C層をベースとして含み、さらにシリコン層を含み、前記N型のエピタキシャル層がコレクタを構成し、前記単結晶層の上に形成されたエミッタをさらに有し、
(2) PNPトランジスタ及びNMOSトランジスタの形成されている部分では、前記基板にはP型のエピタキシャル層、絶縁膜、N型の多結晶シリコン層が順次積層され、前記絶縁膜に第1の開口が形成され、前記N型の多結晶シリコン層に前記第1の開口より小さい第2の開口が該第1の開口と同軸に形成され、前記第1の開口の少なくとも一部が前記P型のエピタキシャル層の表面から選択成長した単結晶層と前記P型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
NMOSトランジスタ部では、前記単結晶層はSiGe層と該SiGe層にチャネルとして積層されたP型のシリコン層とを含み、該P型のシリコン層の表面にゲート酸化膜が形成され、前記ゲート酸化膜の上に、ゲート電極が形成され、前記N型の多結晶シリコン層からの不純物拡散によりソース及びドレインが該P型のシリコン層内に形成されており、前記SiGe層は前記基板のP型のエピタキシャル層とはストレス緩和しているが前記P型のシリコン層とはストレス緩和しておらず、
PNPトランジスタ部では、前記単結晶層はSiGe層をベースとして含み、さらに、シリコン層を含み、前記P型のエピタキシャル層がコレクタを構成し、前記単結晶層の上に形成されたエミッタをさらに有し、
(3) PNPトランジスタ部及びNPNトランジスタ部の前記エミッタ電極とPMOSトランジスタ部及びNMOSトランジスタ部の前記ゲート電極とが同じ層に形成されたものであり、
PMOSトランジスタ部及びNMOSトランジスタ部のソース電極及びドレイン電極がPNPトランジスタ部及びNPNトランジスタ部のベース電極と同じ層に形成されている、
ことを特徴とする。
・ベース幅が30nm以下のSiGe:C-HBTであり、キャリアベース走行時間τFは1.5psec以下。
・電流増幅率hFEは100以上。
・エミッタ長が5μm、実効エミッタ幅が0.2μmのときのべ−ス抵抗は50Ω以下。
・エミッタ長が5μm、実効エミッタ幅が0.2μmのときのコレクタ・ベース接合容量Cjcは7fF以下。
本方法も前に説明した第1の製造方法を基本とするものであり、図4のS115a,S115bに示した工程までは、第1の製造方法と同じであり、この工程で得られる断面構造を図8にS401a,S401bとして示す。
(1)P型シリコン層、不純物濃度5E16atoms/cc:50nm
(2)P型SiGe層、不純物濃度5E16atoms/cc:30nm
(3)N型SiGe層、ピーク不純物濃度5E19atoms/cc、:10nm
(4)N-型SiGe層:20nm
(5)N-型シリコン層:25nm
Claims (8)
- 縦形構造のPNPトランジスタとNPNトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
基板の全面にPNPトランジスタ部ではコレクタ領域となるP型のエピタキシャル層またはウェル層を形成し、NPNトランジスタ部ではコレクタ領域となるN型のエピタキシャル層またはウェル層を形成する第1の工程と、
エピタキシャル層またはウェル層の形成された前記基板に、第1の絶縁膜、第1の多結晶シリコン層を順次積層し、露光及びエッチング処理により該第1の多結晶シリコン層を各トランジスタ部毎に分離するとともに、該分離された多結晶シリコン層をNPNトランジスタ部ではP型に変換し、PNPトランジスタ部ではN型に変換する第2の工程と、
全面に第2の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第2の絶縁膜と前記分離された第1の多結晶シリコン層とを貫通する開口を形成し、前記第1の絶縁膜を露出させる第3の工程と、
NPNトランジスタ部をレジストパターンで保護し、PNPトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のP型のエピタキシャル層またはウェル層の表面と前記第1の多結晶シリコン層の底面の一部とを露出させた後、該開口内で少なくともN型の不純物を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長したエピタキシャル層の表面を熱酸化する第4の工程と、
PNPトランジスタ部をレジストパターンで保護し、NPNトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のN型のエピタキシャル層またはウェル層の表面と前記第1の多結晶シリコン層の底面の一部とを露出させた後、該記開口内で少なくともP型の不純物を含む層を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長したエピタキシャル層の表面を熱酸化する第5の工程と、
PNPトランジスタ部の、前記選択エピタキシャル層の上に、エミッタ電極となるP型の第2の多結晶シリコン層を形成し、NPNトランジスタ部の、前記選択エピタキシャル層の上に、エミッタ電極となるN型の第2の多結晶シリコン層を形成し、前記PNPトランジスタ部及びNPNトランジスタ部の前記第2の多結晶シリコン層からの不純物拡散により、エミッタ領域を形成する第6の工程とを実行し、
前記第4の工程のPNPトランジスタ部の選択エピタキシャル層の成長が、SiGe層の生成及びシリコン層の生成を含み、
前記第5の工程におけるNPNトランジスタ部の選択エピタキシャル層の成長が、シリコン層の成長、及びGe及びCを含むシリコン層の成長を含む
ことを特徴とする半導体装置の製造方法。 - 前記第4の工程と前記第5の工程の順番を逆にしたことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第5の工程において、不純物を含まない選択エピタキシャル層を成長させ、その後にP型不純物を該選択エピタキシャル層内にその表面から拡散させることを特徴とする請求項1に記載の半導体装置の製造方法。
- 縦形構造のPNPトランジスタ及びNPNトランジスタと横型構造のPMOSトランジスタ及びNMOSトランジスタとが同一基板に形成されている半導体装置を製造する方法において、
基板の全面にPNPトランジスタ部及びNMOSトランジスタではP型のエピタキシャル層を形成し、NPNトランジスタ部及びPMOSトランジスタ部ではN型のエピタキシャル層を形成する第1の工程と、
前記P型及びN型のエピタキシャル層の形成された前記基板に、第1の絶縁膜、第1の多結晶シリコン層を順次積層し、露光及びエッチング処理により前記第1の多結晶シリコン層を各トランジスタ部毎に分離し、該分離された第1の多結晶シリコン層をNPNトランジスタ部及びPMOSトランジスタ部ではP型に変換し、PNPトランジスタ部及びNMOSトランジスタ部ではN型に変換する第2の工程と、
全面に第2の絶縁膜を形成し、露光及びエッチング処理により各トランジスタ部に前記第2の絶縁膜と前記分離された第1の多結晶シリコン層とを貫通する開口を形成し、前記第1の絶縁膜を露出させる第3の工程と、
PNPトランジスタ部及びNMOSトランジスタ部をレジストパターンで保護し、前記P型のエピタキシャル層に、不純物を注入し、NPNトランジスタ部ではコレクタ領域を形成し、PMOSトランジスタ部では、チンネル直下の不純物濃度の増加した領域を形成し、NPNトランジスタ部及びPMOSトランジスタ部をレジストパターンで保護し、前記N型のエピタキシャル層に、不純物を注入し、PNPトランジスタ部ではコレクタ領域を形成し、PMOSトランジスタ部では、チンネル直下の不純物濃度の増加した領域を形成する第4の工程と、
NPNトランジスタ部及びPNPトランジスタ部をレジストパターンで保護し、PMOSトランジスタ部及びNMOSトランジスタ部のそれぞれにおいて前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第1の多結晶シリコン層の底面の一部とを露出させた後、前記開口内で前記基板のエピタキシャル層とストレス緩和するSiGeエピタキシャル層と該SiGeエピタキシャル層とストレス緩和しないシリコンエピタキシャル層を順次成長させ、該成長したシリコンエピタキシャル層の表面をそれぞれ熱酸化する第5の工程と、
NPNトランジスタ部、PMOSトランジスタ部、及びNMOSトランジスタ部をレジストパターンで保護し、PNPトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第1の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともN型の不純物を含む層を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長した選択エピタキシャル層の表面を熱酸化する第6の工程と、
PNPトランジスタ部、PMOSトランジスタ部、及びNMOSトランジスタ部をレジストパターンで保護し、NPNトランジスタ部の前記露出した第1の絶縁膜を等方的にエッチングし更にサイドエッチすることにより前記基板のエピタキシャル層と前記第1の多結晶シリコン層の底面の一部を露出させた後、前記開口内で少なくともP型の不純物を含む層を含む選択エピタキシャル層を成長させてベース領域を形成し、該成長した選択エピタキシャル層の表面を熱酸化する第7の工程と、
全面に第3の絶縁膜と第2の多結晶シリコン層を形成した後、該第2の多結晶シリコン層をエッチバックして各前記開口の側面にサイドウォール状に残存させた後、該残存する第2の多結晶シリコンをマスクとして各前記開口内の前記第3の絶縁膜及び前記熱酸化により形成された酸化膜をエッチングし、前記選択エピタキシャル層の表面を露出させた後に該表面を熱酸化することにより、PMOSトランジスタ及びNMOSトランジスタのゲート酸化膜を形成し、更に、レジストマスクを用いてPMOSトランジスタ部及びNMOSトランジスタ部にそれぞれ閾値電圧制御のための不純物イオンの注入を行う第8の工程と、
レジストパターンにより、NPNトランジスタ部及びPNPトランジスタ部の前記開口内に前記熱酸化により形成された酸化膜を除去した後、各トランジスタ部の開口に第3の多結晶シリコン層を形成し、更に不純物イオンの注入によりNPNトランジスタ部及びPMOSトランジスタ部では該第3の多結晶シリコン層をN型に変換して、PMOSトランジスタ部ではゲート電極を形成し、NPNトランジスタ部では、エミッタ電極を形成し、PNPトランジスタ部及びNMOSトランジスタ部では該第3の多結晶シリコン層をP型に変換して、NMOSトランジスタ部ではゲート電極を形成し、PNPトランジスタ部では、エミッタ電極を形成し、さらにアニールにより、ドライブインを行ってNPNトランジスタ部及びPNPトランジスタ部にエミッタ領域を形成する第9の工程とを実行し、
前記第6の工程におけるPNPトランジスタ部の選択エピタキシャル層の成長が、シリコンのエピタキシャル成長、及びSiGe層のエピタキシャル成長を含み、
前記第7の工程におけるNPNトランジスタ部の選択エピタキシャル層の成長が、シリコン層のエピタキシャル成長、及びGe、Cを含むシリコン層のエピタキシャル成長を含む
ことを特徴とする半導体装置の製造方法。 - 前記第6の工程において、不純物を含まない選択エピタキシャル層を成長させ、その後にP型不純物を該選択エピタキシャル層内にその表面から拡散させることを特徴とする請求項4に記載の半導体装置の製造方法。
- 縦型構造のNPNトランジスタ及びPNPトランジスタと横型構造のNMOSトランジスタ及びPMOSトランジスタとが同一の基板に形成された半導体装置であって、
(1) NPNトランジスタ及びPMOSトランジスタの形成されている部分では、前記基板にはN型のエピタキシャル層、絶縁膜、P型の多結晶シリコン層が順次積層され、前記絶縁膜に第1の開口が形成され、前記P型の多結晶シリコン層に前記第1の開口より小さい第2の開口が該第1の開口と同軸に形成され、前記第1の開口の少なくとも一部が前記N型のエピタキシャル層の表面から選択成長した単結晶層と前記P型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
PMOSトランジスタ部では、前記単結晶層はSiGe層と該SiGe層にチャネルとして積層されたN型のシリコン層とを含み、該N型のシリコン層の表面にゲート酸化膜が形成され、前記ゲート酸化膜の上に、ゲート電極が形成され、前記P型の多結晶シリコン層の底面からの不純物拡散によりソース及びドレインが該N型のシリコン層内に形成されており、前記SiGe層は前記基板のN型のエピタキシャル層とはストレス緩和しているが前記N型のシリコン層とはストレス緩和しておらず、
NPNトランジスタ部では、前記単結晶層はSiGe:C層をベースとして含み、さらにシリコン層を含み、前記N型のエピタキシャル層がコレクタを構成し、前記単結晶層の上に形成されたエミッタをさらに有し、
(2) PNPトランジスタ及びNMOSトランジスタの形成されている部分では、前記基板にはP型のエピタキシャル層、絶縁膜、N型の多結晶シリコン層が順次積層され、前記絶縁膜に第1の開口が形成され、前記N型の多結晶シリコン層に前記第1の開口より小さい第2の開口が該第1の開口と同軸に形成され、前記第1の開口の少なくとも一部が前記P型のエピタキシャル層の表面から選択成長した単結晶層と前記P型の多結晶シリコン層の底面の一部から成長した多結晶層で埋められ、
NMOSトランジスタ部では、前記単結晶層はSiGe層と該SiGe層にチャネルとして積層されたP型のシリコン層とを含み、該P型のシリコン層の表面にゲート酸化膜が形成され、前記ゲート酸化膜の上に、ゲート電極が形成され、前記N型の多結晶シリコン層からの不純物拡散によりソース及びドレインが該P型のシリコン層内に形成されており、
前記SiGe層は前記基板のP型のエピタキシャル層とはストレス緩和しているが前記P型のシリコン層とはストレス緩和しておらず、
PNPトランジスタ部では、前記単結晶層はSiGe層をベースとして含み、さらに、シリコン層を含み、前記P型のエピタキシャル層がコレクタを構成し、前記単結晶層の上に形成されたエミッタをさらに有し、
(3) PNPトランジスタ部及びNPNトランジスタ部の前記エミッタ電極とPMOSトランジスタ部及びNMOSトランジスタ部の前記ゲート電極とが同じ層に形成されたものであり、
PMOSトランジスタ部及びNMOSトランジスタ部のソース電極及びドレイン電極がPNPトランジスタ部及びNPNトランジスタ部のベース電極と同じ層に形成されている
ことを特徴とする半導体装置。 - PNPトランジスタ部の前記第2の開口を埋めるエミッタ電極としての多結晶シリコン層のドーピングレベルを、NMOSトランジスタ部の前記第2の開口を埋めるゲート電極としての多結晶シリコン層と同じとすることにより、PNPトランジスタのエミッタ電極とNMOSトランジスタのゲート電極とを共通化したことを特徴とする請求項6に記載の半導体装置。
- PMOSトランジスタ部及びNMOSトランジスタ部のウェル電位をそれぞれ独立に制御可能とする手段を設けたことを特徴とする請求項6または7に記載の半導体装置。
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