JP4932981B2 - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法 Download PDFInfo
- Publication number
- JP4932981B2 JP4932981B2 JP2000182809A JP2000182809A JP4932981B2 JP 4932981 B2 JP4932981 B2 JP 4932981B2 JP 2000182809 A JP2000182809 A JP 2000182809A JP 2000182809 A JP2000182809 A JP 2000182809A JP 4932981 B2 JP4932981 B2 JP 4932981B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- epitaxial layer
- base
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 96
- 239000012535 impurity Substances 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 68
- 239000004065 semiconductor Substances 0.000 claims description 65
- 229910052710 silicon Inorganic materials 0.000 claims description 56
- 239000010703 silicon Substances 0.000 claims description 56
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 238000005530 etching Methods 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 18
- 238000000605 extraction Methods 0.000 claims description 17
- 229910052732 germanium Inorganic materials 0.000 claims description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- -1 alkoxy silicon Chemical compound 0.000 claims 6
- 238000009792 diffusion process Methods 0.000 description 66
- 229920002120 photoresistant polymer Polymers 0.000 description 65
- 230000008569 process Effects 0.000 description 24
- 230000000052 comparative effect Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 15
- 125000005842 heteroatom Chemical group 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000002513 implantation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000007480 spreading Effects 0.000 description 7
- 238000003892 spreading Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- H01L29/66242—
-
- H01L29/7378—
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタおよびその製造方法に係り、特に、高周波動作に好適なバイポーラトランジスタと、その製造方法に関する。
【０００２】
【従来の技術】
図１３は、高周波動作を目的とした従来のバイポーラトランジスタの断面図を示す。図１３に示すトランジスタは、Ｐ−型半導体に調整されたシリコン基板１０を備えている。シリコン基板１０には、Ｎ＋型半導体に調整されたＮ＋型拡散層１２、およびＰ型半導体に調整されたＰ型拡散層１４が設けられている。それらの上層には、Ｎ−型半導体に調整されたＮ−型シリコン層１６が設けられている。更に、Ｎ−型シリコン層１６の表面には、個々のトランジスタの活性領域を区分するフィールド酸化膜１７が設けられている。
【０００３】
Ｎ−型シリコン層１６には、更に、Ｎ＋型半導体に調整されたＮ＋型コレクタ引き出し層１８や、Ｐ型半導体に調整された素子分離Ｐ型拡散層２０が形成されている。Ｎ＋型コレクタ引き出し層１８は、フィールド酸化膜１７に覆われていない部分に形成されており、その表面には薄い酸化膜１９が形成されている。素子分離Ｐ型拡散層２０は、上述したＰ型拡散層１４の上層に形成されている。
【０００４】
Ｎ−型シリコン層１６の活性領域には、また、Ｐ型半導体に調整されたベース拡散層２２が形成されている。ベース拡散層２２の中央付近には、Ｎ型半導体に調整されたエミッタ拡散層２４が形成されている。ベース拡散層２２の上層には、そのエミッタ拡散層２４と短絡しないように、ドープトポリシリコンによるベース引き出し電極２６が形成されている。一方、エミッタ拡散層２４の上層には、ドープトポリシリコンによるエミッタ電極２８が形成されている。ベース引き出し電極２６とエミッタ電極２８との間には、両者を絶縁状態に保つための酸化膜３０が設けられている。
【０００５】
トランジスタの全面は、絶縁膜３２により覆われている。絶縁膜３２には、Ｎ＋型コレクタ引き出し層１８に通じるコンタクトホール、エミッタ電極２８に通じるコンタクトホール、およびベース引き出し電極２６に通じるコンタクトホールが形成されている。Ｎ＋型コレクタ引き出し層１８、エミッタ電極２８、およびベース引き出し電極２６には、それらのコンタクトホールの中に形成されるプラグ３４、３６または３８を介して、それぞれメタル配線４０、４２または４４が接続されている。
【０００６】
トランジスタを高い周波数で動作させるためには、ベース−コレクタ間の寄生容量が小さいことが望ましい。この寄生容量は、ベース拡散層２２とＮ−型シリコン層１６との境界部分の面積が大きいほど多量となる。従って、トランジスタを高周波動作させるためには、その境界部分の面積が小さいことが望ましい。
【０００７】
図１３に示す構造は、ダブルポリシリコン−セルフアライン構造と呼ばれるもので、ポリシリコンで構成されるベース引き出し電極２６を備えると共に、これによって取り囲まれ、自己整合的に形成されるエミッタ拡散層２４を備えている。この構造によれば、エミッタ拡散層２４とベース引き出し電極２６との短絡を防止しつつ、両者を極めて近接させることができる。従って、図１３に示す構造によれば、ベース拡散層２２の面積を十分に小さくしてベース−コレクタ間の寄生抵抗を抑制することができる。
【０００８】
更に、図１３に示す構造によれば、エミッタ拡散層２４とベース引き出し電極２６との距離を十分に小さくすることができるため、ベース抵抗を十分に小さな値とすることができる。このように、図１３に示す構造は、トランジスタを高周波動作させるうえで好適な構造である。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１３に示す構造で達成し得るカットオフ周波数は、３０〜４０GHzが限界であると言われている。つまり、図１３に示す構造では、それ以上優れた高周波特性性をトランジスタに与えることができない。
【００１０】
トランジスタの動作速度を高めるためには、ベース幅を狭くして（図１３におけるベース拡散層２４の厚さを薄くして）、キャリアがベースを走行する時間を短縮することが有効である。ところが、ベース幅を狭くすると、トランジスタにおいてパンチスルーが生じ易くなる。
【００１１】
トランジスタのパンチスルーは、ベース拡散層に含まれる不純物の濃度を高めることで起こり難くすることができる。しかし、ベース拡散層の不純物濃度が高い程、トランジスタの電流増幅率が低下する。このため、単にベース拡散層の不純物濃度を高めるだけでは、実用的なトランジスタを実現することはできない。
【００１２】
従来のトランジスタが有する上記の問題を解決する技術として、ヘテロ接合を用いてバイポーラトランジスタを構成する技術が知られている。このようなヘテロバイポーラトランジスタは、例えば、IEEE TRASACTIONS ON ELECTRON DEVICE. Vol. 42, No. 3(1995) P455-P482に開示されている。しかし、従来提案されているヘテロバイポーラランジスタは、何れも非常に複雑な製造工程を必要とし、大量生産には不向きなものであった。
【００１３】
本発明は、上記のような課題を解決するためになされたもので、簡単な工程で容易に製造することのできるバイポーラトランジスタ、およびその製造方法を提供することを第１の目的とする。
また、本発明は、ベース引き出し電極やエミッタ拡散層などを、セルフアラインの手法で容易かつ精度良く製造するための製造方法を提供することを第２の目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明は、バイポーラトランジスタであって、
第１導電型不純物を含むようにシリコン基板の表面に形成されたシリコン層と、
第１型不純物を含むように前記シリコン層の上に形成された第１のＳｉエピタキシャル層と、
第２型不純物を第１濃度で含み、かつ、所定の濃度プロファイルでゲルマニウムを含むように前記第１のＳｉエピタキシャル層の上に形成されたＳｉＧｅエピタキシャル層と、
第２型不純物を、前記第１濃度に比して低い第２濃度で含むように、前記ＳｉＧｅエピタキシャル層の上に形成された第２のＳｉエピタキシャル層とを備え、
前記ＳｉＧｅエピタキシャル層内のゲルマニウム濃度は、前記第１のＳｉエピタキシャル層との境界付近において、前記第２のＳｉエピタキシャル層との境界付近に比して高濃度であり、
前記３層のエピタキシャル層の一部を覆うように、多結晶シリコンで形成されたエミッタ電極を備えると共に、
前記第２のＳｉエピタキシャル層のうち、前記エミッタ電極で覆われた部分は、第１型半導体に調整されたエミッタ層であり、
前記ＳｉＧｅエピタキシャル層のうち、前記エミッタ層と接する部分は、第２型半導体に調整されたベース層であり、
前記第１のＳｉエピタキシャル層のうち、前記ベース層と接する部分は、第１型半導体に調整されたサブコレクタ領域であり、
前記３層のエピタキシャル層のうち、前記エミッタ電極で覆われていない部分は、第２型半導体に調整されたベース引き出し電極であることを特徴とするものである。
【００１６】
請求項２記載の発明は、請求項１記載のバイポーラトランジスタであって、
前記シリコン層のうち、前記ベース引き出し電極に覆われない部分に形成されたコレクタ引き出し層と、
前記コレクタ引き出し層の上に形成されたコレクタ電極と、
前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極の上に形成された絶縁膜と、
前記絶縁膜の中に、前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極と接するように形成された導電性のプラグと、
を更に備えることを特徴とするものである。
【００１７】
請求項３記載の発明は、請求項１記載のバイポーラトランジスタであって、
前記エミッタ電極の表面、および前記ベース引き出し電極の表面に、シリサイド膜を備えることを特徴とするものである。
【００１８】
請求項４記載の発明は、請求項１乃至３の何れか１項記載のバイポーラトランジスタであって、
前記第１のＳｉエピタキシャル層内の第１型不純物濃度は、前記ＳｉＧｅエピタキシャル層との境界付近において、前記シリコン層との境界付近に比して高濃度であることを特徴とするものである。
【００１９】
請求項５記載の発明は、バイポーラトランジスタの製造方法であって、
シリコン基板の表面に、第１導電型不純物を含むシリコン層を形成するステップと、
前記シリコン層の上に、第１型不純物が含有されるように第１のＳｉエピタキシャル層を成長させるステップと、
前記第１のＳｉエピタキシャル層の上に、第２型不純物が第１濃度で含有され、かつ、所定の濃度プロファイルでゲルマニウムが含有されるように、ＳｉＧｅエピタキシャル層を成長させるステップと、
前記ＳｉＧｅエピタキシャル層の上に、第２型不純物が前記第１濃度に比して低い第２濃度で含有されるように第２のＳｉエピタキシャル層を成長させるステップとを含み、
前記ＳｉＧｅエピタキシャル層内のゲルマニウム濃度は、前記第１のＳｉエピタキシャル層との境界付近において、前記第２のＳｉエピタキシャル層との境界付近に比して高濃度であり、更に、
前記第２のＳｉエピタキシャル層の上に、所定部位に開口部を有する酸化膜を形成するステップと、
前記開口部を通じて前記第２のＳｉエピタキシャル層と接触するように、第１型不純物を含有するエミッタ電極を多結晶シリコンで形成するステップと、
前記３層のエピタキシャル層のうち、前記エミッタ電極に覆われていない部分に、第２型不純物を導入するステップと、
前記３層のエピタキシャル層を、ベース引き出し電極の形状にパターニングするステップと、
所定の熱処理を行うことで、前記エミッタ電極中の第１型不純物を前記第２のＳｉエピタキシャル層に拡散させて第１型半導体に調整されたエミッタ層を形成し、かつ、前記３層のエピタキシャル層に導入された前記第２型不純物を活性化させてベース引き出し電極を形成するステップと、を更に含むことを特徴とするものである。
【００２０】
請求項６記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記酸化膜を形成するステップは、前記３層のエピタキシャル層がベース引き出し電極の形状にパターニングされた後に実行されることを特徴とするものである。
【００２１】
請求項７記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記酸化膜を形成するステップは、前記３層のエピタキシャル層がベース引き出し電極の形状にパターニングされる前に実行されることを特徴とするものである。
【００２２】
請求項８記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記シリコン層のうち、前記ベース引き出し電極に覆われない部分にコレクタ引き出し層を形成するステップと、
前記コレクタ引き出し層の上にコレクタ電極を形成するステップと、
前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極の上に絶縁膜を形成するステップと、
前記絶縁膜に、前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極のそれぞれに開口するコンタクトホールを形成するステップと、
前記コンタクトホールの中に導電性のプラグを形成するステップと、
を更に備えることを特徴とするものである。
【００２３】
請求項９記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記エミッタ電極の上に、そのエミッタ電極と同じ形状を有する第２の酸化膜を形成するステップと、
前記第２の酸化膜の形成後に、前記第２のＳｉエピタキシャル層を覆っている前記酸化膜と前記第２の酸化膜とを更に覆う第３の酸化膜を形成するステップと、
前記エミッタ電極および前記第２のＳｉエピタキシャル層が露出するまで、前記酸化膜、第２の酸化膜および前記第３の酸化膜を異方性エッチングするステップと、
露出した前記エミッタ電極の表面および前記第２のＳｉエピタキシャル層の表面に、シリサイド膜を形成するステップと、
を含むことを特徴とするものである。
【００２４】
請求項１１記載の発明は、請求項６記載のバイポーラトランジスタの製造方法であって、
前記第１のＳｉエピタキシャル層は、その中に含有される第１型不純物の濃度が、前記ＳｉＧｅエピタキシャル層との境界付近において、前記シリコン層との境界付近に比して高濃度となるように成長されることを特徴とするものである。
【００３５】
実施の形態１．
図１（Ａ）乃至図２（Ｄ）は、本発明の実施の形態１のバイポーラトランジスタの製造方法を説明するための断面図を示す。特に、図２（Ｄ）は本実施形態のヘテロバイポーラトランジスタの特徴的な構造が形成された状態を示す。
【００３６】
図２（Ｄ）に示すように、本実施形態のトランジスタは、Ｐ−型半導体に調整されたシリコン基板１０を備えている。シリコン基板１０には、Ｎ＋型半導体に調整されたＮ＋型拡散層１２、およびＰ型半導体に調整されたＰ型拡散層１４が設けられている。それらの上層には、Ｎ−型半導体に調整されたＮ−型シリコン層１６が設けられている。更に、Ｎ−型シリコン層１６の表面には、個々のトランジスタの活性領域を区分するフィールド酸化膜１７が設けられている。
【００３７】
Ｎ−型シリコン層１６には、更に、Ｎ＋型半導体に調整されたＮ＋型コレクタ引き出し層１８や、Ｐ型半導体に調整された素子分離Ｐ型拡散層２０が形成されている。Ｎ＋型コレクタ引き出し層１８は、フィールド酸化膜１７に覆われていない部分に形成されており、その表面には薄い酸化膜１９が形成されている。素子分離Ｐ型拡散層２０は、上述したＰ型拡散層１４の上層に形成されている。
【００３８】
Ｎ−型シリコン層１６の活性領域には、また、エピタキシャル成長の手法で成膜されたサブコレクタ層５０、ベース層５２、およびエミッタ層５４が形成されている。サブコレクタ層５０およびエミッタ層５４は、それぞれＮ型半導体に調整されたＳｉ膜である。一方、ベース層５２は、Ｐ型半導体に調整されたＳｉＧｅ膜である。
【００３９】
Ｎ−型シリコン層１６の上層には、更に、ベース層５２の両側に、Ｐ型半導体に調整されたベース引き出し電極５６が形成されている。また、エミッタ層５４の上層には、ドープトポリシリコンによるエミッタ電極２８が形成されている。ベース引き出し電極５６とエミッタ電極２８との間には、両者を絶縁状態に保つための酸化膜３０が設けられている。
【００４０】
トランジスタの全面は、絶縁膜３２により覆われている。絶縁膜３２には、Ｎ＋型コレクタ引き出し層１８に通じるコンタクトホール、エミッタ電極２８に通じるコンタクトホール、およびベース引き出し電極５６に通じるコンタクトホールが形成されている。Ｎ＋型コレクタ引き出し層１８、エミッタ電極２８、およびベース引き出し電極５６は、それらのコンタクトホールの中に形成されるプラグ３４、３６または３８を介して、それぞれメタル配線４０、４２または４４に接続されている。
【００４１】
以下、実施の形態１のトランジスタの製造方法について説明する。
本実施形態のトランジスタの製造工程では、公知の手法で図１（Ａ）に示す状態が形成される。
具体的には、先ず、シリコン基板１０（Ｐ−型半導体）の上にＮ＋型拡散層１２とＰ型拡散層１４とを形成する（ステップ１）。
次に、それらの上層にＮ−型シリコン層１６を成長させる（ステップ２）。
フィールド酸化膜１７を形成した後、Ｎ＋コレクタ引き出し層１８、および素子分離Ｐ型拡散層２０を形成する（ステップ３）。
シリコンの露出部分に所定の膜厚で酸化膜１９を成膜し、Ｎ＋コレクタ引き出し層１８の上層を除き、その酸化膜１９を除去する。つまり、ベース層５２やベース引き出し電極５６を形成すべき部分を覆っている酸化膜１９を除去する（ステップ４）。
【００４２】
次に、図１（Ｂ）に示すように、Ｓｉエピタキシャル層５８、ＳｉＧｅエピタキシャル層６０、およびＳｉエピタキシャル層６２を連続してウェハ全面に成長させる（ステップ５）。尚、この際、フィールド酸化膜１７の上には，Ｓｉ膜或いはＳｉＧｅ膜が多結晶質の膜として成長する。
Ｓｉエピタキシャル層５８、ＳｉＧｅエピタキシャル層６０、およびＳｉエピタキシャル層６２は、それぞれトランジスタのコレクタ、ベース、またはエミッタとなる層である。
【００４３】
図３は、それら３つのエピタキシャル層５８，６０，６２における不純物濃度、およびＧｅ濃度のプロファイルを示す。図３に示すように、本実施形態では、コレクタとなるＳｉエピタキシャル層５８には４×１０15cm-3程度のＰ（リン）濃度が与えられる。また、ベースとなるＳｉＧｅエピタキシャル層６０、およびエミッタとなるＳｉエピタキシャル層６２には、それぞれ１０18〜１０19cm-3程度のＢ（ボロン）濃度、および５×１０17cm-3程度のＢ（ボロン）濃度が与えられる。ＳｉＧｅエピタキシャル層６０のＧｅ濃度は、Ｓｉエピタキシャル層５８との境界部分において最大４〜３０％となり、コレクタ側からエミッタ側に向けて徐々に低下するようなプロファイルに調整されている。
【００４４】
図１（Ｃ）に示すように、Ｓｉエピタキシャル層６２の上層には、酸化膜３０が堆積される（ステップ６）。
【００４５】
図１（Ｄ）に示すように、酸化膜３０には、エミッタ電極２８を形成すべき部位に開口が設けられる（ステップ７）。
次いで、ウェハ全面に多結晶シリコン膜６４が堆積される（ステップ８）。
次に、多結晶シリコン膜６４に、Ｎ型不純物であるＡｓ（ヒ素）が所定の濃度で導入される（ステップ９）。
【００４６】
図２（Ａ）に示すように、多結晶シリコン膜６４の上層に、エミッタ電極２８を形成するためのフォトレジスト６６が形成される（ステップ１０）。
フォトレジスト６６をマスクとして多結晶シリコン膜６４がエッチングされることによりエミッタ電極２８が形成される（ステップ１１）。
更に、上述した３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ１２）。
【００４７】
図２（Ｂ）に示すように、酸化膜３０の上層に、エミッタ電極２８を保護し、かつ、ベース引き出し電極５６を形成するためのフォトレジスト６８が形成される（ステップ１３）。
フォトレジスト６８をマスクとして、酸化膜３０と共に、３層のエピタキシャル層５８，６０，６２がエッチングされる。その結果、酸化膜３０およびエピタキシャル層５８，６０，６２は、ベース引き出し電極５６の形状にパターニングされる（ステップ１４）。
【００４８】
図２（Ｃ）に示すように、フォトレジスト６８が除去された後、ウェハ全面に絶縁膜３２が堆積される（ステップ１５）。
次いで、ウェハ全体に対して所定温度で熱処理が施される（ステップ１６）。
熱処理の過程で、エミッタ電極２８（Ａｓのドープされた多結晶シリコン）に含有されるＡｓがＳｉエピタキシャル層６２に拡散して、Ｎ型半導体の特性を持つエミッタ層５４が形成される。
更に、上記の熱処理の過程では、３層のエピタキシャル層５８，６０，６２のうち、エミッタ電極２８に覆われていない部分に導入されていた不純物（Ｂ）がそれらの全体に拡散し、かつ、活性化される。その結果、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００４９】
上述した一連の処理に次いで、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ１７）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ１８）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図２（Ｄ）に示す構造が実現される（ステップ１９）。
【００５０】
本実施形態のトランジスタでは、ベース層５２（Ｐ型）とサブコレクタ層５０（Ｎ型）との境界部分、およびベース引き出し電極５６（Ｐ型）とＮ−型シリコン層1６（Ｎ型）との境界部分にＰＮ接合が形成される。ベース−コレクタ間の寄生容量を抑制してトランジスタの高周波動作を可能とするためには、そのＰＮ接合面積が小さいことが望ましい。
【００５１】
本実施形態において、トランジスタのエミッタ拡散層２４は、ベース引き出し電極５６の中に自己整合的に形成される。この構造によれば、エミッタ拡散層２４とベース引き出し電極５６との短絡を防止しつつ、両者を極めて近接させることができる。つまり、本実施形態の構造によれば、エミッタとベースの短絡を防止しつつ、ベース−コレクタ間のＰＮ接合面積を十分に小さくすることができる。従って、本実施形態の構造によれば、従来のダブルポリシリコン−セルフアライン構造（図１３参照）と同様にベース−コレクタ間の寄生抵抗を抑制することができる。
【００５２】
また、本実施形態において、トランジスタのベース幅は、従来のダブルポリシリコン−セルフアライン構造におけるベース幅に比して十分に小さく抑制されている。更に、本実施形態においては、ベース層５２をＳｉＧｅ膜とし、エミッタ層５４をＳｉ膜とすることで、エミッタ層５４の禁制帯幅を、ベース層５２のそれに比して十分に大きくしている。この場合、ベース層５２の不純物濃度を高めてもベース漏れ電流を抑制することができ、実用上十分な電流増幅率が確保できる。従って、本実施形態の構造によれば、実用的な電流増幅率を損なうことなく、ベース層５２の不純物濃度を高めてパンチスルーの防止を図ることができる。つまり、本実施形態の構造によれば、従来のトランジスタと同等の電流増幅率を確保し、かつ、パンチスルーの発生を有効に防止しつつ、キャリアのベース走行時間を短縮してトランジスタの高周波特性を改善することができる。
【００５３】
上述の如く、本実施形態のヘテロバイポーラトランジスタは、非常に簡単な工程で製造することができ、かつ、パンチスルー等の不都合を伴うことなく優れた高周波特性を実現することができる。
【００５４】
実施の形態２．
次に、本発明の実施の形態２のヘテロバイポーラトランジスタの構造および製造方法を説明する。図４（Ａ）乃至図５（Ｂ）は本実施形態のトランジスタの製造方法を説明するための断面図を示す。特に、図５（Ｂ）は本実施形態のトランジスタの特徴的な構造が形成された状態を示す。
【００５５】
図５（Ｂ）に示すように、本実施形態のトランジスタにおいては、ベース引き出し電極５６を覆う酸化膜３０が、Ｎ＋型コレクタ引き出し層１８の周囲に残存していると共に、Ｎ＋型コレクタ引き出し層１８の上層に、ドープトポリシリコンによるコレクタ電極７０が形成されている。本実施形態のトランジスタは、それらの点を除き、実施の形態１のトランジスタと同じ構造を有している。
【００５６】
以下、実施の形態２のトランジスタの製造方法について説明する。
図４（Ａ）に示すように、本実施形態のトランジスタの製造工程では、実施の形態１の場合と同じ手順でシリコン基板１０上に各種の拡散層１２，１４，１６，１８，２０が形成される（ステップ１〜３）。
次いで、実施の形態１の場合と同じ手順で、ウェハ全体にＳｉエピタキシャル層５８、ＳｉＧｅエピタキシャル層６０、およびＳｉエピタキシャル層６２が成膜される（ステップ５）。
次に、Ｓｉエピタキシャル層６２の上層に、フォトレジスト６８がベース引き出し電極５６と同じ形状に形成される（ステップ２０）。
フォトレジスト６８をマスクとして、３層のエピタキシャル層５８，６０，６２がエッチングされる。その結果、エピタキシャル層５８，６０，６２は、ベース引き出し電極５６の形状にパターニングされる（ステップ２１）。
【００５７】
図４（Ｂ）に示すように、ウェハ全体に酸化膜３０が堆積される（ステップ２２）。
【００５８】
図４（Ｃ）に示すように、酸化膜３０には、エミッタ電極２８を形成すべき部位に通じる開口部、およびＮ＋型コレクタ引き出し層１８に通じる開口部が設けられる（ステップ２３）。
次いで、ウェハ全面に多結晶シリコン膜６４が堆積される（ステップ２４）。
次に、多結晶シリコン膜６４に、Ｎ型不純物であるＡｓ（ヒ素）が所定の濃度で導入される（ステップ２５）。
【００５９】
図４（Ｄ）に示すように、多結晶シリコン膜６４の上層に、エミッタ電極２８をパターニングするためのフォトレジスト６６、およびコレクタ電極７０をパターニングするためのフォトレジスト７２が形成される（ステップ２６）。
フォトレジスト６６，７２をマスクとして多結晶シリコン膜６４がエッチングされることによりエミッタ電極２８およびコレクタ電極７０が形成される（ステップ２７）。
更に、上述した３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ２８）。
【００６０】
図５（Ａ）に示すように、フォトレジスト６６，７２が除去された後、ウェハ全面に絶縁膜３２が堆積される（ステップ２９）。
次いで、ウェハ全体に対して所定温度で熱処理が施される（ステップ３０）。
実施の形態１における熱処理（ステップ１６参照）の場合と同様に、上記の処理が行われることにより、Ｎ型半導体の特性を持つエミッタ層５４と共に、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００６１】
上述した一連の処理に次いで、コレクタ電極７２、エミッタ電極２８、およびベース引き出し電極５６が露出するように、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ３１）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ３２）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図５（Ｂ）に示す構造が実現される（ステップ３３）。
【００６２】
上述した実施の形態１の構造では、プラグ３４を収容するためのコンタクトホールが、他のプラグ３６，３８を収用するためのコンタクトホールに比して大きな全長（深さ）を有している。従って、それらの全てを適正に開口させるためには、プラグ３６，３８を収容するコンタクトホールの底部、すなわち、エミッタ電極２８およびベース引き出し電極５６に多量のオーバーエッチングを施す必要がある。エミッタ電極２８やベース引き出し電極５６に対するダメージを抑制して安定な特性を得るためには、そのオーバーエッチング量は少量であることが望ましい。
【００６３】
本実施形態の構造においては、Ｎ＋型コレクタ引き出し層１８の上にコレクタ電極が形成されているため、プラグ３４を収容するためのコンタクトホールの深さと、他のコンタクトホールの深さとの差が、実施の形態１の場合に比して縮小されている。このため、本実施形態の構造によれば、実施の形態１の場合に比して、エミッタ電極２８やベース引き出し電極５６に対するオーバーエッチング量を少量とし、それらの削れ量を抑制することができる。
【００６４】
実施の形態３．
次に、本発明の実施の形態３のヘテロバイポーラトランジスタの構造および製造方法を説明する。図６（Ａ）乃至図７は本実施形態のトランジスタの製造方法を説明するための断面図を示す。特に、図７は本実施形態のトランジスタの特徴的な構造が形成された状態を示す。
【００６５】
図７に示すように、本実施形態のトランジスタにおいては、ベース引き出し電極５６を覆う酸化膜３０が、Ｎ＋型コレクタ引き出し層１８の周囲に残存している。本実施形態のトランジスタは、その点を除き実施の形態１のトランジスタと同じ構造を有している。
【００６６】
以下、実施の形態３のトランジスタの製造方法について説明する。
図６（Ａ）に示すように、本実施形態のトランジスタの製造工程では、実施の形態１の場合と同じ手順で、ウェハ全体に３層のエピタキシャル層５８，６０，６２が成膜される（ステップ１〜５）。
次に、実施の形態２の場合と同じ手順で、エピタキシャル層５８，６０，６２のパターニングと、酸化膜３０の成膜とが行われる（ステップ２０〜２２）。
【００６７】
図６（Ｂ）に示すように、酸化膜３０には、エミッタ電極２８を形成すべき部位に通じる開口部が設けられる（ステップ３４）。
次いで、ウェハ全面に多結晶シリコン膜６４が堆積される（ステップ３５）。
次に、多結晶シリコン膜６４に、Ｎ型不純物であるＡｓ（ヒ素）が所定の濃度で導入される（ステップ３６）。
【００６８】
図６（Ｃ）に示すように、多結晶シリコン膜６４の上層に、エミッタ電極２８をパターニングするためのフォトレジスト６６が形成される（ステップ３７）。
フォトレジスト６６をマスクとして多結晶シリコン膜６４がエッチングされることによりエミッタ電極２８が形成される（ステップ３８）。
更に、上述した３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ３９）。
【００６９】
図６（Ｄ）に示すように、フォトレジスト６６が除去された後、ウェハ全面に絶縁膜３２が堆積される（ステップ４０）。
次いで、ウェハ全体に対して所定温度で熱処理が施される（ステップ４１）。
実施の形態１における熱処理（ステップ１６参照）の場合と同様に、上記の処理が行われることにより、Ｎ型半導体の特性を持つエミッタ層５４と共に、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００７０】
上述した一連の処理に次いで、Ｎ＋型コレクタ引き出し層１８、エミッタ電極２８、およびベース引き出し電極５６が露出するように、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ４２）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ４３）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図７に示す構造が実現される（ステップ４４）。
【００７１】
本実施形態のヘテロバイポーラトランジスタによれば、実施の形態１のトランジスタと同等の動作速度を得ることができる。また、本実施形態のヘテロバイポーラトランジスタも、実施の形態１のトランジスタと同様に、簡単な工程で製造することができる。従って、実施の形態１の構造により得られる効果は、本実施形態の構造によっても得ることができる。
【００７２】
実施の形態４．
次に、本発明の実施の形態４のヘテロバイポーラトランジスタの構造および製造方法を説明する。図８（Ａ）乃至図９（Ｄ）は本実施形態のトランジスタの製造方法を説明するための断面図を示す。特に、図９（Ｄ）は本実施形態のトランジスタの特徴的な構造が形成された状態を示す。
【００７３】
図９（Ｄ）に示すように、本実施形態のトランジスタは、エミッタ電極２８の表面を覆うシリサイド膜７４、ベース引き出し電極５６の表面を覆うシリサイド膜７６、およびＮ＋型コレクタ引き出し層１８の表面を覆うシリサイド膜７８を備えている。エミッタ電極２８の側面には、エミッタ電極２８とベース引き出し電極５６との短絡を防止するためのサイドウォール８０が酸化膜により形成されている。また、ベース引き出し電極５６の側面にも、フィールド酸化膜１７とつながるサイドウォール８２が酸化膜により形成されている。本実施形態のトランジスタは、それらの点を除き、実施の形態１のトランジスタと同じ構造を有している。
【００７４】
以下、実施の形態４のトランジスタの製造方法について説明する。
図８（Ａ）に示すように、本実施形態のトランジスタの製造工程では、実施の形態１の場合と同じ手順で、シリコン基板１０上に多結晶シリコン膜６４が形成され、更に、その膜中にＮ型不純物であるＡｓが所定の濃度で導入される（ステップ１〜９）。
多結晶シリコン膜６４の上層には、後に実行されるオーバーエッチングの量を抑える目的で第２の酸化膜８４が成膜される（ステップ４５）。
【００７５】
図８（Ｂ）に示すように、第２の酸化膜８４の上層には、エミッタ電極２８をパターニングするためのフォトレジスト６６が形成される（ステップ４６）。
フォトレジスト６６をマスクとして第２の酸化膜８４と多結晶シリコン膜６４とがエッチングされることにより、第２の酸化膜８４で覆われたエミッタ電極２８が形成される（ステップ４７）。
更に、３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ４８）。
【００７６】
図８（Ｃ）に示すように、酸化膜３０の上層には、ベース引き出し電極５６と同じ形状となるようにフォトレジスト６８が形成される（ステップ４９）。
フォトレジスト６８をマスクとして、３層のエピタキシャル層５８，６０，６２がエッチングされる。その結果、エピタキシャル層５８，６０，６２は、ベース引き出し電極５６の形状にパターニングされる（ステップ５０）。
【００７７】
図８（Ｄ）に示すように、フォトレジスト６８が除去された後、ウェハ全面に第３の酸化膜８６が形成される。エミッタ電極２８の側面、およびエピタキシャル層５８，６０，６２の側面は、このようにして形成される第３の酸化膜８６により覆われる（ステップ５１）。
エピタキシャル層６２の上層には予め酸化膜３０が形成されている。一方、Ｎ＋型コレクタ引き出し層１８の上層には予め酸化膜１９が、また、エミッタ電極２８の上層には予め第２の酸化膜８４が、それぞれ成膜されている。このため、第３の酸化膜８６が成膜された時点で、エピタキシャル層６２の上層、Ｎ＋型コレクタ引き出し層１８の上層、およびエミッタ電極２８の上層には、さほど膜厚に差のない積層酸化膜がそれぞれ形成される。
【００７８】
図９（Ａ）に示すように、ウェハの全面を対象として、エピタキシャル層６２、Ｎ＋型コレクタ引き出し層１８、およびエミッタ電極２８が露出するまで酸化膜が異方性エッチングされる（ステップ５２）。
上述の如く、それら３つの層の上には、酸化膜がほぼ等しい膜厚で形成されている。このため、それら３つの層は、何れの層にも過大なオーバーエッチングを施すことなく露出させることができる。つまり、本実施形態においては、エピタキシャル層６２、Ｎ＋型コレクタ引き出し層１８、およびエミッタ電極２８の何れにも過大なダメージを与えることなく、それらの全てを適正に露出させることができる。上記の処理が実行されることにより、エミッタ電極２８の側面、およびエピタキシャル層５８，６０，６２の側面に、酸化膜によるサイドウォール８０，８２が形成される。
【００７９】
図９（Ｂ）に示すように、エミッタ電極２８、エピタキシャル層６２、およびＮ＋型コレクタ引き出し層１８の露出面には、それぞれシリサイド膜７４，７６，７８が形成される（ステップ５４）。
シリサイド膜７４，７６，７８は、シリコンと反応し易いＣｏ等の高融点金属をウェハ全面に堆積させた後、そのウェハに所定温度の熱処理を施すことで形成することができる。フィールド酸化膜１７の上などに堆積され、シリコンと反応しなかった高融点金属は、上記の熱処理の後に除去される。
【００８０】
図９（Ｃ）に示すように、ウェハの全面に絶縁膜３２が堆積される（ステップ５６）。
次いで、ウェハ全体に所定の熱処理が施される（ステップ５７）。
実施の形態１における熱処理（ステップ１６参照）の場合と同様に、上記の処理が行われることにより、Ｎ型半導体の特性を持つエミッタ層５４と共に、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００８１】
上述した一連の処理に次いで、シリサイド膜７４，７６，７８が露出するように、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ５８）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ５９）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図９（Ｄ）に示す構造が実現される（ステップ６０）。
【００８２】
本実施形態の構造によれば、ベース引き出し電極５６の表面がシリサイド膜７６で覆われているため、トランジスタのベース抵抗を十分に小さく抑制することができる。また、エミッタ電極２８やＮ＋型コレクタ引き出し層１８の表面がシリサイド膜７４，７８で覆われているため、それらとプラグ３８，３４との接触抵抗を十分に小さく抑制することができる。このため、本実施形態のトランジスタによれば、実施の形態１のトランジスタに比して、優れた高周波特性や優れたノイズ低減効果を得ることができる。
【００８３】
ところで、上述した実施の形態４は、実施の形態１の構造にシリサイド膜７４，７６，７８を加えたものであるが、本発明はこれに限定されるものではない。すなわち、実施の形態２または３の構造にシリサイド膜７４，７９，７８を加えることとしてもよい。
【００８４】
実施の形態５．
次に、本発明の実施の形態５のヘテロバイポーラトランジスタの構造および製造方法を説明する。図１０（Ａ）乃至図１０（Ｃ）は本実施形態のトランジスタの製造方法を説明するための断面図を示す。本実施形態のトランジスタは、実施の形態１乃至４におけるＰ型拡散層１４および素子分離Ｐ型拡散層２０の代わりに、素子分離用の溝と素子分離Ｐ型拡散層８８を備えている点に特徴を有しており、その点を除き実施の形態４のトランジスタと同じ構造を有している。尚、本発明の基礎となる構造は実施の形態４の構造に限定されるものではなく、実施の形態１乃至３の構造を基礎としてもよい。
【００８５】
以下、実施の形態５のトランジスタの製造方法について説明する。
図１０（Ａ）に示すように、本実施形態のトランジスタの製造工程では、Ｐ−型半導体に調整されたシリコン基板１０上に、先ずＮ＋型拡散層１２が形成される（ステップ６１）。
Ｎ＋型拡散層１２の上層にＮ−型シリコン層１６が形成される（ステップ６２）。
Ｎ＋型拡散層１２およびＮ−型シリコン層１６に、それらを所望の状態に分離する溝９０が設けられる（ステップ６４）。
溝９０の底部に、素子分離Ｐ型拡散層８８が形成される（ステップ６５）。
次いで、溝９０の側面に酸化膜９２を形成するため、ウェハの酸化処理が行われる（ステップ６６）。
上記の酸化処理が終了すると、次に、溝９０の中を多結晶シリコンなどの絶縁物９４で満たすため、絶縁物９４の堆積処理が行われる（ステップ６７）。
ウェハの表面（Ｎ−型シリコン層１６の表面）にはみ出して形成または堆積された酸化膜９２や絶縁物９４がエッチングによって除去されることにより図１０（Ａ）の状態が形成される（ステップ６８）。
【００８６】
図１０（Ｂ）に示すように、Ｎ−型シリコン層１６の表面には、フィールド酸化膜１７が形成される（ステップ６９）。
次いで、Ｎ−型シリコン層１６の一部にＮ＋型コレクタ引き出し層１８が形成される（ステップ７０）。
シリコンの露出部分に所定の膜厚で酸化膜１９が成膜された後、Ｎ＋コレクタ引き出し層１８の上層を除き、その酸化膜１９が除去される。その結果、Ｎ＋コレクタ引き出し層１８の上層にだけ酸化膜１９が形成される（ステップ７１）。
【００８７】
以後、実施の形態４の場合と同じ手順で加工が行われることにより、すなわち、上述したステップ５〜９、およびステップ４５〜６０の処理が行われることにより、図１０（Ｃ）に示す構造が実現される。
【００８８】
実施の形態１乃至５のバイポーラトランジスタにおいて、コレクタと基板との間の寄生容量は、Ｎ＋型拡散層１２と、それに隣接するＰ型拡散層（１４または８８）との間に発生する空乏層の幅に大きく影響される。実施の形態１乃至３の構造では、Ｎ＋型拡散層１２とＰ型拡散層１４との距離が狭く、空乏層の幅が狭いため、大きな寄生容量が生じ易い。一方、本実施形態の構造によれば、Ｎ＋型拡散層１２と素子分離Ｐ型拡散層１４との距離が広く、空乏層の延び量が大きく確保できるため、寄生容量を小さく抑制し易い。
【００８９】
トランジスタは、コレクタと基板との間の寄生容量が小さい程良好な高周波特性を示す。従って、本実施形態のヘテロバイポーラトランジスタによれば、実施の形態１乃至４のトランジスタに比して、更に優れた高周波特性を実現することができる。
【００９０】
実施の形態６．
次に、図１１（Ａ）および図１１（Ｂ）を参照して、本発明の実施の形態６のヘテロバイポーラトランジスタについて説明する。本実施形態のトランジスタは、実施の形態１乃至５の何れかを基礎として、エピタキシャル層５８における不純物濃度（Ｐ濃度）のプロファイルを、図３に示すものから図１１（Ａ）に示すものに変更することで実現することができる。
【００９１】
図１１（Ａ）は、本実施形態で用いられるエピタキシャル層５８，６０，６２の不純物およびＧｅ濃度プロファイルを示す。本実施形態において、トランジスタのエミッタとなるエピタキシャル層６２のＢ濃度、およびトランジスタのベースとなるエピタキシャル層６０のＢ濃度およびＧｅ濃度は、実施の形態１乃至５の場合（図３参照）と同様のプロファイルを有している。一方、トランジスタのコレクタとなるエピタキシャル層５８のＰ濃度は、実施の形態１乃至５におけるプロファイルと異なり、ベース層との境界部からその層５８の底部に向けて、徐々に減少するプロファイルを有している。
【００９２】
トランジスタが高周波で動作する際には、多量のキャリア注入に伴って実効ベース領域がコレクタ領域にまで広がる現象、すなわち、ベース広がり効果が生ずることがある。ベース広がり効果が生ずると、キャリアのベース走行時間が長期化し、トランジスタの高周波特性が損なわれる。従って、トランジスタの高周波特性を改善するためには、ベース広がり効果を抑制することが有効である。トランジスタのベース広がり効果は、コレクタ領域の不純物濃度を高めて、実効ベース領域の拡大を阻止することにより抑制することができる。しかし、コレクタ領域全体の不純物濃度を高めると、トランジスタの耐圧が低下する弊害が生ずる。
【００９３】
上述の如く、本実施形態では、コレクタとなるエピタキシャル層５８に対して、ベース領域との境界部において高く、かつ、基板との境界部において低いＰ濃度が与えられる。このようなＰ濃度によれば、トランジスタの耐圧を十分に確保しつつ、高周波動作時におけるベース広がり効果を有効に抑制することができる。従って、本実施形態のトランジスタによれば、実施の形態１乃至５のトランジスタに比して、更に良好な高周波特性を実現することができる。
【００９４】
図１１（Ｂ）は、本実施形態において、エピタキシャル層５８，６０，６２に与える不純物およびＧｅ濃度プロファイルの他の例を示す。コレクタとなるエピタキシャル層５８に付与するプロファイルは、図１１（Ｂ）に示すようにステップ状に変化するものであってもよい。このようなプロファイルによっても、図１１（Ａ）に示すプロファイルが用いられる場合と同様の効果を得ることができる。
【００９５】
実施の形態７．
次に、図１２（Ａ）乃至図１２（Ｃ）を参照して、本発明の実施の形態７のヘテロバイポーラトランジスタについて説明する。
図１２（Ａ）乃至図１２（Ｃ）は、それぞれ、本実施形態においてエピタキシャル層５８，６０，６２に付与する不純物およびＧｅ濃度のプロファイル例を示す。
【００９６】
上述した実施の形態１乃至６では、トランジスタのベースやエミッタとなるエピタキシャル層６０，６２には、Ｐを含有させないこととしている。本実施形態では、それらのエピタキシャル層６０，６２に、４×１０15cm-3程度のＰが含有されるのを許容している。上記のＰ濃度（４×１０15cm-3）は、エピタキシャル層６０，６２に含まれるＢの濃度（５×１０17cm-3〜１０19cm-3）に比して十分に低い値である。従って、エピタキシャル層６０，６２にこの程度のＰが含まれていても、適正なトランジスタ特性を得ることができる。
【００９７】
エピタキシャル層６０，６２は、Ｐを含有させるべきエピタキシャル層５８と同じ工程で連続的に成長させるべき層である。このため、それらの層中から完全にＰを排除することは必ずしも容易ではない。本実施形態では、エピタキシャル層６０，６２に対するＰの混入が許容されるため、３つのエピタキシャル層５８，６０，６２を、容易に連続形成することができる。従って、本実施形態のトランジスタによれば、実施の形態１乃至６のトランジスタに比して、優れた生産性を得ることができる。
【００９８】
比較例１．
次に、図１４および図１５を参照して、本発明の製造方法と対比される比較例１の製造方法について説明する。比較例１は、ホモ接合を有するバイポーラトランジスタの製造方法である。比較例１の方法によれば、後述の如く、２つのベース引き出し電極の間にセルフアラインの手法でエミッタ電極を形成することができる。
【００９９】
図１４（Ａ）〜図１４（Ｄ）および図１５は、比較例１の製造方法の内容を説明するための断面図である。比較例１では、上述した実施の形態１の場合と同様の手法で図１４（Ａ）に示す状態が形成される。
すなわち、比較例１では、先ず、シリコン基板１０（Ｐ−型半導体）の上にＮ＋型拡散層１２とＰ型拡散層１４とが形成される（ステップ１）。
次に、それらの上層に、エピタキシャル成長によりＮ−型シリコン層１６が形成される（ステップ２）。
フィールド酸化膜１７が形成された後、Ｎ＋コレクタ引き出し層１８、および素子分離Ｐ型拡散層２０が形成される（ステップ３）。
シリコンの露出部分に所定の膜厚で酸化膜１９が形成され、Ｎ＋コレクタ引き出し層１８の上層を除き、その酸化膜１９が除去される（ステップ４）。
【０１００】
図１４（Ｂ）に示すように、Ｎ−型シリコン層１６の上層にはＰ型不純物がドープされた多結晶シリコン膜１００が堆積される。多結晶シリコン膜１００は、ベース引き出し電極の形状にパターニングされる（ステップ７２）。
多結晶シリコン膜１００を被うように、半導体ウェハの全面に酸化膜１０２が形成される（ステップ７３）。
多結晶シリコン膜１００および酸化膜１０２をエッチングすることにより、真性ベース層を形成しようとする領域に開口１０４が形成される（ステップ７４）。
半導体ウェハに対して所定の熱処理が施されることにより、多結晶シリコン膜１００に含まれるＰ型不純物がＮ−型シリコン層１６に拡散してＰ＋拡散層１０６が形成される（ステップ７５）。
開口１０４の上部より、半導体ウェハに対してＢなどのＰ型不純物が注入される。その結果、Ｎ−型シリコン層１６のうち、開口１０４の内部に露出する部分、すなわち、真性ベース層を形成しようとする部分にＰ型不純物が注入される（ステップ７６）。
【０１０１】
図１４（Ｃ）に示すように、開口１０４の内部には、酸化膜の堆積と異方性エッチングとによって側壁１０８が形成される（ステップ７７）。
側壁１０８の形成時に所定の熱処理が実行されることにより、Ｎ−型シリコン層１６に注入されたＰ型不純物の活性化、およびＰ＋拡散層１０６の拡散が進行する。その結果、Ｎ−型シリコン層１６中に真性ベース層１１０と、Ｐ＋拡散層１０６Ａとが形成される（ステップ７８）。
【０１０２】
次に、図１４（Ｄ）に示すように、側壁１０８で囲まれた部分に、Ｎ型不純物を含む多結晶シリコンにより、エミッタ電極２８が形成される（ステップ７９）。
所定の熱処理が行われることによりエミッタ電極２８内のＮ型不純物が拡散されて、真性ベース層１１０の表面付近にエミッタ層１１２が形成される（ステップ８０）。
【０１０３】
最後に、図１５に示すように、半導体ウェハの全面に絶縁膜３２が堆積され（ステップ１５）、適当な位置にコンタクトホールが形成され（ステップ１７）、プラグ３４，３６，３８およびメタル配線４０，４２，４４が形成される（ステップ１８，１９）。
【０１０４】
上記の如く、比較例１によれば、真性ベース層１１０の中央部に、セルフアラインの手法でエミッタ層１１２を形成することができる。このため、比較例１によれば、エミッタ層１１２とベース引き出し電極（多結晶シリコン膜１００）との短絡を生じさせることなく真性ベース層１１０を十分に小さくすることができる。
【０１０５】
バイポーラトランジスタを高速化するうえで、ベース−コレクタ容量の少量化が有効なことは上記の通りである。従って、真性ベース層１１０を小さくし、ベース−コレクタ容量を少量とし得る比較例１は、この点においてトランジスタの高速化に適した方法である。
【０１０６】
トランジスタを高速化するうえでは、ベース−コレクタ容量を少量化することに加えて、ベース幅を薄くすることも重要である。すなわち、比較例１の場合には、真性ベース層１１０の厚さを薄くすることも重要である。しかしながら、比較例１において、真性ベース層１１０は不純物の注入により形成されている。この場合、チャネリングや注入深さのばらつきにより、真性ベース層１１０の厚さを１００nm以下とすることが困難である。比較例１は、この点において、トランジスタの高速化を図るうえで限界を有している。
【０１０７】
これに対して、上述した実施の形態１〜７では、ベース層５２の厚さをＳｉエピタキシャル層５８の厚さで決定することができる。従って、それらの方法は、ベース層５２を薄くしてトランジスタの高速化を図るうえでは比較例１に比して優れている。
【０１０８】
しかし、実施の形態１〜７の製造方法において、酸化膜３０の位置は、例えば図２（Ａ）に示すように写真製版により決定される。このため、実施の形態１〜７の製造方法によると、酸化膜３０の開口の位置、すなわち、エミッタ層５４の位置と、エミッタ電極２８の位置との間に、写真製版の重ね合わせ精度の範囲内でずれが生ずることがある。
【０１０９】
一方、実施の形態１〜７において、ベース層５２やベース引き出し電極５６の位置は、エミッタ電極２８の位置により決定される。従って、それらの実施形態では、ベース層５２やベース引き出し電極５６の位置が、エミッタ層５４の位置に対して、写真製版の重ね合わせ精度の範囲内で変動することがある。つまり、実施の形態１〜７の製造方法では、ベース層５２の中心に対するエミッタ層５４の位置が自己整合的には決定されず、２つのベース引き出し電極５６の何れかに偏った位置にエミッタ層５４が形成される事態が生じ得る。このため、実施の形態１〜７においては、エミッタ電極２８やベース層５２の寸法などに、上記の偏りを考慮したマージンを付与しておくことが必要であった。
【０１１０】
以上に説明したように、開口１０４に対して不純物を注入して真性ベース層１１０を実現する比較例１の方法と、Ｓｉエピタキシャル層５８の厚さでベース層５２の厚さを決める実施の形態１〜７の方法とは、トランジスタの高速化を図るうえでそれぞれに一長一短を有している。これら両者の長所は、例えば、比較例１の方法で形成された開口１０４（図１４（Ｂ）参照）の中だけに、選択的にベース層をエピタキシャル成長させることにより同時に確保することができる。
【０１１１】
しかし、ベース層をそのように選択的に成長させることは現実的には困難である。また、その場合、エッチングのダメージを受けたＮ−型シリコン層１６の上にベース層が成長されることとなり、膜の品質に関しても問題が生ずる。従って、比較例１の方法と、実施の形態１〜７の方法とを単純に組み合わせることによっては、エミッタ電極２８の位置自体を自己整合的に決定し、かつ、エピタキシャル成長膜でベース層５２を実現することはできない。
【０１１２】
以下に説明する実施の形態８〜１１は、上記の課題を解決するための製造方法である。具体的には、ベース層５２の中心付近に、すなわち、ベース引き出し５６の中央に、自己整合的にエミッタ層５４を形成し、かつ、エピタキシャル成長膜でベース層５２を実現するための製造方法である。以下、図１６乃至図２２を順次参照して、それらの実施形態について説明する。
【０１１３】
実施の形態８．
図１６〜図１８は、本発明の実施の形態８の製造方法を説明するための断面図を示す。本実施形態の製造方法では、先ず、図１６（Ａ）および図１６（Ｂ）に示すように、実施の形態１の場合と同様の手法で、半導体ウェハの全面にＳｉエピタキシャル層５８（Ｎ型）、ＳｉＧｅエピタキシャル層６０（Ｐ型）、およびＳｉエピタキシャル層６２（Ｐ型）が形成される（ステップ１〜５）。
【０１１４】
図１６（Ｃ）に示すように、Ｓｉエピタキシャル層６２の上層には、酸化膜３０が堆積される（ステップ６）。
次に、酸化膜３０の上層に、多結晶シリコン膜１１４およびフォトレジスト１１６が堆積される。フォトレジスト１１６は、真性ベース層を形成すべき領域のみを被うようにパターニングされる。パターニング後のフォトレジスト１１６をマスクとしてエッチングが行われることにより、多結晶シリコン膜１１４が、真性ベース層の形状にパターニングされる（ステップ８１）。
パターニングされた後の多結晶シリコン膜１１４の上部から、半導体ウェハの全体に対してＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ８２）。
【０１１５】
フォトレジスト１１６は酸素プラズマなどを用いた等方性のエッチングによって、多結晶シリコン１１４は異方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ８３）。以下、縮小後の多結晶シリコン膜１１４およびフォトレジスト１１６を、図１６（Ｄ）に示すように、それぞれ符号１１４Ａおよび１１６Ａを付して表す。
【０１１６】
フォトレジスト１１６Ａが除去された後、半導体ウェハに対して所定の熱処理が施される。その結果、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、図１７（Ａ）に示すようにＰ型の拡散層１１８が形成される（ステップ８４）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、多結晶シリコン膜１１４Ａの上端が露出するまでエッチバックされる（ステップ８５）。
【０１１７】
フォトレジスト１２０の表面に露出した多結晶シリコン膜１１４Ａは、図１７（Ｂ）に示すようにエッチングによって除去される（ステップ８６）。
更に、フォトレジスト１２０をマスクとして酸化膜３０がエッチングされる。その結果、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ８７）。
【０１１８】
上述した処理によれば、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。つまり、本実施形態の製造方法によれば、ベース層５２の中央に、セルフアラインの手法で開口１２２を形成することができる。従って、本実施形態によれば、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１１９】
図１７（Ｃ）に示すように、半導体ウェハの全面には、フォトレジスト１２０が除去された後、多結晶シリコン膜１２３が堆積される（ステップ８８）。
多結晶シリコン膜１２３には、その全面に、ＡｓなどのＮ型不純物が注入される（ステップ８９）。
【０１２０】
Ｎ型不純物がドープされた多結晶シリコン膜１２３の上層には、酸化膜１２４が成膜される（ステップ９０）。
酸化膜１２４の上部では、フォトレジスト１２６が、形成すべきエミッタ電極２８の形状にパターニングされる（ステップ９１）。
そのフォトレジスト１２６をマスクとして酸化膜１２４および多結晶シリコン膜１２３がエッチングされることにより、図１７（Ｄ）に示すように、エミッタ電極２８が形成される（ステップ９２）。
【０１２１】
次に、半導体ウェハに対して所定の熱処理が施されることにより、エミッタ電極２８に含まれていた不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散して、図１８（Ａ）に示すように、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ９３）。
次いで、所望の形状にパターニングされたフォトレジスト１２８をマスクとして酸化膜３０および拡散層１１８がエッチングされることにより、ベース引き出し電極５６が形成される（ステップ９４）。
【０１２２】
次に、半導体ウェハの全面に酸化膜が堆積される。その酸化膜と共に、ベース引き出し電極５６を被っている酸化膜３０、およびエミッタ電極５４を被っている酸化膜１２４がエッチングによって除去されることにより、図１８（Ｂ）に示すように、ベース引き出し電極５６の側面を被う側壁１３０、およびエミッタ電極５４の側面を被う側壁１３２が形成される（ステップ９５）。
上記のエッチングの過程では、Ｎ＋型コレクタ引き出し層１８を被っていた酸化膜１９も除去される。従って、ステップ９５の終了時点では、エミッタ電極５４やベース引き出し電極５６と共に、Ｎ＋型コレクタ引き出し層１８も露出状態となる。
【０１２３】
次に、半導体ウェハの表面に露出したシリコンを、ＣｏやＴｉ等の高融点金属とを反応させる。その結果、図１８（Ｃ）に示すように、エミッタ電極２８の表面、ベース引き出し電極５６の表面、およびＮ＋型コレクタ引き出し層１８の表面に、自己整合的にシリサイド膜１３４，１３６，１３８が形成される（ステップ９６）。
【０１２４】
最後に、図１８（Ｄ）に示すように、半導体ウェハの全面に絶縁膜３２が堆積され（ステップ１５）、適当な位置にコンタクトホールが形成され（ステップ１７）、プラグ３４，３６，３８およびメタル配線４０，４２，４４が形成される（ステップ１８，１９）。
【０１２５】
上述の如く、本実施形態の製造方法によれば、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央に、ベース層５２に比して小さなエミッタ層５４を自己整合的に形成することができる。つまり、本実施形態の製造方法によれば、エピタキシャル成長膜を用いることでベース層５２の厚さを十分に薄くしつつ、２つのベース引き出し電極５６の中央付近に、セルフアラインの手法でエミッタ層５４を形成することができる。この場合、キャリアがベース層５２を走行する時間を短時間とし、かつ、ベース−コレクタ容量を少量とすることができる。
【０１２６】
また、本実施形態においては、上記の如く、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成している。この場合、トランジスタのベース抵抗やエミッタコンタクト抵抗は、十分に小さな値に抑制される。従って、本実施形態の製造方法によれば、極めて優れた高周波特性を有するトランジスタを実現することができる。
【０１２７】
更に、本実施形態の製造方法では、ベース層５２となるべき領域を被うために形成されるフォトレジスト１１６が等方的にエッチングされることにより、エミッタ層５４となるべき領域を被うためのフォトレジスト１１６Ａが形成される（図１６（Ｃ）および図１６（Ｄ）参照）。この場合、フォトレジスト１１６Ａは、必然的にフォトレジスト１１６に比して小さくなるため、酸化膜３０の開口１２２は、高度な加工技術を必要とすることなくベース層５２のほぼ中央に設けることができる。このため、本実施形態の製造方法によれば、製造コストの高騰をも避けることができる。
【０１２８】
ところで、上述した実施の形態８では、ベース層５２を、ＳｉＧｅのエピタキシャル層で構成しているが、本発明はこれに限定されるものではなく、ベース層５２は、シリコンのエピタキシャル層で構成することとしてもよい。
【０１２９】
実施の形態９．
次に、図１９および図２０を参照して、本発明の実施の形態９について説明する。本実施形態の製造方法では、図１９（Ａ）に示すように、実施の形態１の場合と同様の手法で３層のエピタキシャル層５８，６０，６２が形成される（ステップ１〜５）。
エピタキシャル層６２の上層には、窒化膜１４０と酸化膜１４２とが堆積される（ステップ９７）。
酸化膜１４２は、真性ベース層を形成すべき領域のみを被うようにパターニングされる（ステップ９８）。
この状態で、半導体ウェハの全体にＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ９９）。
【０１３０】
酸化膜１４０は、ウェットエッチングなどの等方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ１００）。以下、縮小後の酸化膜１４２を、図１９（Ｂ）に示すように符号１４２Ａを付して表す。
半導体ウェハに対して所定の熱処理が施されることにより、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、Ｐ型の拡散層１１８が形成される（ステップ１０１）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、酸化膜１４２Ａの上端が露出するまでエッチバックされる（ステップ１０２）。
【０１３１】
フォトレジスト１２０の表面に露出した酸化膜１４２Ａは、図１９（Ｃ）に示すようにエッチングによって除去される（ステップ１０３）。
更に、フォトレジスト１２０をマスクとして窒化膜１４０がエッチングされることにより、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ１０４）。
【０１３２】
上述した処理によれば、実施の形態８の場合と同様に、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。従って、本実施形態の製造方法によっても、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１３３】
フォトレジスト１２０が除去された後、実施の形態８の場合と同様の手法で、窒化膜１４０の上に多結晶シリコン膜１２３が堆積され（ステップ１０５）、次いでＡｓなどのＮ型不純物の注入処理が行われる（ステップ１０６）。
次に、多結晶シリコン膜１２３の上層に窒化膜１４４が成膜される（ステップ１０７）。
窒化膜１４４および多結晶シリコン膜１２３は、図１９（Ｄ）に示すように、エミッタ電極２８の形状にエッチングされる（ステップ１０８）。
【０１３４】
次に、半導体ウェハに対して所定の熱処理が施されることにより、エミッタ電極２８に含まれていた不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散して、図２０（Ａ）に示すように、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ１０９）。
次いで、所望の形状にパターニングされたフォトレジスト１２８をマスクとして酸化膜３０および拡散層１１８がエッチングされることにより、ベース引き出し電極５６が形成される（ステップ１１０）。
【０１３５】
半導体ウェハの全面に酸化膜を堆積させた後、その酸化膜と共に、ベース引き出し電極５６を被っている窒化膜１４０、およびエミッタ電極５４を被っている窒化膜１４４が、同じエッチングレートで除去される。その結果、図２０（Ｂ）に示すように、ベース引き出し電極５６の側面を被う側壁１３０、およびエミッタ電極５４の側面を被う側壁１３２が形成される（ステップ１１１）。
上記のエッチングの過程では、Ｎ＋型コレクタ引き出し層１８を被っていた酸化膜１９も除去される。従って、ステップ１１１の終了時点では、エミッタ電極５４やベース引き出し電極５６と共に、Ｎ＋型コレクタ引き出し層１８も露出状態となる。
【０１３６】
以後、実施の形態８の場合と同様の処理が実行されることにより、図２０（Ｃ）に示すシリサイド膜１３４，１３６，１３８が形成され（ステップ９６）、更には図２０（Ｄ）に示すメタル配線４０，４２，４４等が形成される（ステップ１５，１７〜１９）。
【０１３７】
上述の如く、本実施形態の製造方法によれば、実施の形態８の場合と同様に、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央にエミッタ層５４を自己整合的に形成し、更に、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成することができる。このため、本実施形態の製造方法によれば、実施の形態８の場合と同様に、高周波特性の優れたトランジスタを実現することができる。
【０１３８】
ところで、上述した実施の形態９では、ベース層５２を、ＳｉＧｅのエピタキシャル層で構成しているが、本発明はこれに限定されるものではなく、ベース層５２は、シリコンのエピタキシャル層で構成することとしてもよい。
【０１３９】
実施の形態１０．
次に、図２１を参照して、本発明の実施の形態１０について説明する。本実施形態の製造方法では、図２１（Ａ）に示すように、実施の形態１の場合と同様の手法で３層のエピタキシャル層５８，６０，６２が形成される（ステップ１〜５）。
エピタキシャル層６２の上層には、窒化膜１４０、多結晶シリコン膜１４６、および酸化膜１４８がその順で堆積される（ステップ１１２）。
多結晶シリコン膜１４６と酸化膜１４８は、真性ベース層を形成すべき領域のみを被うようにパターニングされる（ステップ１１３）。
この状態で、半導体ウェハの全体にＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ１１４）。
【０１４０】
酸化膜１４８は、ウェットエッチングなどの等方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ１１５）。
次いで、多結晶シリコン膜１４６が、異方性エッチングによって酸化膜１４８と同じ大きさに縮小される（ステップ１１６）。
以下、縮小後の酸化膜１４８および多結晶シリコン膜１４６を、図２１（Ｂ）に示すように、それぞれ符号１４８Ａおよび１４６Ａを付して表す。
半導体ウェハに対して所定の熱処理が施されることにより、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、Ｐ型の拡散層１１８が形成される（ステップ１１７）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、酸化膜１４８Ａの上端が露出するまでエッチバックされる（ステップ１１８）。
【０１４１】
図２１（Ｃ）に示すように、フォトレジスト１２０の中に残存していた酸化膜１４８Ａおよび多結晶シリコン膜１４６Ａはエッチングによって除去される（ステップ１１９）。
次に、フォトレジスト１２０をマスクとして窒化膜１４０がエッチングされることにより、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ１２０）。
【０１４２】
上述した処理によれば、実施の形態８または９の場合と同様に、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。従って、本実施形態の製造方法によっても、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１４３】
フォトレジスト１２０が除去された後、実施の形態９の場合と同様の手法で、窒化膜１４０の上に多結晶シリコン膜１２３が堆積され（ステップ１０５）、次いでＡｓなどのＮ型不純物の注入処理が行われる（ステップ１０６）。
次いで、多結晶シリコン膜１２３の上層に窒化膜１４４が成膜され（ステップ１０７）、その窒化膜１４４と多結晶シリコン膜１２３とがエッチングされることにより、図２１（Ｄ）に示すように、エミッタ電極２８が形成される（ステップ１０８）。以後、実施の形態８または９の場合と同様の処理を実行することにより、トランジスタを完成させることができる。
【０１４４】
上述の如く、本実施形態の製造方法によれば、実施の形態８または９の場合と同様に、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央にエミッタ層５４を自己整合的に形成し、更に、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成することができる。このため、本実施形態の製造方法によれば、実施の形態８または９の場合と同様に、高周波特性の優れたトランジスタを実現することができる。
【０１４５】
ところで、上述した実施の形態８乃至１０では、エピタキシャル層にＰ型不純物を注入する際のマスクを、多結晶シリコン膜１１４とフォトレジスト１１６の積層膜や窒化膜１４２、或いは多結晶シリコン膜１４６と酸化膜１４８の積層膜などで構成することとしているが、マスクの構造はそれらに限定されるものではない。すなわち、Ｐ型不純物の注入時にマスクとして機能することができ、かつ、フォトレジスト１２２に対して高い選択比で除去し得るものであれば上記のマスクとして利用することができる。
【０１４６】
実施の形態１１．
次に、図２２を参照して、本発明の実施の形態１１について説明する。本実施形態の製造方法では、先ず、実施の形態８の場合と同様の手順で、多結晶シリコン膜１２３中にＡｓなどのＰ型不純物を注入するまでの処理、すなわち、図１６（Ａ）〜図１７（Ｃ）に示すステップ１〜６およびステップ８１〜８９の処理が実行される。
図２２（Ａ）に示すように、本実施形態では、次に、フォトレジスト１２６をマスクとして、多結晶シリコン膜１２３および酸化膜３０が、エミッタ電極２８の形状にエッチングされる（ステップ１２１）。
上記の処理によれば、実施の形態８〜１０の場合と同様に、エミッタ電極２８を、自己整合的にベース層５２のほぼ中央に形成することができる。従って、本実施形態の製造方法によっても、ベース層５２の位置とエミッタ電極２８の位置とを精度良く整合させることができる。
【０１４７】
次に、半導体ウェハに対して所定の熱処理が施されることにより、エミッタ電極２８に含まれていた不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散して、図２２（Ｂ）に示すように、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ１２２）。
次いで、所望の形状にパターニングされたフォトレジスト１２８をマスクとして拡散層１１８がエッチングされることにより、ベース引き出し電極５６が形成される（ステップ１２３）。
【０１４８】
フォトレジスト１２８が除去された後、半導体ウェハの全面に酸化膜が堆積される。エミッタ電極２８およびベース引き出し電極５６が露出するまでその酸化膜がエッチングされることにより、図２２（Ｃ）に示すように、ベース引き出し電極５６の側面を被う側壁１３０、およびエミッタ電極５４の側面を被う側壁１３２が形成される（ステップ１２３）。
上記のエッチングの過程では、Ｎ＋型コレクタ引き出し層１８を被っていた酸化膜１９も除去される。従って、ステップ１２３の終了時点では、エミッタ電極５４やベース引き出し電極５６と共に、Ｎ＋型コレクタ引き出し層１８も露出状態となる。
【０１４９】
図２２（Ｄ）に示すように、エミッタ電極２８の表面、ベース引き出し電極５６の表面、およびＮ＋型コレクタ引き出し層１８の表面には、実施の形態８の場合と同様に、自己整合的にシリサイド膜１３４，１３６，１３８が形成される（ステップ９６）。以後、実施の形態８の場合と同様の処理が実行されることにより、トランジスタが完成する。
【０１５０】
上述の如く、本実施形態の製造方法によれば、実施の形態８〜１０の場合と同様に、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央にエミッタ層５４を自己整合的に形成し、更に、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成することができる。このため、本実施形態の製造方法によれば、実施の形態８〜１０の場合と同様に、高周波特性の優れたトランジスタを実現することができる。
【０１５１】
また、本実施形態の製造方法によれば、エミッタ電極２８の上に、酸化膜１２４を堆積させる工程（実施の形態８におけるステップ９０）や、窒化膜１４４を堆積させる工程（実施の形態９または１０におけるステップ１０７）を省略することができる。このため、本実施形態によれば、実施の形態８〜１０の場合に比して、トランジスタの製造工程を簡単化することができる。
【０１５２】
ところで、上述した実施の形態１１では、上述したステップ１２１において、拡散層１１８が露出するまで酸化膜３０をエッチングすることとしているが、ステップ１２１では酸化膜３０を拡散層１１８の表面に僅かに残存させることとしてもよい。この場合、残存する酸化膜３０は、ステップ１２３において、側壁１３０を形成するためのエッチングの際に除去することができる。上記の手法によれば、ステップ１２１で拡散層１１８を露出させる場合に比して、拡散層１１８に対するオーバーエッチ量を抑制することができる。
【０１５３】
実施の形態１２．
次に、図２３を参照して、本発明の実施の形態１２について説明する。本実施形態の製造方法では、図２３（Ａ）に示すように、実施の形態１の場合と同様の手法で３層のエピタキシャル層５８，６０，６２が形成される（ステップ１〜５）。
エピタキシャル層６２の上層には、酸化膜３０、第１の多結晶シリコン膜１４９、および、酸化膜１５０がその順で堆積される（ステップ１２４）。
それらの膜のうち酸化膜１５０は、真性ベース層を形成すべき領域のみを被うようにパターニングされる（ステップ１２５）。
この状態で、半導体ウェハの全体にＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ１２６）。
【０１５４】
酸化膜１５０は、ウェットエッチング等の等方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ１２７）。以下、縮小後の酸化膜１５０を、図２３（Ｂ）に示すように符号１５０Ａを付して表す。
半導体ウェハに対して所定の熱処理が施されることにより、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、Ｐ型の拡散層１１８が形成される（ステップ１２８）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、酸化膜１５０Ａの上端が露出するまでエッチバックされる（ステップ１２９）。
【０１５５】
図２３（Ｃ）に示されるように、フォトレジスト１２０の中に残存していた酸化膜１５０Ａはエッチングによって除去される（ステップ１３０）。
次に、フォトレジスト１２０をマスクとして、第１の多結晶シリコン膜１４９、および、酸化膜３０がエッチングされることにより、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ１３１）。
上述した処理によれば、実施の形態８乃至１０の場合と同様に、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。従って、本実施形態の製造方法によっても、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１５６】
フォトレジスト１２０が除去された後、第１多結晶シリコン膜１４９の上に第２の多結晶シリコン膜１２３が堆積され、次いでＡｓなどのＮ型不純物の注入処理が行われる（ステップ１３２）。
次に、半導体ウェハに対して所定の熱処理が施されることにより、第２の多結晶シリコン膜１２３に含まれている不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散し、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ１３３）。
次いで、フォトレジストをマスクとして、第２の多結晶シリコン膜１２３と第１の多結晶シリコン膜、および、酸化膜３０が、エミッタ電極２８の形状にエッチングされる（ステップ１３４）。以後、実施の形態１１の場合と同様の処理を実行することにより、トランジスタを完成させることができる。
【０１５７】
上述した実施の形態１２の方法では、縮小を要する第１のマスクを、実施の形態１０の場合に比して少ない材料で、すなわち、１種類の材料のみで構成することができる。第１のマスクを縮小するためのエッチングは、その材料が１種類である方が、多数の材料が用いられる場合に比して容易である。従って、本実施形態の製造方法によれば、実施の形態１０の場合に比して、トランジスタの製造工程を更に簡単化することができる。
【０１５８】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１または２記載の発明によれば、簡単な工程で製造することのできるヘテロバイポーラトランジスタを実現することができる。
【０１５９】
請求項３記載の発明によれば、コレクタ引き出し層の表面がコレクタ電極で覆われているため、コレクタ、ベースおよびエミッタに対応するコンタクトホールを形成する際のオーバーエッチング量を抑制することができる。従って、本発明によれば、トランジスタの品質を安定化させることができる。
【０１６０】
請求項４記載の発明によれば、エミッタ電極の表面およびベース引き出し電極の表面にシリサイド膜が形成されている。このため、本発明によれば、トランジスタのベース抵抗やコンタクト抵抗を十分に抑制することができる。
【０１６１】
請求項５記載の発明によれば、第１型Ｓｉ層の不純物濃度が、第２型ＳｉＧｅエピタキシャル層との境界付近で高く、かつ、第１シリコン層との境界付近で低くされている。つまり、サブコレクタ層は、ベース層との境界付近に高い濃度で第１不純物を含み、シリコン基板との境界付近に低い濃度で第１不純物を含んでいる。このため、本発明によれば、高周波動作時におけるベース広がり効果を抑制しつつ、高い耐圧を確保することができる。
【０１６２】
請求項６、７または８記載の発明によれば、Ｓｉエピタキシャル層を基礎とするエミッタ層と、ＳｉＧｅエピタキシャル層を基礎とするベース層とを有するヘテロバイポーラトランジスタを、簡単な工程で製造することができる。
【０１６３】
請求項９記載の発明によれば、コレクタ引き出し層の表面がコレクタ電極で覆われた状態でコレクタ、ベースおよびエミッタに対応するコンタクトホールを開口させることができる。このため、本発明によれば、安定した品質を有するトランジスタを製造することができる。
【０１６４】
請求項１０記載の発明によれば、エミッタ電極の上層、および第２型Ｓｉエピタキシャル層の上層に、同等の膜厚で酸化膜を形成した後に、それらを異方性エッチングにより除去することができる。この場合、エミッタ電極や第２Ｓｉエピタキシャル層の表面に多大なオーバーエッチングを施すことなく、エミッタ電極の側面に酸化膜のサイドウォールを形成することができる。また、本発明によれば、上記のサイドウォールを利用して、エミッタ電極の表面と、第２型Ｓｉエピタキシャル層の表面とに、両者を短絡させることなくシリサイド膜を形成することができる。このため、本発明によれば、ベース抵抗やコンタクト抵抗の小さなトランジスタを、高い歩留まりで容易に製造することができる。
【０１６５】
請求項１１記載の発明によれば、サブコレクタ層の中に、ベース層との境界付近に高い濃度で第１不純物を含み、かつ、シリコン基板との境界付近に低い濃度で第１不純物を含むトランジスタを簡単な工程で製造することができる。つまり、本発明によれば、高周波動作時におけるベース広がり効果を抑制しつつ、高い耐圧を確保することのできるヘテロバイポーラトランジスタを簡単な工程で製造することができる。
【０１６６】
請求項１２記載の発明によれば、第１導電型の不純物を第１の導電層に導入した後、第１のマスクが縮小される。そして、第２導電型の不純物は、その縮小された第１のマスクと同じ大きさを有する開口から第１導電層に導入される。この場合、第２導電型の不純物は、常に、第１導電型の不純物が導入されていない領域のほぼ中央に導入される。従って、本発明によれば、真性ベース層の中央付近に、自己整合的にエミッタ層を形成することができる。
【０１６７】
請求項１３記載の発明によれば、開口を介して第２の導電層から第１の導電層へ不純物を拡散させることにより、第１の導電層のうち開口の直下に位置する部分にのみ不純物を導入することができる。
【０１６８】
請求項１４記載の発明によれば、第１の導電層および第２の導電層の表面にシリサイド層を形成することができる。従って、本発明によれば、第１の導電層や第２の導電層、並びにそれらの表面に形成されるシリサイド層を基礎として、接触抵抗の小さな電極乃至は配線構造を実現することができる。
【０１６９】
請求項１５記載の発明によれば、Ｓｉエピタキシャル層、ＳｉＧｅエピタキシャル層、およびＳｉエピタキシャル層の積層膜を第１の導電層とすることができる。この場合、ＳｉＧｅエピタキシャル層をベース層とし、その上層のＳｉエピタキシャル層をエミッタ層とすることで、各層の膜厚管理を容易かつ高精度に行うことができる。
【０１７０】
請求項１６、１７および１８記載の発明によれば、第１の絶縁膜の材質と第１のマスクの材質とが適切に組み合わされているため、第１のマスクのパターニングや縮小のためのエッチング、或いは第１のマスクに開口を設けるためのエッチングなどを適切に実行することができる。
【０１７１】
請求項１９記載の発明によれば、フォトレジストを第２のマスクとして利用することにより、容易に所望の製造工程を実現することができる。
【０１７２】
請求項２０記載の発明によれば、第２の導電膜を第１のマスクのエッチングストッパーとすると共にエミッタ電極の一部とすることができる。このため、本発明によれば、第１のマスクの材料をパターニングする際、或いは縮小させる際のエッチングを容易にすることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図２】 本発明の実施の形態１のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図３】 本発明の実施の形態１のトランジスタが備える３層のエピタキシャル層における不純物濃度およびＧｅ濃度のプロファイルである。
【図４】 本発明の実施の形態２のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図５】 本発明の実施の形態２のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図６】 本発明の実施の形態３のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図７】 本発明の実施の形態３のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図８】 本発明の実施の形態４のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図９】 本発明の実施の形態４のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図１０】 本発明の実施の形態５のヘテロバイポーラトランジスタの製造方法を説明するための図である。
【図１１】 本発明の実施の形態６のトランジスタが備える３層のエピタキシャル層における不純物濃度およびＧｅ濃度のプロファイルである。
【図１２】 本発明の実施の形態７のトランジスタが備える３層のエピタキシャル層における不純物濃度およびＧｅ濃度のプロファイルである。
【図１３】 高周波動作を目的とした従来のトランジスタの断面図である。
【図１４】 本発明に係る製造方法に対する比較例を説明するための図（その１）である。
【図１５】 本発明に係る製造方法に対する比較例を説明するための図（その２）である。
【図１６】 本発明の実施の形態８のバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図１７】 本発明の実施の形態８のバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図１８】 本発明の実施の形態８のバイポーラトランジスタの製造方法を説明するための図（その３）である。
【図１９】 本発明の実施の形態９のバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図２０】 本発明の実施の形態９のバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図２１】 本発明の実施の形態１０のバイポーラトランジスタの製造方法を説明するための図である。
【図２２】 本発明の実施の形態１１のバイポーラトランジスタの製造方法を説明するための図である。
【図２３】 本発明の実施の形態１２のバイポーラトランジスタの製造方法を説明するための図である。
【符号の説明】
１０ シリコン基板、 １２ Ｎ＋型拡散層、 １４ Ｐ型拡散層、 １６ Ｎ−型シリコン層、 １７ フィールド酸化膜、 １８ Ｎ＋型コレクタ引き出し層、 ２０ 素子分離Ｐ型拡散層、 ２８ エミッタ電極、 ３０；１２４；１４２；１４８ 酸化膜、 ３２ 絶縁膜、 ３４，３６，３８ プラグ、 ４０，４２，４４ メタル配線、 ５０ サブコレクタ層、 ５２ ベース層、 ５４ エミッタ層、 ５６ ベース引き出し電極、 ５８，６２ Ｓｉエピタキシャル層、 ６０ ＳｉＧｅエピタキシャル層、 ７０ コレクタ電極、 ８４ 第２の酸化膜、 ８６ 第３の酸化膜、 １１４，１２３；１４６ 多結晶シリコン膜、 １１６，１２０，１２６ フォトレジスト、 １３４，１３６，１３８ シリサイド膜、 １４０ 窒化膜、 １４２ 酸化膜。
【発明の属する技術分野】
本発明は、バイポーラトランジスタおよびその製造方法に係り、特に、高周波動作に好適なバイポーラトランジスタと、その製造方法に関する。
【０００２】
【従来の技術】
図１３は、高周波動作を目的とした従来のバイポーラトランジスタの断面図を示す。図１３に示すトランジスタは、Ｐ−型半導体に調整されたシリコン基板１０を備えている。シリコン基板１０には、Ｎ＋型半導体に調整されたＮ＋型拡散層１２、およびＰ型半導体に調整されたＰ型拡散層１４が設けられている。それらの上層には、Ｎ−型半導体に調整されたＮ−型シリコン層１６が設けられている。更に、Ｎ−型シリコン層１６の表面には、個々のトランジスタの活性領域を区分するフィールド酸化膜１７が設けられている。
【０００３】
Ｎ−型シリコン層１６には、更に、Ｎ＋型半導体に調整されたＮ＋型コレクタ引き出し層１８や、Ｐ型半導体に調整された素子分離Ｐ型拡散層２０が形成されている。Ｎ＋型コレクタ引き出し層１８は、フィールド酸化膜１７に覆われていない部分に形成されており、その表面には薄い酸化膜１９が形成されている。素子分離Ｐ型拡散層２０は、上述したＰ型拡散層１４の上層に形成されている。
【０００４】
Ｎ−型シリコン層１６の活性領域には、また、Ｐ型半導体に調整されたベース拡散層２２が形成されている。ベース拡散層２２の中央付近には、Ｎ型半導体に調整されたエミッタ拡散層２４が形成されている。ベース拡散層２２の上層には、そのエミッタ拡散層２４と短絡しないように、ドープトポリシリコンによるベース引き出し電極２６が形成されている。一方、エミッタ拡散層２４の上層には、ドープトポリシリコンによるエミッタ電極２８が形成されている。ベース引き出し電極２６とエミッタ電極２８との間には、両者を絶縁状態に保つための酸化膜３０が設けられている。
【０００５】
トランジスタの全面は、絶縁膜３２により覆われている。絶縁膜３２には、Ｎ＋型コレクタ引き出し層１８に通じるコンタクトホール、エミッタ電極２８に通じるコンタクトホール、およびベース引き出し電極２６に通じるコンタクトホールが形成されている。Ｎ＋型コレクタ引き出し層１８、エミッタ電極２８、およびベース引き出し電極２６には、それらのコンタクトホールの中に形成されるプラグ３４、３６または３８を介して、それぞれメタル配線４０、４２または４４が接続されている。
【０００６】
トランジスタを高い周波数で動作させるためには、ベース−コレクタ間の寄生容量が小さいことが望ましい。この寄生容量は、ベース拡散層２２とＮ−型シリコン層１６との境界部分の面積が大きいほど多量となる。従って、トランジスタを高周波動作させるためには、その境界部分の面積が小さいことが望ましい。
【０００７】
図１３に示す構造は、ダブルポリシリコン−セルフアライン構造と呼ばれるもので、ポリシリコンで構成されるベース引き出し電極２６を備えると共に、これによって取り囲まれ、自己整合的に形成されるエミッタ拡散層２４を備えている。この構造によれば、エミッタ拡散層２４とベース引き出し電極２６との短絡を防止しつつ、両者を極めて近接させることができる。従って、図１３に示す構造によれば、ベース拡散層２２の面積を十分に小さくしてベース−コレクタ間の寄生抵抗を抑制することができる。
【０００８】
更に、図１３に示す構造によれば、エミッタ拡散層２４とベース引き出し電極２６との距離を十分に小さくすることができるため、ベース抵抗を十分に小さな値とすることができる。このように、図１３に示す構造は、トランジスタを高周波動作させるうえで好適な構造である。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１３に示す構造で達成し得るカットオフ周波数は、３０〜４０GHzが限界であると言われている。つまり、図１３に示す構造では、それ以上優れた高周波特性性をトランジスタに与えることができない。
【００１０】
トランジスタの動作速度を高めるためには、ベース幅を狭くして（図１３におけるベース拡散層２４の厚さを薄くして）、キャリアがベースを走行する時間を短縮することが有効である。ところが、ベース幅を狭くすると、トランジスタにおいてパンチスルーが生じ易くなる。
【００１１】
トランジスタのパンチスルーは、ベース拡散層に含まれる不純物の濃度を高めることで起こり難くすることができる。しかし、ベース拡散層の不純物濃度が高い程、トランジスタの電流増幅率が低下する。このため、単にベース拡散層の不純物濃度を高めるだけでは、実用的なトランジスタを実現することはできない。
【００１２】
従来のトランジスタが有する上記の問題を解決する技術として、ヘテロ接合を用いてバイポーラトランジスタを構成する技術が知られている。このようなヘテロバイポーラトランジスタは、例えば、IEEE TRASACTIONS ON ELECTRON DEVICE. Vol. 42, No. 3(1995) P455-P482に開示されている。しかし、従来提案されているヘテロバイポーラランジスタは、何れも非常に複雑な製造工程を必要とし、大量生産には不向きなものであった。
【００１３】
本発明は、上記のような課題を解決するためになされたもので、簡単な工程で容易に製造することのできるバイポーラトランジスタ、およびその製造方法を提供することを第１の目的とする。
また、本発明は、ベース引き出し電極やエミッタ拡散層などを、セルフアラインの手法で容易かつ精度良く製造するための製造方法を提供することを第２の目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明は、バイポーラトランジスタであって、
第１導電型不純物を含むようにシリコン基板の表面に形成されたシリコン層と、
第１型不純物を含むように前記シリコン層の上に形成された第１のＳｉエピタキシャル層と、
第２型不純物を第１濃度で含み、かつ、所定の濃度プロファイルでゲルマニウムを含むように前記第１のＳｉエピタキシャル層の上に形成されたＳｉＧｅエピタキシャル層と、
第２型不純物を、前記第１濃度に比して低い第２濃度で含むように、前記ＳｉＧｅエピタキシャル層の上に形成された第２のＳｉエピタキシャル層とを備え、
前記ＳｉＧｅエピタキシャル層内のゲルマニウム濃度は、前記第１のＳｉエピタキシャル層との境界付近において、前記第２のＳｉエピタキシャル層との境界付近に比して高濃度であり、
前記３層のエピタキシャル層の一部を覆うように、多結晶シリコンで形成されたエミッタ電極を備えると共に、
前記第２のＳｉエピタキシャル層のうち、前記エミッタ電極で覆われた部分は、第１型半導体に調整されたエミッタ層であり、
前記ＳｉＧｅエピタキシャル層のうち、前記エミッタ層と接する部分は、第２型半導体に調整されたベース層であり、
前記第１のＳｉエピタキシャル層のうち、前記ベース層と接する部分は、第１型半導体に調整されたサブコレクタ領域であり、
前記３層のエピタキシャル層のうち、前記エミッタ電極で覆われていない部分は、第２型半導体に調整されたベース引き出し電極であることを特徴とするものである。
【００１６】
請求項２記載の発明は、請求項１記載のバイポーラトランジスタであって、
前記シリコン層のうち、前記ベース引き出し電極に覆われない部分に形成されたコレクタ引き出し層と、
前記コレクタ引き出し層の上に形成されたコレクタ電極と、
前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極の上に形成された絶縁膜と、
前記絶縁膜の中に、前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極と接するように形成された導電性のプラグと、
を更に備えることを特徴とするものである。
【００１７】
請求項３記載の発明は、請求項１記載のバイポーラトランジスタであって、
前記エミッタ電極の表面、および前記ベース引き出し電極の表面に、シリサイド膜を備えることを特徴とするものである。
【００１８】
請求項４記載の発明は、請求項１乃至３の何れか１項記載のバイポーラトランジスタであって、
前記第１のＳｉエピタキシャル層内の第１型不純物濃度は、前記ＳｉＧｅエピタキシャル層との境界付近において、前記シリコン層との境界付近に比して高濃度であることを特徴とするものである。
【００１９】
請求項５記載の発明は、バイポーラトランジスタの製造方法であって、
シリコン基板の表面に、第１導電型不純物を含むシリコン層を形成するステップと、
前記シリコン層の上に、第１型不純物が含有されるように第１のＳｉエピタキシャル層を成長させるステップと、
前記第１のＳｉエピタキシャル層の上に、第２型不純物が第１濃度で含有され、かつ、所定の濃度プロファイルでゲルマニウムが含有されるように、ＳｉＧｅエピタキシャル層を成長させるステップと、
前記ＳｉＧｅエピタキシャル層の上に、第２型不純物が前記第１濃度に比して低い第２濃度で含有されるように第２のＳｉエピタキシャル層を成長させるステップとを含み、
前記ＳｉＧｅエピタキシャル層内のゲルマニウム濃度は、前記第１のＳｉエピタキシャル層との境界付近において、前記第２のＳｉエピタキシャル層との境界付近に比して高濃度であり、更に、
前記第２のＳｉエピタキシャル層の上に、所定部位に開口部を有する酸化膜を形成するステップと、
前記開口部を通じて前記第２のＳｉエピタキシャル層と接触するように、第１型不純物を含有するエミッタ電極を多結晶シリコンで形成するステップと、
前記３層のエピタキシャル層のうち、前記エミッタ電極に覆われていない部分に、第２型不純物を導入するステップと、
前記３層のエピタキシャル層を、ベース引き出し電極の形状にパターニングするステップと、
所定の熱処理を行うことで、前記エミッタ電極中の第１型不純物を前記第２のＳｉエピタキシャル層に拡散させて第１型半導体に調整されたエミッタ層を形成し、かつ、前記３層のエピタキシャル層に導入された前記第２型不純物を活性化させてベース引き出し電極を形成するステップと、を更に含むことを特徴とするものである。
【００２０】
請求項６記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記酸化膜を形成するステップは、前記３層のエピタキシャル層がベース引き出し電極の形状にパターニングされた後に実行されることを特徴とするものである。
【００２１】
請求項７記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記酸化膜を形成するステップは、前記３層のエピタキシャル層がベース引き出し電極の形状にパターニングされる前に実行されることを特徴とするものである。
【００２２】
請求項８記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記シリコン層のうち、前記ベース引き出し電極に覆われない部分にコレクタ引き出し層を形成するステップと、
前記コレクタ引き出し層の上にコレクタ電極を形成するステップと、
前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極の上に絶縁膜を形成するステップと、
前記絶縁膜に、前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極のそれぞれに開口するコンタクトホールを形成するステップと、
前記コンタクトホールの中に導電性のプラグを形成するステップと、
を更に備えることを特徴とするものである。
【００２３】
請求項９記載の発明は、請求項５記載のバイポーラトランジスタの製造方法であって、
前記エミッタ電極の上に、そのエミッタ電極と同じ形状を有する第２の酸化膜を形成するステップと、
前記第２の酸化膜の形成後に、前記第２のＳｉエピタキシャル層を覆っている前記酸化膜と前記第２の酸化膜とを更に覆う第３の酸化膜を形成するステップと、
前記エミッタ電極および前記第２のＳｉエピタキシャル層が露出するまで、前記酸化膜、第２の酸化膜および前記第３の酸化膜を異方性エッチングするステップと、
露出した前記エミッタ電極の表面および前記第２のＳｉエピタキシャル層の表面に、シリサイド膜を形成するステップと、
を含むことを特徴とするものである。
【００２４】
請求項１１記載の発明は、請求項６記載のバイポーラトランジスタの製造方法であって、
前記第１のＳｉエピタキシャル層は、その中に含有される第１型不純物の濃度が、前記ＳｉＧｅエピタキシャル層との境界付近において、前記シリコン層との境界付近に比して高濃度となるように成長されることを特徴とするものである。
【００３５】
実施の形態１．
図１（Ａ）乃至図２（Ｄ）は、本発明の実施の形態１のバイポーラトランジスタの製造方法を説明するための断面図を示す。特に、図２（Ｄ）は本実施形態のヘテロバイポーラトランジスタの特徴的な構造が形成された状態を示す。
【００３６】
図２（Ｄ）に示すように、本実施形態のトランジスタは、Ｐ−型半導体に調整されたシリコン基板１０を備えている。シリコン基板１０には、Ｎ＋型半導体に調整されたＮ＋型拡散層１２、およびＰ型半導体に調整されたＰ型拡散層１４が設けられている。それらの上層には、Ｎ−型半導体に調整されたＮ−型シリコン層１６が設けられている。更に、Ｎ−型シリコン層１６の表面には、個々のトランジスタの活性領域を区分するフィールド酸化膜１７が設けられている。
【００３７】
Ｎ−型シリコン層１６には、更に、Ｎ＋型半導体に調整されたＮ＋型コレクタ引き出し層１８や、Ｐ型半導体に調整された素子分離Ｐ型拡散層２０が形成されている。Ｎ＋型コレクタ引き出し層１８は、フィールド酸化膜１７に覆われていない部分に形成されており、その表面には薄い酸化膜１９が形成されている。素子分離Ｐ型拡散層２０は、上述したＰ型拡散層１４の上層に形成されている。
【００３８】
Ｎ−型シリコン層１６の活性領域には、また、エピタキシャル成長の手法で成膜されたサブコレクタ層５０、ベース層５２、およびエミッタ層５４が形成されている。サブコレクタ層５０およびエミッタ層５４は、それぞれＮ型半導体に調整されたＳｉ膜である。一方、ベース層５２は、Ｐ型半導体に調整されたＳｉＧｅ膜である。
【００３９】
Ｎ−型シリコン層１６の上層には、更に、ベース層５２の両側に、Ｐ型半導体に調整されたベース引き出し電極５６が形成されている。また、エミッタ層５４の上層には、ドープトポリシリコンによるエミッタ電極２８が形成されている。ベース引き出し電極５６とエミッタ電極２８との間には、両者を絶縁状態に保つための酸化膜３０が設けられている。
【００４０】
トランジスタの全面は、絶縁膜３２により覆われている。絶縁膜３２には、Ｎ＋型コレクタ引き出し層１８に通じるコンタクトホール、エミッタ電極２８に通じるコンタクトホール、およびベース引き出し電極５６に通じるコンタクトホールが形成されている。Ｎ＋型コレクタ引き出し層１８、エミッタ電極２８、およびベース引き出し電極５６は、それらのコンタクトホールの中に形成されるプラグ３４、３６または３８を介して、それぞれメタル配線４０、４２または４４に接続されている。
【００４１】
以下、実施の形態１のトランジスタの製造方法について説明する。
本実施形態のトランジスタの製造工程では、公知の手法で図１（Ａ）に示す状態が形成される。
具体的には、先ず、シリコン基板１０（Ｐ−型半導体）の上にＮ＋型拡散層１２とＰ型拡散層１４とを形成する（ステップ１）。
次に、それらの上層にＮ−型シリコン層１６を成長させる（ステップ２）。
フィールド酸化膜１７を形成した後、Ｎ＋コレクタ引き出し層１８、および素子分離Ｐ型拡散層２０を形成する（ステップ３）。
シリコンの露出部分に所定の膜厚で酸化膜１９を成膜し、Ｎ＋コレクタ引き出し層１８の上層を除き、その酸化膜１９を除去する。つまり、ベース層５２やベース引き出し電極５６を形成すべき部分を覆っている酸化膜１９を除去する（ステップ４）。
【００４２】
次に、図１（Ｂ）に示すように、Ｓｉエピタキシャル層５８、ＳｉＧｅエピタキシャル層６０、およびＳｉエピタキシャル層６２を連続してウェハ全面に成長させる（ステップ５）。尚、この際、フィールド酸化膜１７の上には，Ｓｉ膜或いはＳｉＧｅ膜が多結晶質の膜として成長する。
Ｓｉエピタキシャル層５８、ＳｉＧｅエピタキシャル層６０、およびＳｉエピタキシャル層６２は、それぞれトランジスタのコレクタ、ベース、またはエミッタとなる層である。
【００４３】
図３は、それら３つのエピタキシャル層５８，６０，６２における不純物濃度、およびＧｅ濃度のプロファイルを示す。図３に示すように、本実施形態では、コレクタとなるＳｉエピタキシャル層５８には４×１０15cm-3程度のＰ（リン）濃度が与えられる。また、ベースとなるＳｉＧｅエピタキシャル層６０、およびエミッタとなるＳｉエピタキシャル層６２には、それぞれ１０18〜１０19cm-3程度のＢ（ボロン）濃度、および５×１０17cm-3程度のＢ（ボロン）濃度が与えられる。ＳｉＧｅエピタキシャル層６０のＧｅ濃度は、Ｓｉエピタキシャル層５８との境界部分において最大４〜３０％となり、コレクタ側からエミッタ側に向けて徐々に低下するようなプロファイルに調整されている。
【００４４】
図１（Ｃ）に示すように、Ｓｉエピタキシャル層６２の上層には、酸化膜３０が堆積される（ステップ６）。
【００４５】
図１（Ｄ）に示すように、酸化膜３０には、エミッタ電極２８を形成すべき部位に開口が設けられる（ステップ７）。
次いで、ウェハ全面に多結晶シリコン膜６４が堆積される（ステップ８）。
次に、多結晶シリコン膜６４に、Ｎ型不純物であるＡｓ（ヒ素）が所定の濃度で導入される（ステップ９）。
【００４６】
図２（Ａ）に示すように、多結晶シリコン膜６４の上層に、エミッタ電極２８を形成するためのフォトレジスト６６が形成される（ステップ１０）。
フォトレジスト６６をマスクとして多結晶シリコン膜６４がエッチングされることによりエミッタ電極２８が形成される（ステップ１１）。
更に、上述した３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ１２）。
【００４７】
図２（Ｂ）に示すように、酸化膜３０の上層に、エミッタ電極２８を保護し、かつ、ベース引き出し電極５６を形成するためのフォトレジスト６８が形成される（ステップ１３）。
フォトレジスト６８をマスクとして、酸化膜３０と共に、３層のエピタキシャル層５８，６０，６２がエッチングされる。その結果、酸化膜３０およびエピタキシャル層５８，６０，６２は、ベース引き出し電極５６の形状にパターニングされる（ステップ１４）。
【００４８】
図２（Ｃ）に示すように、フォトレジスト６８が除去された後、ウェハ全面に絶縁膜３２が堆積される（ステップ１５）。
次いで、ウェハ全体に対して所定温度で熱処理が施される（ステップ１６）。
熱処理の過程で、エミッタ電極２８（Ａｓのドープされた多結晶シリコン）に含有されるＡｓがＳｉエピタキシャル層６２に拡散して、Ｎ型半導体の特性を持つエミッタ層５４が形成される。
更に、上記の熱処理の過程では、３層のエピタキシャル層５８，６０，６２のうち、エミッタ電極２８に覆われていない部分に導入されていた不純物（Ｂ）がそれらの全体に拡散し、かつ、活性化される。その結果、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００４９】
上述した一連の処理に次いで、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ１７）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ１８）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図２（Ｄ）に示す構造が実現される（ステップ１９）。
【００５０】
本実施形態のトランジスタでは、ベース層５２（Ｐ型）とサブコレクタ層５０（Ｎ型）との境界部分、およびベース引き出し電極５６（Ｐ型）とＮ−型シリコン層1６（Ｎ型）との境界部分にＰＮ接合が形成される。ベース−コレクタ間の寄生容量を抑制してトランジスタの高周波動作を可能とするためには、そのＰＮ接合面積が小さいことが望ましい。
【００５１】
本実施形態において、トランジスタのエミッタ拡散層２４は、ベース引き出し電極５６の中に自己整合的に形成される。この構造によれば、エミッタ拡散層２４とベース引き出し電極５６との短絡を防止しつつ、両者を極めて近接させることができる。つまり、本実施形態の構造によれば、エミッタとベースの短絡を防止しつつ、ベース−コレクタ間のＰＮ接合面積を十分に小さくすることができる。従って、本実施形態の構造によれば、従来のダブルポリシリコン−セルフアライン構造（図１３参照）と同様にベース−コレクタ間の寄生抵抗を抑制することができる。
【００５２】
また、本実施形態において、トランジスタのベース幅は、従来のダブルポリシリコン−セルフアライン構造におけるベース幅に比して十分に小さく抑制されている。更に、本実施形態においては、ベース層５２をＳｉＧｅ膜とし、エミッタ層５４をＳｉ膜とすることで、エミッタ層５４の禁制帯幅を、ベース層５２のそれに比して十分に大きくしている。この場合、ベース層５２の不純物濃度を高めてもベース漏れ電流を抑制することができ、実用上十分な電流増幅率が確保できる。従って、本実施形態の構造によれば、実用的な電流増幅率を損なうことなく、ベース層５２の不純物濃度を高めてパンチスルーの防止を図ることができる。つまり、本実施形態の構造によれば、従来のトランジスタと同等の電流増幅率を確保し、かつ、パンチスルーの発生を有効に防止しつつ、キャリアのベース走行時間を短縮してトランジスタの高周波特性を改善することができる。
【００５３】
上述の如く、本実施形態のヘテロバイポーラトランジスタは、非常に簡単な工程で製造することができ、かつ、パンチスルー等の不都合を伴うことなく優れた高周波特性を実現することができる。
【００５４】
実施の形態２．
次に、本発明の実施の形態２のヘテロバイポーラトランジスタの構造および製造方法を説明する。図４（Ａ）乃至図５（Ｂ）は本実施形態のトランジスタの製造方法を説明するための断面図を示す。特に、図５（Ｂ）は本実施形態のトランジスタの特徴的な構造が形成された状態を示す。
【００５５】
図５（Ｂ）に示すように、本実施形態のトランジスタにおいては、ベース引き出し電極５６を覆う酸化膜３０が、Ｎ＋型コレクタ引き出し層１８の周囲に残存していると共に、Ｎ＋型コレクタ引き出し層１８の上層に、ドープトポリシリコンによるコレクタ電極７０が形成されている。本実施形態のトランジスタは、それらの点を除き、実施の形態１のトランジスタと同じ構造を有している。
【００５６】
以下、実施の形態２のトランジスタの製造方法について説明する。
図４（Ａ）に示すように、本実施形態のトランジスタの製造工程では、実施の形態１の場合と同じ手順でシリコン基板１０上に各種の拡散層１２，１４，１６，１８，２０が形成される（ステップ１〜３）。
次いで、実施の形態１の場合と同じ手順で、ウェハ全体にＳｉエピタキシャル層５８、ＳｉＧｅエピタキシャル層６０、およびＳｉエピタキシャル層６２が成膜される（ステップ５）。
次に、Ｓｉエピタキシャル層６２の上層に、フォトレジスト６８がベース引き出し電極５６と同じ形状に形成される（ステップ２０）。
フォトレジスト６８をマスクとして、３層のエピタキシャル層５８，６０，６２がエッチングされる。その結果、エピタキシャル層５８，６０，６２は、ベース引き出し電極５６の形状にパターニングされる（ステップ２１）。
【００５７】
図４（Ｂ）に示すように、ウェハ全体に酸化膜３０が堆積される（ステップ２２）。
【００５８】
図４（Ｃ）に示すように、酸化膜３０には、エミッタ電極２８を形成すべき部位に通じる開口部、およびＮ＋型コレクタ引き出し層１８に通じる開口部が設けられる（ステップ２３）。
次いで、ウェハ全面に多結晶シリコン膜６４が堆積される（ステップ２４）。
次に、多結晶シリコン膜６４に、Ｎ型不純物であるＡｓ（ヒ素）が所定の濃度で導入される（ステップ２５）。
【００５９】
図４（Ｄ）に示すように、多結晶シリコン膜６４の上層に、エミッタ電極２８をパターニングするためのフォトレジスト６６、およびコレクタ電極７０をパターニングするためのフォトレジスト７２が形成される（ステップ２６）。
フォトレジスト６６，７２をマスクとして多結晶シリコン膜６４がエッチングされることによりエミッタ電極２８およびコレクタ電極７０が形成される（ステップ２７）。
更に、上述した３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ２８）。
【００６０】
図５（Ａ）に示すように、フォトレジスト６６，７２が除去された後、ウェハ全面に絶縁膜３２が堆積される（ステップ２９）。
次いで、ウェハ全体に対して所定温度で熱処理が施される（ステップ３０）。
実施の形態１における熱処理（ステップ１６参照）の場合と同様に、上記の処理が行われることにより、Ｎ型半導体の特性を持つエミッタ層５４と共に、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００６１】
上述した一連の処理に次いで、コレクタ電極７２、エミッタ電極２８、およびベース引き出し電極５６が露出するように、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ３１）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ３２）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図５（Ｂ）に示す構造が実現される（ステップ３３）。
【００６２】
上述した実施の形態１の構造では、プラグ３４を収容するためのコンタクトホールが、他のプラグ３６，３８を収用するためのコンタクトホールに比して大きな全長（深さ）を有している。従って、それらの全てを適正に開口させるためには、プラグ３６，３８を収容するコンタクトホールの底部、すなわち、エミッタ電極２８およびベース引き出し電極５６に多量のオーバーエッチングを施す必要がある。エミッタ電極２８やベース引き出し電極５６に対するダメージを抑制して安定な特性を得るためには、そのオーバーエッチング量は少量であることが望ましい。
【００６３】
本実施形態の構造においては、Ｎ＋型コレクタ引き出し層１８の上にコレクタ電極が形成されているため、プラグ３４を収容するためのコンタクトホールの深さと、他のコンタクトホールの深さとの差が、実施の形態１の場合に比して縮小されている。このため、本実施形態の構造によれば、実施の形態１の場合に比して、エミッタ電極２８やベース引き出し電極５６に対するオーバーエッチング量を少量とし、それらの削れ量を抑制することができる。
【００６４】
実施の形態３．
次に、本発明の実施の形態３のヘテロバイポーラトランジスタの構造および製造方法を説明する。図６（Ａ）乃至図７は本実施形態のトランジスタの製造方法を説明するための断面図を示す。特に、図７は本実施形態のトランジスタの特徴的な構造が形成された状態を示す。
【００６５】
図７に示すように、本実施形態のトランジスタにおいては、ベース引き出し電極５６を覆う酸化膜３０が、Ｎ＋型コレクタ引き出し層１８の周囲に残存している。本実施形態のトランジスタは、その点を除き実施の形態１のトランジスタと同じ構造を有している。
【００６６】
以下、実施の形態３のトランジスタの製造方法について説明する。
図６（Ａ）に示すように、本実施形態のトランジスタの製造工程では、実施の形態１の場合と同じ手順で、ウェハ全体に３層のエピタキシャル層５８，６０，６２が成膜される（ステップ１〜５）。
次に、実施の形態２の場合と同じ手順で、エピタキシャル層５８，６０，６２のパターニングと、酸化膜３０の成膜とが行われる（ステップ２０〜２２）。
【００６７】
図６（Ｂ）に示すように、酸化膜３０には、エミッタ電極２８を形成すべき部位に通じる開口部が設けられる（ステップ３４）。
次いで、ウェハ全面に多結晶シリコン膜６４が堆積される（ステップ３５）。
次に、多結晶シリコン膜６４に、Ｎ型不純物であるＡｓ（ヒ素）が所定の濃度で導入される（ステップ３６）。
【００６８】
図６（Ｃ）に示すように、多結晶シリコン膜６４の上層に、エミッタ電極２８をパターニングするためのフォトレジスト６６が形成される（ステップ３７）。
フォトレジスト６６をマスクとして多結晶シリコン膜６４がエッチングされることによりエミッタ電極２８が形成される（ステップ３８）。
更に、上述した３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ３９）。
【００６９】
図６（Ｄ）に示すように、フォトレジスト６６が除去された後、ウェハ全面に絶縁膜３２が堆積される（ステップ４０）。
次いで、ウェハ全体に対して所定温度で熱処理が施される（ステップ４１）。
実施の形態１における熱処理（ステップ１６参照）の場合と同様に、上記の処理が行われることにより、Ｎ型半導体の特性を持つエミッタ層５４と共に、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００７０】
上述した一連の処理に次いで、Ｎ＋型コレクタ引き出し層１８、エミッタ電極２８、およびベース引き出し電極５６が露出するように、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ４２）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ４３）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図７に示す構造が実現される（ステップ４４）。
【００７１】
本実施形態のヘテロバイポーラトランジスタによれば、実施の形態１のトランジスタと同等の動作速度を得ることができる。また、本実施形態のヘテロバイポーラトランジスタも、実施の形態１のトランジスタと同様に、簡単な工程で製造することができる。従って、実施の形態１の構造により得られる効果は、本実施形態の構造によっても得ることができる。
【００７２】
実施の形態４．
次に、本発明の実施の形態４のヘテロバイポーラトランジスタの構造および製造方法を説明する。図８（Ａ）乃至図９（Ｄ）は本実施形態のトランジスタの製造方法を説明するための断面図を示す。特に、図９（Ｄ）は本実施形態のトランジスタの特徴的な構造が形成された状態を示す。
【００７３】
図９（Ｄ）に示すように、本実施形態のトランジスタは、エミッタ電極２８の表面を覆うシリサイド膜７４、ベース引き出し電極５６の表面を覆うシリサイド膜７６、およびＮ＋型コレクタ引き出し層１８の表面を覆うシリサイド膜７８を備えている。エミッタ電極２８の側面には、エミッタ電極２８とベース引き出し電極５６との短絡を防止するためのサイドウォール８０が酸化膜により形成されている。また、ベース引き出し電極５６の側面にも、フィールド酸化膜１７とつながるサイドウォール８２が酸化膜により形成されている。本実施形態のトランジスタは、それらの点を除き、実施の形態１のトランジスタと同じ構造を有している。
【００７４】
以下、実施の形態４のトランジスタの製造方法について説明する。
図８（Ａ）に示すように、本実施形態のトランジスタの製造工程では、実施の形態１の場合と同じ手順で、シリコン基板１０上に多結晶シリコン膜６４が形成され、更に、その膜中にＮ型不純物であるＡｓが所定の濃度で導入される（ステップ１〜９）。
多結晶シリコン膜６４の上層には、後に実行されるオーバーエッチングの量を抑える目的で第２の酸化膜８４が成膜される（ステップ４５）。
【００７５】
図８（Ｂ）に示すように、第２の酸化膜８４の上層には、エミッタ電極２８をパターニングするためのフォトレジスト６６が形成される（ステップ４６）。
フォトレジスト６６をマスクとして第２の酸化膜８４と多結晶シリコン膜６４とがエッチングされることにより、第２の酸化膜８４で覆われたエミッタ電極２８が形成される（ステップ４７）。
更に、３層のエピタキシャル層５８，６０，６２に不純物を導入するため、フォトレジスト６６をマスクとしつつ、酸化膜３０の上方から所定のエネルギでＢが注入される（ステップ４８）。
【００７６】
図８（Ｃ）に示すように、酸化膜３０の上層には、ベース引き出し電極５６と同じ形状となるようにフォトレジスト６８が形成される（ステップ４９）。
フォトレジスト６８をマスクとして、３層のエピタキシャル層５８，６０，６２がエッチングされる。その結果、エピタキシャル層５８，６０，６２は、ベース引き出し電極５６の形状にパターニングされる（ステップ５０）。
【００７７】
図８（Ｄ）に示すように、フォトレジスト６８が除去された後、ウェハ全面に第３の酸化膜８６が形成される。エミッタ電極２８の側面、およびエピタキシャル層５８，６０，６２の側面は、このようにして形成される第３の酸化膜８６により覆われる（ステップ５１）。
エピタキシャル層６２の上層には予め酸化膜３０が形成されている。一方、Ｎ＋型コレクタ引き出し層１８の上層には予め酸化膜１９が、また、エミッタ電極２８の上層には予め第２の酸化膜８４が、それぞれ成膜されている。このため、第３の酸化膜８６が成膜された時点で、エピタキシャル層６２の上層、Ｎ＋型コレクタ引き出し層１８の上層、およびエミッタ電極２８の上層には、さほど膜厚に差のない積層酸化膜がそれぞれ形成される。
【００７８】
図９（Ａ）に示すように、ウェハの全面を対象として、エピタキシャル層６２、Ｎ＋型コレクタ引き出し層１８、およびエミッタ電極２８が露出するまで酸化膜が異方性エッチングされる（ステップ５２）。
上述の如く、それら３つの層の上には、酸化膜がほぼ等しい膜厚で形成されている。このため、それら３つの層は、何れの層にも過大なオーバーエッチングを施すことなく露出させることができる。つまり、本実施形態においては、エピタキシャル層６２、Ｎ＋型コレクタ引き出し層１８、およびエミッタ電極２８の何れにも過大なダメージを与えることなく、それらの全てを適正に露出させることができる。上記の処理が実行されることにより、エミッタ電極２８の側面、およびエピタキシャル層５８，６０，６２の側面に、酸化膜によるサイドウォール８０，８２が形成される。
【００７９】
図９（Ｂ）に示すように、エミッタ電極２８、エピタキシャル層６２、およびＮ＋型コレクタ引き出し層１８の露出面には、それぞれシリサイド膜７４，７６，７８が形成される（ステップ５４）。
シリサイド膜７４，７６，７８は、シリコンと反応し易いＣｏ等の高融点金属をウェハ全面に堆積させた後、そのウェハに所定温度の熱処理を施すことで形成することができる。フィールド酸化膜１７の上などに堆積され、シリコンと反応しなかった高融点金属は、上記の熱処理の後に除去される。
【００８０】
図９（Ｃ）に示すように、ウェハの全面に絶縁膜３２が堆積される（ステップ５６）。
次いで、ウェハ全体に所定の熱処理が施される（ステップ５７）。
実施の形態１における熱処理（ステップ１６参照）の場合と同様に、上記の処理が行われることにより、Ｎ型半導体の特性を持つエミッタ層５４と共に、Ｐ型半導体の特性を持つベース引き出し電極５６が形成される。
【００８１】
上述した一連の処理に次いで、シリサイド膜７４，７６，７８が露出するように、絶縁膜３２の適当な位置にコンタクトホールが形成される（ステップ５８）。
次いで、それらのコンタクトホールの中にプラグ３４，３６，３８が形成される（ステップ５９）。
その後、絶縁膜３２の上層に、プラグ３４，３６，３８と導通するメタル配線４０，４２，４４が形成されることにより図９（Ｄ）に示す構造が実現される（ステップ６０）。
【００８２】
本実施形態の構造によれば、ベース引き出し電極５６の表面がシリサイド膜７６で覆われているため、トランジスタのベース抵抗を十分に小さく抑制することができる。また、エミッタ電極２８やＮ＋型コレクタ引き出し層１８の表面がシリサイド膜７４，７８で覆われているため、それらとプラグ３８，３４との接触抵抗を十分に小さく抑制することができる。このため、本実施形態のトランジスタによれば、実施の形態１のトランジスタに比して、優れた高周波特性や優れたノイズ低減効果を得ることができる。
【００８３】
ところで、上述した実施の形態４は、実施の形態１の構造にシリサイド膜７４，７６，７８を加えたものであるが、本発明はこれに限定されるものではない。すなわち、実施の形態２または３の構造にシリサイド膜７４，７９，７８を加えることとしてもよい。
【００８４】
実施の形態５．
次に、本発明の実施の形態５のヘテロバイポーラトランジスタの構造および製造方法を説明する。図１０（Ａ）乃至図１０（Ｃ）は本実施形態のトランジスタの製造方法を説明するための断面図を示す。本実施形態のトランジスタは、実施の形態１乃至４におけるＰ型拡散層１４および素子分離Ｐ型拡散層２０の代わりに、素子分離用の溝と素子分離Ｐ型拡散層８８を備えている点に特徴を有しており、その点を除き実施の形態４のトランジスタと同じ構造を有している。尚、本発明の基礎となる構造は実施の形態４の構造に限定されるものではなく、実施の形態１乃至３の構造を基礎としてもよい。
【００８５】
以下、実施の形態５のトランジスタの製造方法について説明する。
図１０（Ａ）に示すように、本実施形態のトランジスタの製造工程では、Ｐ−型半導体に調整されたシリコン基板１０上に、先ずＮ＋型拡散層１２が形成される（ステップ６１）。
Ｎ＋型拡散層１２の上層にＮ−型シリコン層１６が形成される（ステップ６２）。
Ｎ＋型拡散層１２およびＮ−型シリコン層１６に、それらを所望の状態に分離する溝９０が設けられる（ステップ６４）。
溝９０の底部に、素子分離Ｐ型拡散層８８が形成される（ステップ６５）。
次いで、溝９０の側面に酸化膜９２を形成するため、ウェハの酸化処理が行われる（ステップ６６）。
上記の酸化処理が終了すると、次に、溝９０の中を多結晶シリコンなどの絶縁物９４で満たすため、絶縁物９４の堆積処理が行われる（ステップ６７）。
ウェハの表面（Ｎ−型シリコン層１６の表面）にはみ出して形成または堆積された酸化膜９２や絶縁物９４がエッチングによって除去されることにより図１０（Ａ）の状態が形成される（ステップ６８）。
【００８６】
図１０（Ｂ）に示すように、Ｎ−型シリコン層１６の表面には、フィールド酸化膜１７が形成される（ステップ６９）。
次いで、Ｎ−型シリコン層１６の一部にＮ＋型コレクタ引き出し層１８が形成される（ステップ７０）。
シリコンの露出部分に所定の膜厚で酸化膜１９が成膜された後、Ｎ＋コレクタ引き出し層１８の上層を除き、その酸化膜１９が除去される。その結果、Ｎ＋コレクタ引き出し層１８の上層にだけ酸化膜１９が形成される（ステップ７１）。
【００８７】
以後、実施の形態４の場合と同じ手順で加工が行われることにより、すなわち、上述したステップ５〜９、およびステップ４５〜６０の処理が行われることにより、図１０（Ｃ）に示す構造が実現される。
【００８８】
実施の形態１乃至５のバイポーラトランジスタにおいて、コレクタと基板との間の寄生容量は、Ｎ＋型拡散層１２と、それに隣接するＰ型拡散層（１４または８８）との間に発生する空乏層の幅に大きく影響される。実施の形態１乃至３の構造では、Ｎ＋型拡散層１２とＰ型拡散層１４との距離が狭く、空乏層の幅が狭いため、大きな寄生容量が生じ易い。一方、本実施形態の構造によれば、Ｎ＋型拡散層１２と素子分離Ｐ型拡散層１４との距離が広く、空乏層の延び量が大きく確保できるため、寄生容量を小さく抑制し易い。
【００８９】
トランジスタは、コレクタと基板との間の寄生容量が小さい程良好な高周波特性を示す。従って、本実施形態のヘテロバイポーラトランジスタによれば、実施の形態１乃至４のトランジスタに比して、更に優れた高周波特性を実現することができる。
【００９０】
実施の形態６．
次に、図１１（Ａ）および図１１（Ｂ）を参照して、本発明の実施の形態６のヘテロバイポーラトランジスタについて説明する。本実施形態のトランジスタは、実施の形態１乃至５の何れかを基礎として、エピタキシャル層５８における不純物濃度（Ｐ濃度）のプロファイルを、図３に示すものから図１１（Ａ）に示すものに変更することで実現することができる。
【００９１】
図１１（Ａ）は、本実施形態で用いられるエピタキシャル層５８，６０，６２の不純物およびＧｅ濃度プロファイルを示す。本実施形態において、トランジスタのエミッタとなるエピタキシャル層６２のＢ濃度、およびトランジスタのベースとなるエピタキシャル層６０のＢ濃度およびＧｅ濃度は、実施の形態１乃至５の場合（図３参照）と同様のプロファイルを有している。一方、トランジスタのコレクタとなるエピタキシャル層５８のＰ濃度は、実施の形態１乃至５におけるプロファイルと異なり、ベース層との境界部からその層５８の底部に向けて、徐々に減少するプロファイルを有している。
【００９２】
トランジスタが高周波で動作する際には、多量のキャリア注入に伴って実効ベース領域がコレクタ領域にまで広がる現象、すなわち、ベース広がり効果が生ずることがある。ベース広がり効果が生ずると、キャリアのベース走行時間が長期化し、トランジスタの高周波特性が損なわれる。従って、トランジスタの高周波特性を改善するためには、ベース広がり効果を抑制することが有効である。トランジスタのベース広がり効果は、コレクタ領域の不純物濃度を高めて、実効ベース領域の拡大を阻止することにより抑制することができる。しかし、コレクタ領域全体の不純物濃度を高めると、トランジスタの耐圧が低下する弊害が生ずる。
【００９３】
上述の如く、本実施形態では、コレクタとなるエピタキシャル層５８に対して、ベース領域との境界部において高く、かつ、基板との境界部において低いＰ濃度が与えられる。このようなＰ濃度によれば、トランジスタの耐圧を十分に確保しつつ、高周波動作時におけるベース広がり効果を有効に抑制することができる。従って、本実施形態のトランジスタによれば、実施の形態１乃至５のトランジスタに比して、更に良好な高周波特性を実現することができる。
【００９４】
図１１（Ｂ）は、本実施形態において、エピタキシャル層５８，６０，６２に与える不純物およびＧｅ濃度プロファイルの他の例を示す。コレクタとなるエピタキシャル層５８に付与するプロファイルは、図１１（Ｂ）に示すようにステップ状に変化するものであってもよい。このようなプロファイルによっても、図１１（Ａ）に示すプロファイルが用いられる場合と同様の効果を得ることができる。
【００９５】
実施の形態７．
次に、図１２（Ａ）乃至図１２（Ｃ）を参照して、本発明の実施の形態７のヘテロバイポーラトランジスタについて説明する。
図１２（Ａ）乃至図１２（Ｃ）は、それぞれ、本実施形態においてエピタキシャル層５８，６０，６２に付与する不純物およびＧｅ濃度のプロファイル例を示す。
【００９６】
上述した実施の形態１乃至６では、トランジスタのベースやエミッタとなるエピタキシャル層６０，６２には、Ｐを含有させないこととしている。本実施形態では、それらのエピタキシャル層６０，６２に、４×１０15cm-3程度のＰが含有されるのを許容している。上記のＰ濃度（４×１０15cm-3）は、エピタキシャル層６０，６２に含まれるＢの濃度（５×１０17cm-3〜１０19cm-3）に比して十分に低い値である。従って、エピタキシャル層６０，６２にこの程度のＰが含まれていても、適正なトランジスタ特性を得ることができる。
【００９７】
エピタキシャル層６０，６２は、Ｐを含有させるべきエピタキシャル層５８と同じ工程で連続的に成長させるべき層である。このため、それらの層中から完全にＰを排除することは必ずしも容易ではない。本実施形態では、エピタキシャル層６０，６２に対するＰの混入が許容されるため、３つのエピタキシャル層５８，６０，６２を、容易に連続形成することができる。従って、本実施形態のトランジスタによれば、実施の形態１乃至６のトランジスタに比して、優れた生産性を得ることができる。
【００９８】
比較例１．
次に、図１４および図１５を参照して、本発明の製造方法と対比される比較例１の製造方法について説明する。比較例１は、ホモ接合を有するバイポーラトランジスタの製造方法である。比較例１の方法によれば、後述の如く、２つのベース引き出し電極の間にセルフアラインの手法でエミッタ電極を形成することができる。
【００９９】
図１４（Ａ）〜図１４（Ｄ）および図１５は、比較例１の製造方法の内容を説明するための断面図である。比較例１では、上述した実施の形態１の場合と同様の手法で図１４（Ａ）に示す状態が形成される。
すなわち、比較例１では、先ず、シリコン基板１０（Ｐ−型半導体）の上にＮ＋型拡散層１２とＰ型拡散層１４とが形成される（ステップ１）。
次に、それらの上層に、エピタキシャル成長によりＮ−型シリコン層１６が形成される（ステップ２）。
フィールド酸化膜１７が形成された後、Ｎ＋コレクタ引き出し層１８、および素子分離Ｐ型拡散層２０が形成される（ステップ３）。
シリコンの露出部分に所定の膜厚で酸化膜１９が形成され、Ｎ＋コレクタ引き出し層１８の上層を除き、その酸化膜１９が除去される（ステップ４）。
【０１００】
図１４（Ｂ）に示すように、Ｎ−型シリコン層１６の上層にはＰ型不純物がドープされた多結晶シリコン膜１００が堆積される。多結晶シリコン膜１００は、ベース引き出し電極の形状にパターニングされる（ステップ７２）。
多結晶シリコン膜１００を被うように、半導体ウェハの全面に酸化膜１０２が形成される（ステップ７３）。
多結晶シリコン膜１００および酸化膜１０２をエッチングすることにより、真性ベース層を形成しようとする領域に開口１０４が形成される（ステップ７４）。
半導体ウェハに対して所定の熱処理が施されることにより、多結晶シリコン膜１００に含まれるＰ型不純物がＮ−型シリコン層１６に拡散してＰ＋拡散層１０６が形成される（ステップ７５）。
開口１０４の上部より、半導体ウェハに対してＢなどのＰ型不純物が注入される。その結果、Ｎ−型シリコン層１６のうち、開口１０４の内部に露出する部分、すなわち、真性ベース層を形成しようとする部分にＰ型不純物が注入される（ステップ７６）。
【０１０１】
図１４（Ｃ）に示すように、開口１０４の内部には、酸化膜の堆積と異方性エッチングとによって側壁１０８が形成される（ステップ７７）。
側壁１０８の形成時に所定の熱処理が実行されることにより、Ｎ−型シリコン層１６に注入されたＰ型不純物の活性化、およびＰ＋拡散層１０６の拡散が進行する。その結果、Ｎ−型シリコン層１６中に真性ベース層１１０と、Ｐ＋拡散層１０６Ａとが形成される（ステップ７８）。
【０１０２】
次に、図１４（Ｄ）に示すように、側壁１０８で囲まれた部分に、Ｎ型不純物を含む多結晶シリコンにより、エミッタ電極２８が形成される（ステップ７９）。
所定の熱処理が行われることによりエミッタ電極２８内のＮ型不純物が拡散されて、真性ベース層１１０の表面付近にエミッタ層１１２が形成される（ステップ８０）。
【０１０３】
最後に、図１５に示すように、半導体ウェハの全面に絶縁膜３２が堆積され（ステップ１５）、適当な位置にコンタクトホールが形成され（ステップ１７）、プラグ３４，３６，３８およびメタル配線４０，４２，４４が形成される（ステップ１８，１９）。
【０１０４】
上記の如く、比較例１によれば、真性ベース層１１０の中央部に、セルフアラインの手法でエミッタ層１１２を形成することができる。このため、比較例１によれば、エミッタ層１１２とベース引き出し電極（多結晶シリコン膜１００）との短絡を生じさせることなく真性ベース層１１０を十分に小さくすることができる。
【０１０５】
バイポーラトランジスタを高速化するうえで、ベース−コレクタ容量の少量化が有効なことは上記の通りである。従って、真性ベース層１１０を小さくし、ベース−コレクタ容量を少量とし得る比較例１は、この点においてトランジスタの高速化に適した方法である。
【０１０６】
トランジスタを高速化するうえでは、ベース−コレクタ容量を少量化することに加えて、ベース幅を薄くすることも重要である。すなわち、比較例１の場合には、真性ベース層１１０の厚さを薄くすることも重要である。しかしながら、比較例１において、真性ベース層１１０は不純物の注入により形成されている。この場合、チャネリングや注入深さのばらつきにより、真性ベース層１１０の厚さを１００nm以下とすることが困難である。比較例１は、この点において、トランジスタの高速化を図るうえで限界を有している。
【０１０７】
これに対して、上述した実施の形態１〜７では、ベース層５２の厚さをＳｉエピタキシャル層５８の厚さで決定することができる。従って、それらの方法は、ベース層５２を薄くしてトランジスタの高速化を図るうえでは比較例１に比して優れている。
【０１０８】
しかし、実施の形態１〜７の製造方法において、酸化膜３０の位置は、例えば図２（Ａ）に示すように写真製版により決定される。このため、実施の形態１〜７の製造方法によると、酸化膜３０の開口の位置、すなわち、エミッタ層５４の位置と、エミッタ電極２８の位置との間に、写真製版の重ね合わせ精度の範囲内でずれが生ずることがある。
【０１０９】
一方、実施の形態１〜７において、ベース層５２やベース引き出し電極５６の位置は、エミッタ電極２８の位置により決定される。従って、それらの実施形態では、ベース層５２やベース引き出し電極５６の位置が、エミッタ層５４の位置に対して、写真製版の重ね合わせ精度の範囲内で変動することがある。つまり、実施の形態１〜７の製造方法では、ベース層５２の中心に対するエミッタ層５４の位置が自己整合的には決定されず、２つのベース引き出し電極５６の何れかに偏った位置にエミッタ層５４が形成される事態が生じ得る。このため、実施の形態１〜７においては、エミッタ電極２８やベース層５２の寸法などに、上記の偏りを考慮したマージンを付与しておくことが必要であった。
【０１１０】
以上に説明したように、開口１０４に対して不純物を注入して真性ベース層１１０を実現する比較例１の方法と、Ｓｉエピタキシャル層５８の厚さでベース層５２の厚さを決める実施の形態１〜７の方法とは、トランジスタの高速化を図るうえでそれぞれに一長一短を有している。これら両者の長所は、例えば、比較例１の方法で形成された開口１０４（図１４（Ｂ）参照）の中だけに、選択的にベース層をエピタキシャル成長させることにより同時に確保することができる。
【０１１１】
しかし、ベース層をそのように選択的に成長させることは現実的には困難である。また、その場合、エッチングのダメージを受けたＮ−型シリコン層１６の上にベース層が成長されることとなり、膜の品質に関しても問題が生ずる。従って、比較例１の方法と、実施の形態１〜７の方法とを単純に組み合わせることによっては、エミッタ電極２８の位置自体を自己整合的に決定し、かつ、エピタキシャル成長膜でベース層５２を実現することはできない。
【０１１２】
以下に説明する実施の形態８〜１１は、上記の課題を解決するための製造方法である。具体的には、ベース層５２の中心付近に、すなわち、ベース引き出し５６の中央に、自己整合的にエミッタ層５４を形成し、かつ、エピタキシャル成長膜でベース層５２を実現するための製造方法である。以下、図１６乃至図２２を順次参照して、それらの実施形態について説明する。
【０１１３】
実施の形態８．
図１６〜図１８は、本発明の実施の形態８の製造方法を説明するための断面図を示す。本実施形態の製造方法では、先ず、図１６（Ａ）および図１６（Ｂ）に示すように、実施の形態１の場合と同様の手法で、半導体ウェハの全面にＳｉエピタキシャル層５８（Ｎ型）、ＳｉＧｅエピタキシャル層６０（Ｐ型）、およびＳｉエピタキシャル層６２（Ｐ型）が形成される（ステップ１〜５）。
【０１１４】
図１６（Ｃ）に示すように、Ｓｉエピタキシャル層６２の上層には、酸化膜３０が堆積される（ステップ６）。
次に、酸化膜３０の上層に、多結晶シリコン膜１１４およびフォトレジスト１１６が堆積される。フォトレジスト１１６は、真性ベース層を形成すべき領域のみを被うようにパターニングされる。パターニング後のフォトレジスト１１６をマスクとしてエッチングが行われることにより、多結晶シリコン膜１１４が、真性ベース層の形状にパターニングされる（ステップ８１）。
パターニングされた後の多結晶シリコン膜１１４の上部から、半導体ウェハの全体に対してＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ８２）。
【０１１５】
フォトレジスト１１６は酸素プラズマなどを用いた等方性のエッチングによって、多結晶シリコン１１４は異方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ８３）。以下、縮小後の多結晶シリコン膜１１４およびフォトレジスト１１６を、図１６（Ｄ）に示すように、それぞれ符号１１４Ａおよび１１６Ａを付して表す。
【０１１６】
フォトレジスト１１６Ａが除去された後、半導体ウェハに対して所定の熱処理が施される。その結果、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、図１７（Ａ）に示すようにＰ型の拡散層１１８が形成される（ステップ８４）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、多結晶シリコン膜１１４Ａの上端が露出するまでエッチバックされる（ステップ８５）。
【０１１７】
フォトレジスト１２０の表面に露出した多結晶シリコン膜１１４Ａは、図１７（Ｂ）に示すようにエッチングによって除去される（ステップ８６）。
更に、フォトレジスト１２０をマスクとして酸化膜３０がエッチングされる。その結果、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ８７）。
【０１１８】
上述した処理によれば、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。つまり、本実施形態の製造方法によれば、ベース層５２の中央に、セルフアラインの手法で開口１２２を形成することができる。従って、本実施形態によれば、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１１９】
図１７（Ｃ）に示すように、半導体ウェハの全面には、フォトレジスト１２０が除去された後、多結晶シリコン膜１２３が堆積される（ステップ８８）。
多結晶シリコン膜１２３には、その全面に、ＡｓなどのＮ型不純物が注入される（ステップ８９）。
【０１２０】
Ｎ型不純物がドープされた多結晶シリコン膜１２３の上層には、酸化膜１２４が成膜される（ステップ９０）。
酸化膜１２４の上部では、フォトレジスト１２６が、形成すべきエミッタ電極２８の形状にパターニングされる（ステップ９１）。
そのフォトレジスト１２６をマスクとして酸化膜１２４および多結晶シリコン膜１２３がエッチングされることにより、図１７（Ｄ）に示すように、エミッタ電極２８が形成される（ステップ９２）。
【０１２１】
次に、半導体ウェハに対して所定の熱処理が施されることにより、エミッタ電極２８に含まれていた不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散して、図１８（Ａ）に示すように、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ９３）。
次いで、所望の形状にパターニングされたフォトレジスト１２８をマスクとして酸化膜３０および拡散層１１８がエッチングされることにより、ベース引き出し電極５６が形成される（ステップ９４）。
【０１２２】
次に、半導体ウェハの全面に酸化膜が堆積される。その酸化膜と共に、ベース引き出し電極５６を被っている酸化膜３０、およびエミッタ電極５４を被っている酸化膜１２４がエッチングによって除去されることにより、図１８（Ｂ）に示すように、ベース引き出し電極５６の側面を被う側壁１３０、およびエミッタ電極５４の側面を被う側壁１３２が形成される（ステップ９５）。
上記のエッチングの過程では、Ｎ＋型コレクタ引き出し層１８を被っていた酸化膜１９も除去される。従って、ステップ９５の終了時点では、エミッタ電極５４やベース引き出し電極５６と共に、Ｎ＋型コレクタ引き出し層１８も露出状態となる。
【０１２３】
次に、半導体ウェハの表面に露出したシリコンを、ＣｏやＴｉ等の高融点金属とを反応させる。その結果、図１８（Ｃ）に示すように、エミッタ電極２８の表面、ベース引き出し電極５６の表面、およびＮ＋型コレクタ引き出し層１８の表面に、自己整合的にシリサイド膜１３４，１３６，１３８が形成される（ステップ９６）。
【０１２４】
最後に、図１８（Ｄ）に示すように、半導体ウェハの全面に絶縁膜３２が堆積され（ステップ１５）、適当な位置にコンタクトホールが形成され（ステップ１７）、プラグ３４，３６，３８およびメタル配線４０，４２，４４が形成される（ステップ１８，１９）。
【０１２５】
上述の如く、本実施形態の製造方法によれば、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央に、ベース層５２に比して小さなエミッタ層５４を自己整合的に形成することができる。つまり、本実施形態の製造方法によれば、エピタキシャル成長膜を用いることでベース層５２の厚さを十分に薄くしつつ、２つのベース引き出し電極５６の中央付近に、セルフアラインの手法でエミッタ層５４を形成することができる。この場合、キャリアがベース層５２を走行する時間を短時間とし、かつ、ベース−コレクタ容量を少量とすることができる。
【０１２６】
また、本実施形態においては、上記の如く、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成している。この場合、トランジスタのベース抵抗やエミッタコンタクト抵抗は、十分に小さな値に抑制される。従って、本実施形態の製造方法によれば、極めて優れた高周波特性を有するトランジスタを実現することができる。
【０１２７】
更に、本実施形態の製造方法では、ベース層５２となるべき領域を被うために形成されるフォトレジスト１１６が等方的にエッチングされることにより、エミッタ層５４となるべき領域を被うためのフォトレジスト１１６Ａが形成される（図１６（Ｃ）および図１６（Ｄ）参照）。この場合、フォトレジスト１１６Ａは、必然的にフォトレジスト１１６に比して小さくなるため、酸化膜３０の開口１２２は、高度な加工技術を必要とすることなくベース層５２のほぼ中央に設けることができる。このため、本実施形態の製造方法によれば、製造コストの高騰をも避けることができる。
【０１２８】
ところで、上述した実施の形態８では、ベース層５２を、ＳｉＧｅのエピタキシャル層で構成しているが、本発明はこれに限定されるものではなく、ベース層５２は、シリコンのエピタキシャル層で構成することとしてもよい。
【０１２９】
実施の形態９．
次に、図１９および図２０を参照して、本発明の実施の形態９について説明する。本実施形態の製造方法では、図１９（Ａ）に示すように、実施の形態１の場合と同様の手法で３層のエピタキシャル層５８，６０，６２が形成される（ステップ１〜５）。
エピタキシャル層６２の上層には、窒化膜１４０と酸化膜１４２とが堆積される（ステップ９７）。
酸化膜１４２は、真性ベース層を形成すべき領域のみを被うようにパターニングされる（ステップ９８）。
この状態で、半導体ウェハの全体にＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ９９）。
【０１３０】
酸化膜１４０は、ウェットエッチングなどの等方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ１００）。以下、縮小後の酸化膜１４２を、図１９（Ｂ）に示すように符号１４２Ａを付して表す。
半導体ウェハに対して所定の熱処理が施されることにより、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、Ｐ型の拡散層１１８が形成される（ステップ１０１）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、酸化膜１４２Ａの上端が露出するまでエッチバックされる（ステップ１０２）。
【０１３１】
フォトレジスト１２０の表面に露出した酸化膜１４２Ａは、図１９（Ｃ）に示すようにエッチングによって除去される（ステップ１０３）。
更に、フォトレジスト１２０をマスクとして窒化膜１４０がエッチングされることにより、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ１０４）。
【０１３２】
上述した処理によれば、実施の形態８の場合と同様に、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。従って、本実施形態の製造方法によっても、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１３３】
フォトレジスト１２０が除去された後、実施の形態８の場合と同様の手法で、窒化膜１４０の上に多結晶シリコン膜１２３が堆積され（ステップ１０５）、次いでＡｓなどのＮ型不純物の注入処理が行われる（ステップ１０６）。
次に、多結晶シリコン膜１２３の上層に窒化膜１４４が成膜される（ステップ１０７）。
窒化膜１４４および多結晶シリコン膜１２３は、図１９（Ｄ）に示すように、エミッタ電極２８の形状にエッチングされる（ステップ１０８）。
【０１３４】
次に、半導体ウェハに対して所定の熱処理が施されることにより、エミッタ電極２８に含まれていた不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散して、図２０（Ａ）に示すように、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ１０９）。
次いで、所望の形状にパターニングされたフォトレジスト１２８をマスクとして酸化膜３０および拡散層１１８がエッチングされることにより、ベース引き出し電極５６が形成される（ステップ１１０）。
【０１３５】
半導体ウェハの全面に酸化膜を堆積させた後、その酸化膜と共に、ベース引き出し電極５６を被っている窒化膜１４０、およびエミッタ電極５４を被っている窒化膜１４４が、同じエッチングレートで除去される。その結果、図２０（Ｂ）に示すように、ベース引き出し電極５６の側面を被う側壁１３０、およびエミッタ電極５４の側面を被う側壁１３２が形成される（ステップ１１１）。
上記のエッチングの過程では、Ｎ＋型コレクタ引き出し層１８を被っていた酸化膜１９も除去される。従って、ステップ１１１の終了時点では、エミッタ電極５４やベース引き出し電極５６と共に、Ｎ＋型コレクタ引き出し層１８も露出状態となる。
【０１３６】
以後、実施の形態８の場合と同様の処理が実行されることにより、図２０（Ｃ）に示すシリサイド膜１３４，１３６，１３８が形成され（ステップ９６）、更には図２０（Ｄ）に示すメタル配線４０，４２，４４等が形成される（ステップ１５，１７〜１９）。
【０１３７】
上述の如く、本実施形態の製造方法によれば、実施の形態８の場合と同様に、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央にエミッタ層５４を自己整合的に形成し、更に、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成することができる。このため、本実施形態の製造方法によれば、実施の形態８の場合と同様に、高周波特性の優れたトランジスタを実現することができる。
【０１３８】
ところで、上述した実施の形態９では、ベース層５２を、ＳｉＧｅのエピタキシャル層で構成しているが、本発明はこれに限定されるものではなく、ベース層５２は、シリコンのエピタキシャル層で構成することとしてもよい。
【０１３９】
実施の形態１０．
次に、図２１を参照して、本発明の実施の形態１０について説明する。本実施形態の製造方法では、図２１（Ａ）に示すように、実施の形態１の場合と同様の手法で３層のエピタキシャル層５８，６０，６２が形成される（ステップ１〜５）。
エピタキシャル層６２の上層には、窒化膜１４０、多結晶シリコン膜１４６、および酸化膜１４８がその順で堆積される（ステップ１１２）。
多結晶シリコン膜１４６と酸化膜１４８は、真性ベース層を形成すべき領域のみを被うようにパターニングされる（ステップ１１３）。
この状態で、半導体ウェハの全体にＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ１１４）。
【０１４０】
酸化膜１４８は、ウェットエッチングなどの等方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ１１５）。
次いで、多結晶シリコン膜１４６が、異方性エッチングによって酸化膜１４８と同じ大きさに縮小される（ステップ１１６）。
以下、縮小後の酸化膜１４８および多結晶シリコン膜１４６を、図２１（Ｂ）に示すように、それぞれ符号１４８Ａおよび１４６Ａを付して表す。
半導体ウェハに対して所定の熱処理が施されることにより、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、Ｐ型の拡散層１１８が形成される（ステップ１１７）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、酸化膜１４８Ａの上端が露出するまでエッチバックされる（ステップ１１８）。
【０１４１】
図２１（Ｃ）に示すように、フォトレジスト１２０の中に残存していた酸化膜１４８Ａおよび多結晶シリコン膜１４６Ａはエッチングによって除去される（ステップ１１９）。
次に、フォトレジスト１２０をマスクとして窒化膜１４０がエッチングされることにより、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ１２０）。
【０１４２】
上述した処理によれば、実施の形態８または９の場合と同様に、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。従って、本実施形態の製造方法によっても、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１４３】
フォトレジスト１２０が除去された後、実施の形態９の場合と同様の手法で、窒化膜１４０の上に多結晶シリコン膜１２３が堆積され（ステップ１０５）、次いでＡｓなどのＮ型不純物の注入処理が行われる（ステップ１０６）。
次いで、多結晶シリコン膜１２３の上層に窒化膜１４４が成膜され（ステップ１０７）、その窒化膜１４４と多結晶シリコン膜１２３とがエッチングされることにより、図２１（Ｄ）に示すように、エミッタ電極２８が形成される（ステップ１０８）。以後、実施の形態８または９の場合と同様の処理を実行することにより、トランジスタを完成させることができる。
【０１４４】
上述の如く、本実施形態の製造方法によれば、実施の形態８または９の場合と同様に、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央にエミッタ層５４を自己整合的に形成し、更に、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成することができる。このため、本実施形態の製造方法によれば、実施の形態８または９の場合と同様に、高周波特性の優れたトランジスタを実現することができる。
【０１４５】
ところで、上述した実施の形態８乃至１０では、エピタキシャル層にＰ型不純物を注入する際のマスクを、多結晶シリコン膜１１４とフォトレジスト１１６の積層膜や窒化膜１４２、或いは多結晶シリコン膜１４６と酸化膜１４８の積層膜などで構成することとしているが、マスクの構造はそれらに限定されるものではない。すなわち、Ｐ型不純物の注入時にマスクとして機能することができ、かつ、フォトレジスト１２２に対して高い選択比で除去し得るものであれば上記のマスクとして利用することができる。
【０１４６】
実施の形態１１．
次に、図２２を参照して、本発明の実施の形態１１について説明する。本実施形態の製造方法では、先ず、実施の形態８の場合と同様の手順で、多結晶シリコン膜１２３中にＡｓなどのＰ型不純物を注入するまでの処理、すなわち、図１６（Ａ）〜図１７（Ｃ）に示すステップ１〜６およびステップ８１〜８９の処理が実行される。
図２２（Ａ）に示すように、本実施形態では、次に、フォトレジスト１２６をマスクとして、多結晶シリコン膜１２３および酸化膜３０が、エミッタ電極２８の形状にエッチングされる（ステップ１２１）。
上記の処理によれば、実施の形態８〜１０の場合と同様に、エミッタ電極２８を、自己整合的にベース層５２のほぼ中央に形成することができる。従って、本実施形態の製造方法によっても、ベース層５２の位置とエミッタ電極２８の位置とを精度良く整合させることができる。
【０１４７】
次に、半導体ウェハに対して所定の熱処理が施されることにより、エミッタ電極２８に含まれていた不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散して、図２２（Ｂ）に示すように、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ１２２）。
次いで、所望の形状にパターニングされたフォトレジスト１２８をマスクとして拡散層１１８がエッチングされることにより、ベース引き出し電極５６が形成される（ステップ１２３）。
【０１４８】
フォトレジスト１２８が除去された後、半導体ウェハの全面に酸化膜が堆積される。エミッタ電極２８およびベース引き出し電極５６が露出するまでその酸化膜がエッチングされることにより、図２２（Ｃ）に示すように、ベース引き出し電極５６の側面を被う側壁１３０、およびエミッタ電極５４の側面を被う側壁１３２が形成される（ステップ１２３）。
上記のエッチングの過程では、Ｎ＋型コレクタ引き出し層１８を被っていた酸化膜１９も除去される。従って、ステップ１２３の終了時点では、エミッタ電極５４やベース引き出し電極５６と共に、Ｎ＋型コレクタ引き出し層１８も露出状態となる。
【０１４９】
図２２（Ｄ）に示すように、エミッタ電極２８の表面、ベース引き出し電極５６の表面、およびＮ＋型コレクタ引き出し層１８の表面には、実施の形態８の場合と同様に、自己整合的にシリサイド膜１３４，１３６，１３８が形成される（ステップ９６）。以後、実施の形態８の場合と同様の処理が実行されることにより、トランジスタが完成する。
【０１５０】
上述の如く、本実施形態の製造方法によれば、実施の形態８〜１０の場合と同様に、ベース層５２をエピタキシャル成長膜で構成しつつ、ベース層５２のほぼ中央にエミッタ層５４を自己整合的に形成し、更に、ベース引き出し電極５６やエミッタ電極２８などの表面にシリサイド膜１３４，１３６，１３８を形成することができる。このため、本実施形態の製造方法によれば、実施の形態８〜１０の場合と同様に、高周波特性の優れたトランジスタを実現することができる。
【０１５１】
また、本実施形態の製造方法によれば、エミッタ電極２８の上に、酸化膜１２４を堆積させる工程（実施の形態８におけるステップ９０）や、窒化膜１４４を堆積させる工程（実施の形態９または１０におけるステップ１０７）を省略することができる。このため、本実施形態によれば、実施の形態８〜１０の場合に比して、トランジスタの製造工程を簡単化することができる。
【０１５２】
ところで、上述した実施の形態１１では、上述したステップ１２１において、拡散層１１８が露出するまで酸化膜３０をエッチングすることとしているが、ステップ１２１では酸化膜３０を拡散層１１８の表面に僅かに残存させることとしてもよい。この場合、残存する酸化膜３０は、ステップ１２３において、側壁１３０を形成するためのエッチングの際に除去することができる。上記の手法によれば、ステップ１２１で拡散層１１８を露出させる場合に比して、拡散層１１８に対するオーバーエッチ量を抑制することができる。
【０１５３】
実施の形態１２．
次に、図２３を参照して、本発明の実施の形態１２について説明する。本実施形態の製造方法では、図２３（Ａ）に示すように、実施の形態１の場合と同様の手法で３層のエピタキシャル層５８，６０，６２が形成される（ステップ１〜５）。
エピタキシャル層６２の上層には、酸化膜３０、第１の多結晶シリコン膜１４９、および、酸化膜１５０がその順で堆積される（ステップ１２４）。
それらの膜のうち酸化膜１５０は、真性ベース層を形成すべき領域のみを被うようにパターニングされる（ステップ１２５）。
この状態で、半導体ウェハの全体にＢ等のＰ型不純物が注入される。その結果、３層のエピタキシャル層５８，６０，６２のうち、真性ベース層を形成すべき部位を除く部分に、Ｐ型不純物が注入される（ステップ１２６）。
【０１５４】
酸化膜１５０は、ウェットエッチング等の等方性のエッチングによって、所定の大きさ、具体的には、真性ベース層の表面に形成すべきエミッタ層の大きさまで縮小される（ステップ１２７）。以下、縮小後の酸化膜１５０を、図２３（Ｂ）に示すように符号１５０Ａを付して表す。
半導体ウェハに対して所定の熱処理が施されることにより、３層のエピタキシャル層５８，６０，６２に導入されている不純物（Ｂ）が拡散して、Ｐ型の拡散層１１８が形成される（ステップ１２８）。
次に、半導体ウェハの全面にフォトレジスト１２０が塗布される。フォトレジスト１２０は、酸化膜１５０Ａの上端が露出するまでエッチバックされる（ステップ１２９）。
【０１５５】
図２３（Ｃ）に示されるように、フォトレジスト１２０の中に残存していた酸化膜１５０Ａはエッチングによって除去される（ステップ１３０）。
次に、フォトレジスト１２０をマスクとして、第１の多結晶シリコン膜１４９、および、酸化膜３０がエッチングされることにより、エミッタ層を形成すべき部位に開口１２２が形成される（ステップ１３１）。
上述した処理によれば、実施の形態８乃至１０の場合と同様に、開口１２２は、自己整合的にベース層５２のほぼ中央に形成される。従って、本実施形態の製造方法によっても、ベース層５２の位置と開口１２２の位置との誤差を十分に小さくすることができる。
【０１５６】
フォトレジスト１２０が除去された後、第１多結晶シリコン膜１４９の上に第２の多結晶シリコン膜１２３が堆積され、次いでＡｓなどのＮ型不純物の注入処理が行われる（ステップ１３２）。
次に、半導体ウェハに対して所定の熱処理が施されることにより、第２の多結晶シリコン膜１２３に含まれている不純物（Ａｓ）がその下層のＳｉエピタキシャル層６２に拡散し、ベース層５２のほぼ中央にエミッタ層５４が形成される（ステップ１３３）。
次いで、フォトレジストをマスクとして、第２の多結晶シリコン膜１２３と第１の多結晶シリコン膜、および、酸化膜３０が、エミッタ電極２８の形状にエッチングされる（ステップ１３４）。以後、実施の形態１１の場合と同様の処理を実行することにより、トランジスタを完成させることができる。
【０１５７】
上述した実施の形態１２の方法では、縮小を要する第１のマスクを、実施の形態１０の場合に比して少ない材料で、すなわち、１種類の材料のみで構成することができる。第１のマスクを縮小するためのエッチングは、その材料が１種類である方が、多数の材料が用いられる場合に比して容易である。従って、本実施形態の製造方法によれば、実施の形態１０の場合に比して、トランジスタの製造工程を更に簡単化することができる。
【０１５８】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１または２記載の発明によれば、簡単な工程で製造することのできるヘテロバイポーラトランジスタを実現することができる。
【０１５９】
請求項３記載の発明によれば、コレクタ引き出し層の表面がコレクタ電極で覆われているため、コレクタ、ベースおよびエミッタに対応するコンタクトホールを形成する際のオーバーエッチング量を抑制することができる。従って、本発明によれば、トランジスタの品質を安定化させることができる。
【０１６０】
請求項４記載の発明によれば、エミッタ電極の表面およびベース引き出し電極の表面にシリサイド膜が形成されている。このため、本発明によれば、トランジスタのベース抵抗やコンタクト抵抗を十分に抑制することができる。
【０１６１】
請求項５記載の発明によれば、第１型Ｓｉ層の不純物濃度が、第２型ＳｉＧｅエピタキシャル層との境界付近で高く、かつ、第１シリコン層との境界付近で低くされている。つまり、サブコレクタ層は、ベース層との境界付近に高い濃度で第１不純物を含み、シリコン基板との境界付近に低い濃度で第１不純物を含んでいる。このため、本発明によれば、高周波動作時におけるベース広がり効果を抑制しつつ、高い耐圧を確保することができる。
【０１６２】
請求項６、７または８記載の発明によれば、Ｓｉエピタキシャル層を基礎とするエミッタ層と、ＳｉＧｅエピタキシャル層を基礎とするベース層とを有するヘテロバイポーラトランジスタを、簡単な工程で製造することができる。
【０１６３】
請求項９記載の発明によれば、コレクタ引き出し層の表面がコレクタ電極で覆われた状態でコレクタ、ベースおよびエミッタに対応するコンタクトホールを開口させることができる。このため、本発明によれば、安定した品質を有するトランジスタを製造することができる。
【０１６４】
請求項１０記載の発明によれば、エミッタ電極の上層、および第２型Ｓｉエピタキシャル層の上層に、同等の膜厚で酸化膜を形成した後に、それらを異方性エッチングにより除去することができる。この場合、エミッタ電極や第２Ｓｉエピタキシャル層の表面に多大なオーバーエッチングを施すことなく、エミッタ電極の側面に酸化膜のサイドウォールを形成することができる。また、本発明によれば、上記のサイドウォールを利用して、エミッタ電極の表面と、第２型Ｓｉエピタキシャル層の表面とに、両者を短絡させることなくシリサイド膜を形成することができる。このため、本発明によれば、ベース抵抗やコンタクト抵抗の小さなトランジスタを、高い歩留まりで容易に製造することができる。
【０１６５】
請求項１１記載の発明によれば、サブコレクタ層の中に、ベース層との境界付近に高い濃度で第１不純物を含み、かつ、シリコン基板との境界付近に低い濃度で第１不純物を含むトランジスタを簡単な工程で製造することができる。つまり、本発明によれば、高周波動作時におけるベース広がり効果を抑制しつつ、高い耐圧を確保することのできるヘテロバイポーラトランジスタを簡単な工程で製造することができる。
【０１６６】
請求項１２記載の発明によれば、第１導電型の不純物を第１の導電層に導入した後、第１のマスクが縮小される。そして、第２導電型の不純物は、その縮小された第１のマスクと同じ大きさを有する開口から第１導電層に導入される。この場合、第２導電型の不純物は、常に、第１導電型の不純物が導入されていない領域のほぼ中央に導入される。従って、本発明によれば、真性ベース層の中央付近に、自己整合的にエミッタ層を形成することができる。
【０１６７】
請求項１３記載の発明によれば、開口を介して第２の導電層から第１の導電層へ不純物を拡散させることにより、第１の導電層のうち開口の直下に位置する部分にのみ不純物を導入することができる。
【０１６８】
請求項１４記載の発明によれば、第１の導電層および第２の導電層の表面にシリサイド層を形成することができる。従って、本発明によれば、第１の導電層や第２の導電層、並びにそれらの表面に形成されるシリサイド層を基礎として、接触抵抗の小さな電極乃至は配線構造を実現することができる。
【０１６９】
請求項１５記載の発明によれば、Ｓｉエピタキシャル層、ＳｉＧｅエピタキシャル層、およびＳｉエピタキシャル層の積層膜を第１の導電層とすることができる。この場合、ＳｉＧｅエピタキシャル層をベース層とし、その上層のＳｉエピタキシャル層をエミッタ層とすることで、各層の膜厚管理を容易かつ高精度に行うことができる。
【０１７０】
請求項１６、１７および１８記載の発明によれば、第１の絶縁膜の材質と第１のマスクの材質とが適切に組み合わされているため、第１のマスクのパターニングや縮小のためのエッチング、或いは第１のマスクに開口を設けるためのエッチングなどを適切に実行することができる。
【０１７１】
請求項１９記載の発明によれば、フォトレジストを第２のマスクとして利用することにより、容易に所望の製造工程を実現することができる。
【０１７２】
請求項２０記載の発明によれば、第２の導電膜を第１のマスクのエッチングストッパーとすると共にエミッタ電極の一部とすることができる。このため、本発明によれば、第１のマスクの材料をパターニングする際、或いは縮小させる際のエッチングを容易にすることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図２】 本発明の実施の形態１のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図３】 本発明の実施の形態１のトランジスタが備える３層のエピタキシャル層における不純物濃度およびＧｅ濃度のプロファイルである。
【図４】 本発明の実施の形態２のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図５】 本発明の実施の形態２のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図６】 本発明の実施の形態３のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図７】 本発明の実施の形態３のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図８】 本発明の実施の形態４のヘテロバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図９】 本発明の実施の形態４のヘテロバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図１０】 本発明の実施の形態５のヘテロバイポーラトランジスタの製造方法を説明するための図である。
【図１１】 本発明の実施の形態６のトランジスタが備える３層のエピタキシャル層における不純物濃度およびＧｅ濃度のプロファイルである。
【図１２】 本発明の実施の形態７のトランジスタが備える３層のエピタキシャル層における不純物濃度およびＧｅ濃度のプロファイルである。
【図１３】 高周波動作を目的とした従来のトランジスタの断面図である。
【図１４】 本発明に係る製造方法に対する比較例を説明するための図（その１）である。
【図１５】 本発明に係る製造方法に対する比較例を説明するための図（その２）である。
【図１６】 本発明の実施の形態８のバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図１７】 本発明の実施の形態８のバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図１８】 本発明の実施の形態８のバイポーラトランジスタの製造方法を説明するための図（その３）である。
【図１９】 本発明の実施の形態９のバイポーラトランジスタの製造方法を説明するための図（その１）である。
【図２０】 本発明の実施の形態９のバイポーラトランジスタの製造方法を説明するための図（その２）である。
【図２１】 本発明の実施の形態１０のバイポーラトランジスタの製造方法を説明するための図である。
【図２２】 本発明の実施の形態１１のバイポーラトランジスタの製造方法を説明するための図である。
【図２３】 本発明の実施の形態１２のバイポーラトランジスタの製造方法を説明するための図である。
【符号の説明】
１０ シリコン基板、 １２ Ｎ＋型拡散層、 １４ Ｐ型拡散層、 １６ Ｎ−型シリコン層、 １７ フィールド酸化膜、 １８ Ｎ＋型コレクタ引き出し層、 ２０ 素子分離Ｐ型拡散層、 ２８ エミッタ電極、 ３０；１２４；１４２；１４８ 酸化膜、 ３２ 絶縁膜、 ３４，３６，３８ プラグ、 ４０，４２，４４ メタル配線、 ５０ サブコレクタ層、 ５２ ベース層、 ５４ エミッタ層、 ５６ ベース引き出し電極、 ５８，６２ Ｓｉエピタキシャル層、 ６０ ＳｉＧｅエピタキシャル層、 ７０ コレクタ電極、 ８４ 第２の酸化膜、 ８６ 第３の酸化膜、 １１４，１２３；１４６ 多結晶シリコン膜、 １１６，１２０，１２６ フォトレジスト、 １３４，１３６，１３８ シリサイド膜、 １４０ 窒化膜、 １４２ 酸化膜。
Claims (10)
- 第１導電型不純物を含むようにシリコン基板の表面に形成されたシリコン層と、
第１型不純物を含むように前記シリコン層の上に形成された第１のＳｉエピタキシャル層と、
第２型不純物を第１濃度で含み、かつ、所定の濃度プロファイルでゲルマニウムを含むように前記第１のＳｉエピタキシャル層の上に形成されたＳｉＧｅエピタキシャル層と、
第２型不純物を、前記第１濃度に比して低い第２濃度で含むように、前記ＳｉＧｅエピタキシャル層の上に形成された第２のＳｉエピタキシャル層とを備え、
前記ＳｉＧｅエピタキシャル層内のゲルマニウム濃度は、前記第１のＳｉエピタキシャル層との境界付近において、前記第２のＳｉエピタキシャル層との境界付近に比して高濃度であり、
前記３層のエピタキシャル層の一部を覆うように、多結晶シリコンで形成されたエミッタ電極を備えると共に、
前記第２のＳｉエピタキシャル層のうち、前記エミッタ電極で覆われた部分は、第１型半導体に調整されたエミッタ層であり、
前記ＳｉＧｅエピタキシャル層のうち、前記エミッタ層と接する部分は、第２型半導体に調整されたベース層であり、
前記第１のＳｉエピタキシャル層のうち、前記ベース層と接する部分は、第１型半導体に調整されたサブコレクタ領域であり、
前記３層のエピタキシャル層のうち、前記エミッタ電極で覆われていない部分は、第２型半導体に調整されたベース引き出し電極であることを特徴とするバイポーラトランジスタ。 - 前記シリコン層のうち、前記ベース引き出し電極に覆われない部分に形成されたコレクタ引き出し層と、
前記コレクタ引き出し層の上に形成されたコレクタ電極と、
前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極の上に形成された絶縁膜と、
前記絶縁膜の中に、前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極と接するように形成された導電性のプラグと、
を更に備えることを特徴とする請求項１記載のバイポーラトランジスタ。 - 前記エミッタ電極の表面、および前記ベース引き出し電極の表面に、シリサイド膜を備えることを特徴とする請求項１記載のバイポーラトランジスタ。
- 前記第１のＳｉエピタキシャル層内の第１型不純物濃度は、前記ＳｉＧｅエピタキシャル層との境界付近において、前記シリコン層との境界付近に比して高濃度であることを特徴とする請求項１乃至３の何れか１項記載のバイポーラトランジスタ。
- シリコン基板の表面に、第１導電型不純物を含むシリコン層を形成するステップと、
前記シリコン層の上に、第１型不純物が含有されるように第１のＳｉエピタキシャル層を成長させるステップと、
前記第１のＳｉエピタキシャル層の上に、第２型不純物が第１濃度で含有され、かつ、所定の濃度プロファイルでゲルマニウムが含有されるように、ＳｉＧｅエピタキシャル層を成長させるステップと、
前記ＳｉＧｅエピタキシャル層の上に、第２型不純物が前記第１濃度に比して低い第２濃度で含有されるように第２のＳｉエピタキシャル層を成長させるステップとを含み、
前記ＳｉＧｅエピタキシャル層内のゲルマニウム濃度は、前記第１のＳｉエピタキシャル層との境界付近において、前記第２のＳｉエピタキシャル層との境界付近に比して高濃度であり、更に、
前記第２のＳｉエピタキシャル層の上に、所定部位に開口部を有する酸化膜を形成するステップと、
前記開口部を通じて前記第２のＳｉエピタキシャル層と接触するように、第１型不純物を含有するエミッタ電極を多結晶シリコンで形成するステップと、
前記３層のエピタキシャル層のうち、前記エミッタ電極に覆われていない部分に、第２型不純物を導入するステップと、
前記３層のエピタキシャル層を、ベース引き出し電極の形状にパターニングするステップと、
所定の熱処理を行うことで、前記エミッタ電極中の第１型不純物を前記第２のＳｉエピタキシャル層に拡散させて第１型半導体に調整されたエミッタ層を形成し、かつ、前記３層のエピタキシャル層に導入された前記第２型不純物を活性化させてベース引き出し電極を形成するステップと、を更に含むことを特徴とするバイポーラトランジスタの製造方法。 - 前記酸化膜を形成するステップは、前記３層のエピタキシャル層がベース引き出し電極の形状にパターニングされた後に実行されることを特徴とする請求項５記載のバイポーラトランジスタの製造方法。
- 前記酸化膜を形成するステップは、前記３層のエピタキシャル層がベース引き出し電極の形状にパターニングされる前に実行されることを特徴とする請求項５記載のバイポーラトランジスタの製造方法。
- 前記シリコン層のうち、前記ベース引き出し電極に覆われない部分にコレクタ引き出し層を形成するステップと、
前記コレクタ引き出し層の上にコレクタ電極を形成するステップと、
前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極の上に絶縁膜を形成するステップと、
前記絶縁膜に、前記エミッタ電極、前記ベース引き出し電極、および前記コレクタ電極のそれぞれに開口するコンタクトホールを形成するステップと、
前記コンタクトホールの中に導電性のプラグを形成するステップと、
を更に備えることを特徴とする請求項５記載のバイポーラトランジスタの製造方法。 - 前記エミッタ電極の上に、そのエミッタ電極と同じ形状を有する第２の酸化膜を形成するステップと、
前記第２の酸化膜の形成後に、前記第２のＳｉエピタキシャル層を覆っている前記酸化膜と前記第２の酸化膜とを更に覆う第３の酸化膜を形成するステップと、
前記エミッタ電極および前記第２のＳｉエピタキシャル層が露出するまで、前記酸化膜、第２の酸化膜および前記第３の酸化膜を異方性エッチングするステップと、
露出した前記エミッタ電極の表面および前記第２のＳｉエピタキシャル層の表面に、シリサイド膜を形成するステップと、
を含むことを特徴とする請求項５記載のバイポーラトランジスタの製造方法。 - 前記第１のＳｉエピタキシャル層は、その中に含有される第１型不純物の濃度が、前記ＳｉＧｅエピタキシャル層との境界付近において、前記シリコン層との境界付近に比して高濃度となるように成長されることを特徴とする請求項５記載のバイポーラトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182809A JP4932981B2 (ja) | 2000-01-11 | 2000-06-19 | バイポーラトランジスタおよびその製造方法 |
| US09/717,214 US6563147B1 (en) | 2000-01-11 | 2000-11-22 | HBT with a SiGe base region having a predetermined Ge content profile |
| DE10060584A DE10060584A1 (de) | 2000-01-11 | 2000-12-06 | Bipolartransistor und Verfahren zu seiner Herstellung |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-2429 | 2000-01-11 | ||
| JP2000002429 | 2000-01-11 | ||
| JP2000002429 | 2000-01-11 | ||
| JP2000182809A JP4932981B2 (ja) | 2000-01-11 | 2000-06-19 | バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267330A JP2001267330A (ja) | 2001-09-28 |
| JP4932981B2 true JP4932981B2 (ja) | 2012-05-16 |
Family
ID=26583293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182809A Expired - Fee Related JP4932981B2 (ja) | 2000-01-11 | 2000-06-19 | バイポーラトランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6563147B1 (ja) |
| JP (1) | JP4932981B2 (ja) |
| DE (1) | DE10060584A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3546169B2 (ja) * | 2000-05-26 | 2004-07-21 | 三菱重工業株式会社 | 半導体装置及びその製造方法 |
| DE10164176B4 (de) * | 2001-12-27 | 2007-12-27 | Austriamicrosystems Ag | Bipolartransistor |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| JP3976601B2 (ja) | 2002-03-28 | 2007-09-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3719998B2 (ja) * | 2002-04-01 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100546332B1 (ko) * | 2003-06-13 | 2006-01-26 | 삼성전자주식회사 | 바이폴라 접합 트랜지스터 및 그 제조 방법 |
| TWI241025B (en) * | 2003-06-13 | 2005-10-01 | Samsung Electronics Co Ltd | Bipolar junction transistors and methods of manufacturing the same |
| KR20060056971A (ko) | 2003-08-01 | 2006-05-25 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 바이폴라 트랜지스터를 갖는 반도체 소자의 제조방법 및바이폴라 트랜지스터를 갖는 소자 |
| JP2005094001A (ja) * | 2003-09-17 | 2005-04-07 | Stmicroelectronics Sa | 高いダイナミックパーフォーマンスを有するバイポーラトランジスタ |
| US7217988B2 (en) * | 2004-06-04 | 2007-05-15 | International Business Machines Corporation | Bipolar transistor with isolation and direct contacts |
| KR20070026826A (ko) * | 2004-07-20 | 2007-03-08 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2582519B2 (ja) | 1992-07-13 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バイポーラ・トランジスタおよびその製造方法 |
| JPH0775236A (ja) | 1993-09-02 | 1995-03-17 | Yazaki Corp | ブスバーへのヒューズ取り付け構造 |
| JP2953567B2 (ja) * | 1997-02-06 | 1999-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2779571B1 (fr) * | 1998-06-05 | 2003-01-24 | St Microelectronics Sa | Procede de dopage selectif du collecteur intrinseque d'un transistor bipolaire vertical a base epitaxiee |
| KR100270965B1 (ko) * | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
-
2000
- 2000-06-19 JP JP2000182809A patent/JP4932981B2/ja not_active Expired - Fee Related
- 2000-11-22 US US09/717,214 patent/US6563147B1/en not_active Expired - Lifetime
- 2000-12-06 DE DE10060584A patent/DE10060584A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US6563147B1 (en) | 2003-05-13 |
| JP2001267330A (ja) | 2001-09-28 |
| DE10060584A1 (de) | 2001-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2728671B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP4949033B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP3494638B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20020132438A1 (en) | Epitaxial base bipolar transistor with raised extrinsic base | |
| US8541812B2 (en) | Semiconductor device and method of manufacture thereof | |
| JP2011238955A (ja) | バイポーラトランジスタ | |
| KR100205017B1 (ko) | 이종접합 바이폴러 트랜지스터의 제조방법 | |
| JP4932981B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP4711827B2 (ja) | ヘテロバイポーラトランジスタおよびその製造方法 | |
| KR100455829B1 (ko) | 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법 | |
| US6876060B2 (en) | Complimentary bipolar transistor | |
| JP3353778B2 (ja) | 自己整合性バイポーラ・トランジスタの製造方法 | |
| US7511317B2 (en) | Porous silicon for isolation region formation and related structure | |
| US6531720B2 (en) | Dual sidewall spacer for a self-aligned extrinsic base in SiGe heterojunction bipolar transistors | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JP4014548B2 (ja) | 半導体装置及びその製造方法 | |
| KR20040038511A (ko) | 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법 | |
| JP3472486B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP3908023B2 (ja) | 半導体装置の製造方法 | |
| JP3278493B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004311971A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH10321639A (ja) | 半導体装置及びその製造方法 | |
| JP2005167125A (ja) | 半導体装置及びその製造方法 | |
| JPH02152240A (ja) | 半導体装置の製造方法 | |
| JPH11260829A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070612 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081030 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110811 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120214 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120216 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |