JP3546169B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタ等の半導体装置及びその製造方法に係り、とくに高電流増幅率を有するＳｉＧｅ系バイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
例えば高電流増幅率のｎｐｎ型トランジスタを製造する場合は、図７に示すように、化学気相堆積法を用いてｎ型Ｓｉ基板２１上にｐ型ＳｉＧｅ膜２２およびｎ型Ｓｉ膜２３を順次積層し（工程Ｓ２１）、リンイオン源２４からのＰイオン注入および注入イオンの電気的活性化のための高温アニール処理によりＰ高濃度層２５を形成する（工程Ｓ２２）。次いで、ミリング法または反応性イオンエッチングによりＰ高濃度層２５およびｎ型Ｓｉ膜２３の一部を欠落させてベース面２６を露出させ（工程Ｓ２３）、メサエッチングによりメサエッチング部２７を形成し（工程Ｓ２４）、コレクタ電極２８、ベース電極２９、エミッタ電極３０をそれぞれ適所に接続形成する（工程Ｓ２５）。
【０００３】
【発明が解決しようとする課題】
ところで、従来のＳｉＧｅ系トランジスタでは、ベース層に採用しているｐ型ＳｉＧｅ膜のライフタイムがＳｉ膜に比べて短いため、そのスイッチング速度はＳｉ系トランジスタに比べて速く、高速なトランジスタとして動作する。しかし、ｐ型ＳｉＧｅ膜はライフタイムが短く、しかも移動度が遅いために、従来のＳｉＧｅ系トランジスタはＳｉ系トランジスタに比べて電流増幅率が低い傾向にある。
【０００４】
本発明は上記の課題を解決するためになされたものであり、その目的は高電流増幅率を有するＳｉＧｅ系バイポーラトランジスタのような半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置は、抵抗率０．１Ω・ｃｍ以下の第一導電型の低抵抗Ｓｉコレクタ基板と、この低抵抗Ｓｉコレクタ基板上に設けられ、膜厚が５０μｍ以下であり、不純物濃度が前記低抵抗Ｓｉコレクタ基板よりも低い第一導電型の低濃度Ｓｉコレクタ領域と、この低濃度Ｓｉコレクタ領域上に設けられ、Ｇｅ濃度が２０原子％以下であり、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉＧｅベース領域と、このＳｉＧｅベース領域上に設けられ、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉベース領域と、このＳｉベース領域上に設けられ、成膜後のイオン注入とアニール処理とにより不純物が高濃度化され、不純物濃度が前記Ｓｉベース領域よりも高い第一導電型の高濃度Ｓｉエミッタ領域と、前記Ｓｉベース領域に接合されたベース電極と、前記高濃度Ｓｉエミッタ領域に接合されたエミッタ電極と、前記低抵抗Ｓｉコレクタ基板に接合されたコレクタ電極と、を具備する半導体装置であって、前記第二導電型ＳｉＧｅベース領域および第二導電型Ｓｉベース領域の合計膜厚を２００〜４００ｎｍとし、前記ベース電極は前記高濃度Ｓｉエミッタ領域の一部を欠落させて前記第二導電型Ｓｉベース領域を露出させた部分に金属端子を接合することにより形成され、前記ＳｉＧｅベース領域と前記Ｓｉベース領域とのバンドギャップ差により前記高濃度Ｓｉエミッタ領域から前記低濃度Ｓｉコレクタ領域に向かうドリフト電界を発生させることを特徴とする。
【０００６】
本発明の半導体装置においては、ベースを、ライフタイムが短く移動度の遅い第二導電型（ｐ型）のＳｉＧｅ膜とライフタイムが長く移動度の早い第二導電型（ｐ型）のＳｉ膜との２層の組み合わせとすることにより、電流増幅率を大幅に増大させることができる。また、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜との膜厚比率を変えることにより電流増幅率を種々変化させることが可能となる。なお、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の膜厚比率はゼロではないものとする。その理由は、膜厚比率＝０の場合のベース層は全てｐ型Ｓｉ膜となりスイッチング特性が劣化するからである。
【０００７】
この場合に、ベースを構成する第二導電型ＳｉＧｅ膜と第二導電型Ｓｉ膜とは同一膜厚とすることが好ましい。また、ベースを構成する第二導電型ＳｉＧｅ膜と第二導電型Ｓｉ膜との合計膜厚は２００〜４００ｎｍとすることが好ましい。ベース合計膜厚の下限値を２００ｎｍとする理由は、これが２００ｎｍを下回るとトランジスタの耐圧が低下する傾向を示すからである。一方、ベース合計膜厚の上限値を４００ｎｍとする理由は、これが４００ｎｍを超えると電流増幅率が低下するからである。
【０００８】
ベースは上記のｐ型ＳｉＧｅ膜／ｐ型Ｓｉ膜の２層のみに限られない。３層以上のｐ型膜を積層してベースを形成するようにしてもよい。ｐ型ＳｉＧｅ膜のライフタイムはＧｅ濃度により変わるため、例えば、ベースをｐ型Ｓｉ膜とＧｅ濃度がｘ％のｐ型ＳｉＧｅ膜としてもよいし、Ｇｅ濃度がｙ％のｐ型ＳｉＧｅ膜の３層構造としてもよいし、あるいは１１層構造のような多層構造としてもよい。
【０００９】
また、エミッタ側のｐ型ＳｉＧｅ膜のＧｅ濃度を０％、すなわちｐ型Ｓｉ膜とし、コレクタ側に近くなるに従ってｐ型ＳｉＧｅ膜のＧｅ濃度を高くする。なお、ｐ型ＳｉＧｅ膜のＧｅ濃度の上限は２０原子％とする。この理由は、Ｇｅ濃度が更に高くなるとｐ型ＳｉＧｅ膜に転位ができ、膜質が低下してトランジスタ特性が劣化するからである。
【００１０】
本発明の半導体装置は、抵抗率０．１Ω・ｃｍ以下の第一導電型の低抵抗Ｓｉコレクタ基板を真空排気された容器内で加熱し、該真空容器内に第１の半導体原料ガスを供給して前記低抵抗Ｓｉコレクタ基板の表面に作用させることにより、前記低抵抗Ｓｉコレクタ基板の上に、不純物濃度が前記低抵抗Ｓｉコレクタ基板よりも低く、かつ膜厚が５０μｍ以下の第一導電型の低濃度Ｓｉコレクタ膜を積層形成する工程（ａ）と、加熱下で前記低濃度Ｓｉコレクタ膜の表面に第２の半導体原料ガスを作用させることにより、前記低濃度Ｓｉコレクタ膜の上に該低濃度Ｓｉコレクタ膜よりも不純物濃度が高い第二導電型のＳｉＧｅベース膜を積層形成する工程（ｂ）と、加熱下で前記ＳｉＧｅベース膜の表面に第３の半導体原料ガスを作用させることにより、前記ＳｉＧｅベース膜の上に前記低濃度Ｓｉコレクタ膜よりも不純物濃度が高い第二導電型のＳｉベース膜を積層形成する工程（ｃ）と、加熱下で前記Ｓｉベース膜の表面に第４の半導体原料ガスを作用させることにより、前記Ｓｉベース膜の上に該Ｓｉベース膜よりも不純物濃度が高い第一導電型の高濃度Ｓｉエミッタ膜を積層形成する工程（ｄ）と、前記高濃度Ｓｉエミッタ膜の表層部にＰを高濃度にイオン注入し、さらに前記高濃度Ｓｉエミッタ膜の不純物濃度を高め、注入したＰを活性化させるために該表層部をアニール処理する工程（ｅ）と、前記Ｓｉベース領域に導通するベース電極を形成し、前記高濃度Ｓｉエミッタ領域に導通するエミッタ電極を形成し、前記低抵抗Ｓｉコレクタ基板に導通するコレクタ電極を形成する工程（ｆ）と、により製造される。
【００１１】
半導体装置として高電流増幅率のパワートランジスタを製造する場合は、ｎ型Ｓｉ基板は０．１Ω・ｃｍ以下の低抵抗基板を用いるのが望ましい。成膜手段としては化学気相蒸着法を利用する熱ＣＶＤ装置のような装置を用いる。上記工程（ａ）では、第１の半導体原料ガスは０．１ｐｐｍ以下のホスフィンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｐ濃度を１×１０１５ａｔｏｍ／ｃｍ３以下とする膜厚２０〜５０μｍの低濃度Ｐドープｎ型Ｓｉ膜を形成することが望ましい。上記工程（ｂ）では、第２の半導体原料ガスは１〜２５原子％ゲルマンＧｅＨ４および１〜１×１０３ｐｐｍボロンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｂ濃度を１×１０１６〜５×１０１７ａｔｏｍ／ｃｍ３とする膜厚４００ｎｍ以下のＢドープｐ型ＳｉＧｅ膜を形成することが望ましい。上記工程（ｃ）では、第３の半導体原料ガスは１〜１０００ｐｐｍボロンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｂ濃度を１×１０１６〜５×１０１７ａｔｏｍ／ｃｍ３とする膜厚４００ｎｍ以下のＢドープ型Ｓｉ膜を形成することが望ましい。上記工程（ｂ）のＢドープｐ型ＳｉＧｅ膜と上記工程（ｃ）のＢドープ型Ｓｉ膜の膜厚の合計が２００〜４００ｎｍになるように形成するのが望ましい。上記工程（ｄ）では、第４の半導体原料ガスは１×１０２〜１×１０４ｐｐｍのホスフィンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｐ濃度を１〜８×ｌ０１８ａｔｏｍ／ｃｍ３とする膜厚１００〜６００ｎｍのＰドープｎ型Ｓｉ膜を形成することが望ましい。上記工程（ｅ）では、Ｐの加速エネルギーは１０〜５０ｋｅＶ、注入量は１×ｌ０１４〜１×１０１６ ａｔｏｍ ／ｃｍ ２ とするのが望ましい。アニール温度は７００〜１０００℃、アニール時間は３〜６０分間とするのが望ましい。
【００１２】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明の様々な実施例について説明する。 各実施例の条件は表１にそれぞれ示したとおりである。実施例１はベースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の２層で構成し、その膜厚比率を１：１とした時の例である。実施例２は実施例１と同様にベースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の２層で構成し、その膜厚比率を変えた場合の例である。実施例３はベースをＧｅ濃度の異なる１１層のｐ型ＳｉＧｅ膜からなる多層膜とした場合の例である。
【００１３】
（実施例１）
図１および図２を参照しながら実施例１について説明する。本実施例１のＳｉＧｅ系トランジスタでは、ベースをｐ型ＳｉＧｅ膜（膜厚１５０ｎｍ）とｐ型Ｓｉ膜（膜厚１５０ｎｍ）との二層の組み合わせとした。
【００１４】
基板としてｎ型で抵抗率０．０１Ω・ｃｍ以下、厚さ５００μｍの低抵抗ｎ＋型Ｓｉ基板１上に、ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ−型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
【００１５】
図１（ａ）に示すように、このｎ−型Ｓｉ膜２上にボロン（Ｂ）をドープしたｐ型ＳｉＧｅ膜３を厚さ１５０ｎｍに、その上にＢをドープしたｐ型Ｓｉ膜４を厚さ１５０ｎｍに、さらにその上に燐（Ｐ）をドープしたｎ型Ｓｉ膜５を厚さ６００ｎｍに順次積層形成した（工程Ｓ１）。
【００１６】
ｐ型ＳｉＧｅ膜３の半導体原科ガスには７．５原子％のゲルマンと１００ｐｐｍのジボラン、残部は４×１０−４Ｔｏｒｒのジシランを用いた。また、ｐ型Ｓｉ膜４の半導体原料ガスには１００ｐｐｍのジボラン、残部は４×１０−４Ｔｏｒｒのジシランを用いた。ｐ型ＳｉＧｅ膜３の半導体原科ガスからｐ型Ｓｉ膜４の半導体原料ガスへの切り換えはゲルマンの供給停止により行なった。
【００１７】
また、ｎ型Ｓｉ膜５の半導体原料ガスには３００ｐｐｍのホスフィンと４×１０−４Ｔｏｒｒのジシランを用いた。各膜３、４、５の不純物ドープ量は、それぞれ１×１０１７ａｔｏｍ／ｃｍ３、１×ｌ０１７ａｔｏｍ／ｃｍ３、８×１０１８ａｔｏｍ／ｃｍ３とした。
【００１８】
図２は、横軸にエミッタ表面からの深さ（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）をとって本実施例１のトランジスタのエミッタ／ベース／コレクタ各層についてＧｅ濃度分布を調べた結果を示す特性線図である。図示のようにベース層を構成するｐ型ＳｉＧｅ膜３のＧｅ濃度は約５原子％であった。なお、各膜３、４、５を積層形成したときの基板１の温度は、それぞれ７８０℃、７８０℃、７５０℃とした。
【００１９】
このようにして作製した積層体上面のｎ型Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注入源６よりＰのイオン注入し、さらに注入Ｐの活性化のためにアニール処理を行い、Ｐの高濃度層７を形成した（工程Ｓ２）。リンイオン注入源６として例えば励起電子加速方式のイオン注入装置を用いた。Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入量５×ｌ０１５ａｔｏｍ／ｃｍ２、アニール条件は７００℃×３０分とした。
【００２０】
さらに図１（ｃ）に示すように、反応性イオンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜５をｐ型Ｓｉ膜４が露出するまで選択的にエッチングし、ベース面８の露出形成を行なった（工程Ｓ３）。次いで、図１（ｄ）に示すように選択的に積層体の周辺部をメサエッチングすることによりメサエッチング部９を形成した（工程Ｓ４）。最後に図１（ｅ）に示すように、金属蒸着法によりエミッタ電極１２、ベース電極１１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ５）。
【００２１】
これによりサイズ５ｍｍ×５ｍｍ角のパワートランジスタが得られた。この電流増幅率を測定したところ、ＶＣＥ＝２Ｖ、Ｉｃ＝２０Ａの条件下で電流増幅率がｌ０７という結果が得られた。
【００２２】
本実施例１のトランジスタでは、ライフタイムが短く移動度の遅いｐ型ＳｉＧｅ膜３をコレクタ側に接合させ、ライフタイムが長く移動度の速いｐ型Ｓｉ膜４をエミッタ側に接合させて、ベースを２層で構成することにより、電子のエミッタからコレクタに到達する転送効率が向上する。その結果、電流増幅率が大幅に増大する。ここで、上記構造とは逆にｐ型ＳｉＧｅ膜をエミッタ側に接合させ、ｐ型Ｓｉ膜をコレクタ側に接合させた場合は、電子がエミッタからベースに入った時点でｐ型ＳｉＧｅ膜により多数が消失し、コレクタヘ到達する転送効率が低下するため、高電流増幅率の効果は期待できない。
【００２３】
（実施例２）
次に、実施例２について図１、図３、図４を参照しながら説明する。
【００２４】
実施例２のトランジスタにおいては、ｐ型ＳｉＧｅ膜３およびｐ型Ｓｉ膜４の合計膜厚を一定値の４００ｎｍに固定し、ｐ型ＳｉＧｅ膜３の膜厚を種々変化させた。基板としてｎ型で抵抗率０．０１Ω・ｃｍ以下、厚さ５００μｍの低抵抗ｎ＋型Ｓｉ基板１上に、ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ−型Ｓｉ膜２をエピタキシャル成長したものを用いた。
【００２５】
図１（ａ）に示すように、このｎ−型Ｓｉ膜２上にＢをドープしたｐ型ＳｉＧｅ膜３を厚さＸｎｍに、その上にＢをドープしたｐ型Ｓｉ膜４を厚さＹｎｍに、その上にＰをドープしたｎ型Ｓｉ膜５を厚さ６００ｎｍに順次積層形成した（工程Ｓ１）。
【００２６】
図３は、横軸にエミッタ表面からの深さ（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）をとって本実施例２のトランジスタのエミッタ／ベース／コレクタ各層についてＧｅ濃度分布を調べた結果を示す特性線図である。図示のようにｐ型ＳｉＧｅ膜３の膜厚Ｘ（ｎｍ）とｐ型Ｓｉ膜４の膜厚Ｙ（ｎｍ）との合計膜厚を４００ｎｍ（＝Ｘ＋Ｙ）一定とし、膜厚Ｘを１〜３９９ｎｍの範囲で種々変化させた。各膜３、４、５の不純物ドープ量は、１×１０１７ａｔｏｍ／ｃｍ３、１×ｌ０１７ａｔｏｍ／ｃｍ３、８×１０１８ａｔｏｍ／ｃｍ３とした。ｐ型ＳｉＧｅ膜３のＧｅ濃度は約５原子％とした。各膜３、４、５を積層形成したときの基板１の温度は、それぞれ７８０℃、７８０℃、７５０℃とした。
【００２７】
このようにして作製した積層体上面のｎ型Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注入源６によりイオン注入し、注入Ｐの活性化のためにアニール処理を行い、Ｐの高濃度層７を形成した（工程Ｓ２）。Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入量５×１０１５ ａｔｏｍ ／ｃｍ ２ 、アニール条件は７００℃×３０分間とした。
【００２８】
さらに図１（ｃ）に示すように、反応性イオンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜５をｐ型Ｓｉ膜４が露出するまで選択的にエッチングし、ベース面８の露出形成を行なった（工程Ｓ３）。次いで、図１（ｄ）に示すように選択的に積層体の周辺部をメサエッチングすることによりメサエッチング部９を形成した（工程Ｓ４）。最後に図１（ｅ）に示すように、金属蒸着法によりエミッタ電極１２、ベース電極１１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ５）。
【００２９】
これによりサイズ５ｍｍ×５ｍｍ角のパワートランジスタが得られた。本実施例のパワートランジスタについてｐ型ＳｉＧｅ膜厚を１〜３９９ｎｍの範囲で種々変えたときの電流増幅率の解析を行なった結果を図４に示す。
【００３０】
図４は横軸にｐ型ＳｉＧｅ膜厚（ｎｍ）をとり、縦軸に電流増幅率をとってｐ型ＳｉＧｅ膜厚に対する電流増幅率の変化について調べた結果を示す特性図である。電流増幅率はＶＣＥ＝２Ｖ、Ｉｃ＝２０Ａの条件下で求めた。この結果、ｐ型ＳｉＧｅ膜が薄いほど、電流増幅率が増加しており、べースの２層構造化が有効であることが判明した。このようにベースをライフタイムが短く移動度の遅いｐ型ＳｉＧｅ膜３と、ライフタイムが長く移動度の速いｐ型Ｓｉ膜４の２層を組み合わせて、さらにｐ型ＳｉＧｅ膜３とｐ型ＳｉＧｅ膜４の両者の合計を一定として膜厚比率を変えることにより、ベース内のライフタイム制御が可能となり、ＳｉＧｅ系トランジスタにおいて従来のものよりさらに高い電流増幅率が実現できる。
【００３１】
（実施例３）
次に、実施例３について図５および図６を参照しながら説明する。
【００３２】
基板としてｎ型で抵抗率０．０１Ω・ｃｍ以下、厚さ５００μｍの低抵抗ｎ＋型Ｓｉ基板１上に、ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ−型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
【００３３】
このｎ−型Ｓｉ膜２上にＧｅ濃度の異なる１１層のＢドープｐ型ＳｉＧｅ膜１３を順次積層した。各ｐ型ＳｉＧｅ膜１３の膜厚はそれぞれ３０ｎｍとし、ベースの合計膜厚が３３０ｎｍとなるように積層形成した。なお、ｐ型ＳｉＧｅ膜１３のＧｅ濃度Ｘ原子％は、１０〜０％の範囲で１％刻みに段階的に１１段階に変化させた。この場合にｐ型ＳｉＧｅ膜１３の初期層をＧｅ濃度１０％とし、最終層をＧｅ濃度０％となるように変化させている。さらにｐ型ＳｉＧｅ膜１３にＰをドープした厚さ６００ｎｍのｎ型Ｓｉ膜５を順次積層形成した（工程Ｓ１）。
【００３４】
図６は、横軸にエミッタ表面からの深さ（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）をとって本実施例３のトランジスタのエミッタ／ベース／コレクタ各層についてＧｅ濃度分布を調べた結果を示す特性線図である。図示のようにｐ型ＳｉＧｅ膜１３のＧｅ濃度はエミッタ側からコレクタ側に向かって段階的に増加し、Ｇｅ濃度の最大値は初期層のところで１０原子％とした。
【００３５】
ｐ型ＳｉＧｅ膜１３の半導体原料ガスには２５〜０原子％のゲルマンと１００ｐｐｍのジボラン、残部は４×１０−４Ｔｏｒｒのジシランを用いた。ｎ型Ｓｉ膜５の半導体原料ガスには３００ｐｐｍのホスフィンと４×１０−４Ｔｏｒｒのジシランを用いた。各膜１３、５の不純物ドープ量は、それぞれ１×１０１７ａｔｏｍ／ｃｍ３、８×１０１８ａｔｏｍ／ｃｍ３とした。各膜１３、５を形成したときの基板１の温度は、それぞれ７８０℃、７５０℃とした。
【００３６】
このようにして作製した積層体上面のｎ型Ｓｉ膜５表面にリンイオン注入源６よりＰをイオン注入し、注入Ｐの活性化のためにアニール処理を行い、Ｐの高濃度層７を形成した（工程Ｓ２）。なお、Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入量５×１０１５ａｔｏｍ／ｃｍ２とし、アニール条件は７００℃×３０分間とした。
【００３７】
さらに反応性イオンエッチング法によりｎ型Ｓｉ膜５をｐ型ＳｉＧｅ膜１３が露出するまで選択的にエッチングし、ベース面８の露出形成を行なった（工程Ｓ３）。次いで、積層体の周辺部を選択的にメサエッチングしてメサエッチング９を形成した（工程Ｓ４）。さらに金属蒸着法によりエミッタ電極１２、ベース電極１１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ５）。
【００３８】
これによりサイズ５ｍｍ×５ｍｍ角のパワートランジスタが得られた。この電流増幅率を測定したところ、ＶＣＥ＝２Ｖ、Ｉｃ＝２０Ａの条件下で１４０の結果が得られた。
【００３９】
本実施例３のパワートランジスタは、ベースをＧｅ濃度の異なる１１層の多層ｐ型ＳｉＧｅ膜１３で構成し、さらにエミッタ側のｐ型ＳｉＧｅ膜のＧｅ濃度をほとんど０％とし、コレクタ側に向かうに連れてｐ型ＳｉＧｅ膜のＧｅ濃度を段階的に高くしていくことにより、ベース内部のライフタイム制御が可能となる。さらに、Ｇｅ濃度を変化させていることにより、ベース内にバンドギャップの傾斜ができ、ドリフト電界が発生する。この両者の作用により電子の伝達効率が飛躍的に向上し、電流増幅率を向上させることが可能となる。
【００４０】
なお、上記実施例ではパワートランジスタの場合について説明したが、本発明はこれのみに限られることなく、ダイオード等の他の半導体装置にも適用することが可能である。
【００４１】
【表１】
【００４２】
【発明の効果】
本発明によれば、高電流増幅率が得られ、かつ高速のスイッチング動作をするＳｉＧｅ系半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の実施形態に係る半導体装置の製造方法を示す工程図。
【図２】本発明方法により製造されたトランジスタの深さ方向のＧｅ濃度分布を示す特性線図。
【図３】本発明方法により製造されたトランジスタの深さ方向のＧｅ濃度分布を示す特性線図。
【図４】ｐ型ＳｉＧｅ膜の膜厚と電流増幅率との関係について調べた結果を示す特性線図。
【図５】本発明方法により製造された他の実施形態のトランジスタを示す断面図。
【図６】本発明方法により製造された他のトランジスタの深さ方向のＧｅ濃度分布を示す特性線図。
【図７】（ａ）〜（ｅ）は従来の製造方法を示す工程図。
【符号の説明】
１…ｎ＋型Ｓｉ基板（コレクタ）、
２…ｎ＋型Ｓｉ膜、
３…ｐ型ＳｉＧｅ膜（ベース）、
４…ｐ型Ｓｉ膜（ベース）、
５…ｎ型Ｓｉ基板（エミッタ）、
６…リンイオン注入源（イオン注入装置）、
７…Ｐの高濃度層（エミッタ）、
８…ベース面、
９…メサエッチング、
１０…コレクタ電極（第３の電極）、
１１…ベース電極（第１の電極）、
１２…エミッタ電極（第２の電極）、
１３…多層ベース（ｐ型ＳｉＧｅ膜）。
【発明の属する技術分野】
本発明は、トランジスタ等の半導体装置及びその製造方法に係り、とくに高電流増幅率を有するＳｉＧｅ系バイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
例えば高電流増幅率のｎｐｎ型トランジスタを製造する場合は、図７に示すように、化学気相堆積法を用いてｎ型Ｓｉ基板２１上にｐ型ＳｉＧｅ膜２２およびｎ型Ｓｉ膜２３を順次積層し（工程Ｓ２１）、リンイオン源２４からのＰイオン注入および注入イオンの電気的活性化のための高温アニール処理によりＰ高濃度層２５を形成する（工程Ｓ２２）。次いで、ミリング法または反応性イオンエッチングによりＰ高濃度層２５およびｎ型Ｓｉ膜２３の一部を欠落させてベース面２６を露出させ（工程Ｓ２３）、メサエッチングによりメサエッチング部２７を形成し（工程Ｓ２４）、コレクタ電極２８、ベース電極２９、エミッタ電極３０をそれぞれ適所に接続形成する（工程Ｓ２５）。
【０００３】
【発明が解決しようとする課題】
ところで、従来のＳｉＧｅ系トランジスタでは、ベース層に採用しているｐ型ＳｉＧｅ膜のライフタイムがＳｉ膜に比べて短いため、そのスイッチング速度はＳｉ系トランジスタに比べて速く、高速なトランジスタとして動作する。しかし、ｐ型ＳｉＧｅ膜はライフタイムが短く、しかも移動度が遅いために、従来のＳｉＧｅ系トランジスタはＳｉ系トランジスタに比べて電流増幅率が低い傾向にある。
【０００４】
本発明は上記の課題を解決するためになされたものであり、その目的は高電流増幅率を有するＳｉＧｅ系バイポーラトランジスタのような半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置は、抵抗率０．１Ω・ｃｍ以下の第一導電型の低抵抗Ｓｉコレクタ基板と、この低抵抗Ｓｉコレクタ基板上に設けられ、膜厚が５０μｍ以下であり、不純物濃度が前記低抵抗Ｓｉコレクタ基板よりも低い第一導電型の低濃度Ｓｉコレクタ領域と、この低濃度Ｓｉコレクタ領域上に設けられ、Ｇｅ濃度が２０原子％以下であり、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉＧｅベース領域と、このＳｉＧｅベース領域上に設けられ、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉベース領域と、このＳｉベース領域上に設けられ、成膜後のイオン注入とアニール処理とにより不純物が高濃度化され、不純物濃度が前記Ｓｉベース領域よりも高い第一導電型の高濃度Ｓｉエミッタ領域と、前記Ｓｉベース領域に接合されたベース電極と、前記高濃度Ｓｉエミッタ領域に接合されたエミッタ電極と、前記低抵抗Ｓｉコレクタ基板に接合されたコレクタ電極と、を具備する半導体装置であって、前記第二導電型ＳｉＧｅベース領域および第二導電型Ｓｉベース領域の合計膜厚を２００〜４００ｎｍとし、前記ベース電極は前記高濃度Ｓｉエミッタ領域の一部を欠落させて前記第二導電型Ｓｉベース領域を露出させた部分に金属端子を接合することにより形成され、前記ＳｉＧｅベース領域と前記Ｓｉベース領域とのバンドギャップ差により前記高濃度Ｓｉエミッタ領域から前記低濃度Ｓｉコレクタ領域に向かうドリフト電界を発生させることを特徴とする。
【０００６】
本発明の半導体装置においては、ベースを、ライフタイムが短く移動度の遅い第二導電型（ｐ型）のＳｉＧｅ膜とライフタイムが長く移動度の早い第二導電型（ｐ型）のＳｉ膜との２層の組み合わせとすることにより、電流増幅率を大幅に増大させることができる。また、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜との膜厚比率を変えることにより電流増幅率を種々変化させることが可能となる。なお、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の膜厚比率はゼロではないものとする。その理由は、膜厚比率＝０の場合のベース層は全てｐ型Ｓｉ膜となりスイッチング特性が劣化するからである。
【０００７】
この場合に、ベースを構成する第二導電型ＳｉＧｅ膜と第二導電型Ｓｉ膜とは同一膜厚とすることが好ましい。また、ベースを構成する第二導電型ＳｉＧｅ膜と第二導電型Ｓｉ膜との合計膜厚は２００〜４００ｎｍとすることが好ましい。ベース合計膜厚の下限値を２００ｎｍとする理由は、これが２００ｎｍを下回るとトランジスタの耐圧が低下する傾向を示すからである。一方、ベース合計膜厚の上限値を４００ｎｍとする理由は、これが４００ｎｍを超えると電流増幅率が低下するからである。
【０００８】
ベースは上記のｐ型ＳｉＧｅ膜／ｐ型Ｓｉ膜の２層のみに限られない。３層以上のｐ型膜を積層してベースを形成するようにしてもよい。ｐ型ＳｉＧｅ膜のライフタイムはＧｅ濃度により変わるため、例えば、ベースをｐ型Ｓｉ膜とＧｅ濃度がｘ％のｐ型ＳｉＧｅ膜としてもよいし、Ｇｅ濃度がｙ％のｐ型ＳｉＧｅ膜の３層構造としてもよいし、あるいは１１層構造のような多層構造としてもよい。
【０００９】
また、エミッタ側のｐ型ＳｉＧｅ膜のＧｅ濃度を０％、すなわちｐ型Ｓｉ膜とし、コレクタ側に近くなるに従ってｐ型ＳｉＧｅ膜のＧｅ濃度を高くする。なお、ｐ型ＳｉＧｅ膜のＧｅ濃度の上限は２０原子％とする。この理由は、Ｇｅ濃度が更に高くなるとｐ型ＳｉＧｅ膜に転位ができ、膜質が低下してトランジスタ特性が劣化するからである。
【００１０】
本発明の半導体装置は、抵抗率０．１Ω・ｃｍ以下の第一導電型の低抵抗Ｓｉコレクタ基板を真空排気された容器内で加熱し、該真空容器内に第１の半導体原料ガスを供給して前記低抵抗Ｓｉコレクタ基板の表面に作用させることにより、前記低抵抗Ｓｉコレクタ基板の上に、不純物濃度が前記低抵抗Ｓｉコレクタ基板よりも低く、かつ膜厚が５０μｍ以下の第一導電型の低濃度Ｓｉコレクタ膜を積層形成する工程（ａ）と、加熱下で前記低濃度Ｓｉコレクタ膜の表面に第２の半導体原料ガスを作用させることにより、前記低濃度Ｓｉコレクタ膜の上に該低濃度Ｓｉコレクタ膜よりも不純物濃度が高い第二導電型のＳｉＧｅベース膜を積層形成する工程（ｂ）と、加熱下で前記ＳｉＧｅベース膜の表面に第３の半導体原料ガスを作用させることにより、前記ＳｉＧｅベース膜の上に前記低濃度Ｓｉコレクタ膜よりも不純物濃度が高い第二導電型のＳｉベース膜を積層形成する工程（ｃ）と、加熱下で前記Ｓｉベース膜の表面に第４の半導体原料ガスを作用させることにより、前記Ｓｉベース膜の上に該Ｓｉベース膜よりも不純物濃度が高い第一導電型の高濃度Ｓｉエミッタ膜を積層形成する工程（ｄ）と、前記高濃度Ｓｉエミッタ膜の表層部にＰを高濃度にイオン注入し、さらに前記高濃度Ｓｉエミッタ膜の不純物濃度を高め、注入したＰを活性化させるために該表層部をアニール処理する工程（ｅ）と、前記Ｓｉベース領域に導通するベース電極を形成し、前記高濃度Ｓｉエミッタ領域に導通するエミッタ電極を形成し、前記低抵抗Ｓｉコレクタ基板に導通するコレクタ電極を形成する工程（ｆ）と、により製造される。
【００１１】
半導体装置として高電流増幅率のパワートランジスタを製造する場合は、ｎ型Ｓｉ基板は０．１Ω・ｃｍ以下の低抵抗基板を用いるのが望ましい。成膜手段としては化学気相蒸着法を利用する熱ＣＶＤ装置のような装置を用いる。上記工程（ａ）では、第１の半導体原料ガスは０．１ｐｐｍ以下のホスフィンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｐ濃度を１×１０１５ａｔｏｍ／ｃｍ３以下とする膜厚２０〜５０μｍの低濃度Ｐドープｎ型Ｓｉ膜を形成することが望ましい。上記工程（ｂ）では、第２の半導体原料ガスは１〜２５原子％ゲルマンＧｅＨ４および１〜１×１０３ｐｐｍボロンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｂ濃度を１×１０１６〜５×１０１７ａｔｏｍ／ｃｍ３とする膜厚４００ｎｍ以下のＢドープｐ型ＳｉＧｅ膜を形成することが望ましい。上記工程（ｃ）では、第３の半導体原料ガスは１〜１０００ｐｐｍボロンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｂ濃度を１×１０１６〜５×１０１７ａｔｏｍ／ｃｍ３とする膜厚４００ｎｍ以下のＢドープ型Ｓｉ膜を形成することが望ましい。上記工程（ｂ）のＢドープｐ型ＳｉＧｅ膜と上記工程（ｃ）のＢドープ型Ｓｉ膜の膜厚の合計が２００〜４００ｎｍになるように形成するのが望ましい。上記工程（ｄ）では、第４の半導体原料ガスは１×１０２〜１×１０４ｐｐｍのホスフィンを含み、残部がジシランＳｉ２Ｈ６からなり、Ｐ濃度を１〜８×ｌ０１８ａｔｏｍ／ｃｍ３とする膜厚１００〜６００ｎｍのＰドープｎ型Ｓｉ膜を形成することが望ましい。上記工程（ｅ）では、Ｐの加速エネルギーは１０〜５０ｋｅＶ、注入量は１×ｌ０１４〜１×１０１６ ａｔｏｍ ／ｃｍ ２ とするのが望ましい。アニール温度は７００〜１０００℃、アニール時間は３〜６０分間とするのが望ましい。
【００１２】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明の様々な実施例について説明する。 各実施例の条件は表１にそれぞれ示したとおりである。実施例１はベースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の２層で構成し、その膜厚比率を１：１とした時の例である。実施例２は実施例１と同様にベースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の２層で構成し、その膜厚比率を変えた場合の例である。実施例３はベースをＧｅ濃度の異なる１１層のｐ型ＳｉＧｅ膜からなる多層膜とした場合の例である。
【００１３】
（実施例１）
図１および図２を参照しながら実施例１について説明する。本実施例１のＳｉＧｅ系トランジスタでは、ベースをｐ型ＳｉＧｅ膜（膜厚１５０ｎｍ）とｐ型Ｓｉ膜（膜厚１５０ｎｍ）との二層の組み合わせとした。
【００１４】
基板としてｎ型で抵抗率０．０１Ω・ｃｍ以下、厚さ５００μｍの低抵抗ｎ＋型Ｓｉ基板１上に、ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ−型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
【００１５】
図１（ａ）に示すように、このｎ−型Ｓｉ膜２上にボロン（Ｂ）をドープしたｐ型ＳｉＧｅ膜３を厚さ１５０ｎｍに、その上にＢをドープしたｐ型Ｓｉ膜４を厚さ１５０ｎｍに、さらにその上に燐（Ｐ）をドープしたｎ型Ｓｉ膜５を厚さ６００ｎｍに順次積層形成した（工程Ｓ１）。
【００１６】
ｐ型ＳｉＧｅ膜３の半導体原科ガスには７．５原子％のゲルマンと１００ｐｐｍのジボラン、残部は４×１０−４Ｔｏｒｒのジシランを用いた。また、ｐ型Ｓｉ膜４の半導体原料ガスには１００ｐｐｍのジボラン、残部は４×１０−４Ｔｏｒｒのジシランを用いた。ｐ型ＳｉＧｅ膜３の半導体原科ガスからｐ型Ｓｉ膜４の半導体原料ガスへの切り換えはゲルマンの供給停止により行なった。
【００１７】
また、ｎ型Ｓｉ膜５の半導体原料ガスには３００ｐｐｍのホスフィンと４×１０−４Ｔｏｒｒのジシランを用いた。各膜３、４、５の不純物ドープ量は、それぞれ１×１０１７ａｔｏｍ／ｃｍ３、１×ｌ０１７ａｔｏｍ／ｃｍ３、８×１０１８ａｔｏｍ／ｃｍ３とした。
【００１８】
図２は、横軸にエミッタ表面からの深さ（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）をとって本実施例１のトランジスタのエミッタ／ベース／コレクタ各層についてＧｅ濃度分布を調べた結果を示す特性線図である。図示のようにベース層を構成するｐ型ＳｉＧｅ膜３のＧｅ濃度は約５原子％であった。なお、各膜３、４、５を積層形成したときの基板１の温度は、それぞれ７８０℃、７８０℃、７５０℃とした。
【００１９】
このようにして作製した積層体上面のｎ型Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注入源６よりＰのイオン注入し、さらに注入Ｐの活性化のためにアニール処理を行い、Ｐの高濃度層７を形成した（工程Ｓ２）。リンイオン注入源６として例えば励起電子加速方式のイオン注入装置を用いた。Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入量５×ｌ０１５ａｔｏｍ／ｃｍ２、アニール条件は７００℃×３０分とした。
【００２０】
さらに図１（ｃ）に示すように、反応性イオンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜５をｐ型Ｓｉ膜４が露出するまで選択的にエッチングし、ベース面８の露出形成を行なった（工程Ｓ３）。次いで、図１（ｄ）に示すように選択的に積層体の周辺部をメサエッチングすることによりメサエッチング部９を形成した（工程Ｓ４）。最後に図１（ｅ）に示すように、金属蒸着法によりエミッタ電極１２、ベース電極１１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ５）。
【００２１】
これによりサイズ５ｍｍ×５ｍｍ角のパワートランジスタが得られた。この電流増幅率を測定したところ、ＶＣＥ＝２Ｖ、Ｉｃ＝２０Ａの条件下で電流増幅率がｌ０７という結果が得られた。
【００２２】
本実施例１のトランジスタでは、ライフタイムが短く移動度の遅いｐ型ＳｉＧｅ膜３をコレクタ側に接合させ、ライフタイムが長く移動度の速いｐ型Ｓｉ膜４をエミッタ側に接合させて、ベースを２層で構成することにより、電子のエミッタからコレクタに到達する転送効率が向上する。その結果、電流増幅率が大幅に増大する。ここで、上記構造とは逆にｐ型ＳｉＧｅ膜をエミッタ側に接合させ、ｐ型Ｓｉ膜をコレクタ側に接合させた場合は、電子がエミッタからベースに入った時点でｐ型ＳｉＧｅ膜により多数が消失し、コレクタヘ到達する転送効率が低下するため、高電流増幅率の効果は期待できない。
【００２３】
（実施例２）
次に、実施例２について図１、図３、図４を参照しながら説明する。
【００２４】
実施例２のトランジスタにおいては、ｐ型ＳｉＧｅ膜３およびｐ型Ｓｉ膜４の合計膜厚を一定値の４００ｎｍに固定し、ｐ型ＳｉＧｅ膜３の膜厚を種々変化させた。基板としてｎ型で抵抗率０．０１Ω・ｃｍ以下、厚さ５００μｍの低抵抗ｎ＋型Ｓｉ基板１上に、ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ−型Ｓｉ膜２をエピタキシャル成長したものを用いた。
【００２５】
図１（ａ）に示すように、このｎ−型Ｓｉ膜２上にＢをドープしたｐ型ＳｉＧｅ膜３を厚さＸｎｍに、その上にＢをドープしたｐ型Ｓｉ膜４を厚さＹｎｍに、その上にＰをドープしたｎ型Ｓｉ膜５を厚さ６００ｎｍに順次積層形成した（工程Ｓ１）。
【００２６】
図３は、横軸にエミッタ表面からの深さ（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）をとって本実施例２のトランジスタのエミッタ／ベース／コレクタ各層についてＧｅ濃度分布を調べた結果を示す特性線図である。図示のようにｐ型ＳｉＧｅ膜３の膜厚Ｘ（ｎｍ）とｐ型Ｓｉ膜４の膜厚Ｙ（ｎｍ）との合計膜厚を４００ｎｍ（＝Ｘ＋Ｙ）一定とし、膜厚Ｘを１〜３９９ｎｍの範囲で種々変化させた。各膜３、４、５の不純物ドープ量は、１×１０１７ａｔｏｍ／ｃｍ３、１×ｌ０１７ａｔｏｍ／ｃｍ３、８×１０１８ａｔｏｍ／ｃｍ３とした。ｐ型ＳｉＧｅ膜３のＧｅ濃度は約５原子％とした。各膜３、４、５を積層形成したときの基板１の温度は、それぞれ７８０℃、７８０℃、７５０℃とした。
【００２７】
このようにして作製した積層体上面のｎ型Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注入源６によりイオン注入し、注入Ｐの活性化のためにアニール処理を行い、Ｐの高濃度層７を形成した（工程Ｓ２）。Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入量５×１０１５ ａｔｏｍ ／ｃｍ ２ 、アニール条件は７００℃×３０分間とした。
【００２８】
さらに図１（ｃ）に示すように、反応性イオンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜５をｐ型Ｓｉ膜４が露出するまで選択的にエッチングし、ベース面８の露出形成を行なった（工程Ｓ３）。次いで、図１（ｄ）に示すように選択的に積層体の周辺部をメサエッチングすることによりメサエッチング部９を形成した（工程Ｓ４）。最後に図１（ｅ）に示すように、金属蒸着法によりエミッタ電極１２、ベース電極１１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ５）。
【００２９】
これによりサイズ５ｍｍ×５ｍｍ角のパワートランジスタが得られた。本実施例のパワートランジスタについてｐ型ＳｉＧｅ膜厚を１〜３９９ｎｍの範囲で種々変えたときの電流増幅率の解析を行なった結果を図４に示す。
【００３０】
図４は横軸にｐ型ＳｉＧｅ膜厚（ｎｍ）をとり、縦軸に電流増幅率をとってｐ型ＳｉＧｅ膜厚に対する電流増幅率の変化について調べた結果を示す特性図である。電流増幅率はＶＣＥ＝２Ｖ、Ｉｃ＝２０Ａの条件下で求めた。この結果、ｐ型ＳｉＧｅ膜が薄いほど、電流増幅率が増加しており、べースの２層構造化が有効であることが判明した。このようにベースをライフタイムが短く移動度の遅いｐ型ＳｉＧｅ膜３と、ライフタイムが長く移動度の速いｐ型Ｓｉ膜４の２層を組み合わせて、さらにｐ型ＳｉＧｅ膜３とｐ型ＳｉＧｅ膜４の両者の合計を一定として膜厚比率を変えることにより、ベース内のライフタイム制御が可能となり、ＳｉＧｅ系トランジスタにおいて従来のものよりさらに高い電流増幅率が実現できる。
【００３１】
（実施例３）
次に、実施例３について図５および図６を参照しながら説明する。
【００３２】
基板としてｎ型で抵抗率０．０１Ω・ｃｍ以下、厚さ５００μｍの低抵抗ｎ＋型Ｓｉ基板１上に、ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ−型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
【００３３】
このｎ−型Ｓｉ膜２上にＧｅ濃度の異なる１１層のＢドープｐ型ＳｉＧｅ膜１３を順次積層した。各ｐ型ＳｉＧｅ膜１３の膜厚はそれぞれ３０ｎｍとし、ベースの合計膜厚が３３０ｎｍとなるように積層形成した。なお、ｐ型ＳｉＧｅ膜１３のＧｅ濃度Ｘ原子％は、１０〜０％の範囲で１％刻みに段階的に１１段階に変化させた。この場合にｐ型ＳｉＧｅ膜１３の初期層をＧｅ濃度１０％とし、最終層をＧｅ濃度０％となるように変化させている。さらにｐ型ＳｉＧｅ膜１３にＰをドープした厚さ６００ｎｍのｎ型Ｓｉ膜５を順次積層形成した（工程Ｓ１）。
【００３４】
図６は、横軸にエミッタ表面からの深さ（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）をとって本実施例３のトランジスタのエミッタ／ベース／コレクタ各層についてＧｅ濃度分布を調べた結果を示す特性線図である。図示のようにｐ型ＳｉＧｅ膜１３のＧｅ濃度はエミッタ側からコレクタ側に向かって段階的に増加し、Ｇｅ濃度の最大値は初期層のところで１０原子％とした。
【００３５】
ｐ型ＳｉＧｅ膜１３の半導体原料ガスには２５〜０原子％のゲルマンと１００ｐｐｍのジボラン、残部は４×１０−４Ｔｏｒｒのジシランを用いた。ｎ型Ｓｉ膜５の半導体原料ガスには３００ｐｐｍのホスフィンと４×１０−４Ｔｏｒｒのジシランを用いた。各膜１３、５の不純物ドープ量は、それぞれ１×１０１７ａｔｏｍ／ｃｍ３、８×１０１８ａｔｏｍ／ｃｍ３とした。各膜１３、５を形成したときの基板１の温度は、それぞれ７８０℃、７５０℃とした。
【００３６】
このようにして作製した積層体上面のｎ型Ｓｉ膜５表面にリンイオン注入源６よりＰをイオン注入し、注入Ｐの活性化のためにアニール処理を行い、Ｐの高濃度層７を形成した（工程Ｓ２）。なお、Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入量５×１０１５ａｔｏｍ／ｃｍ２とし、アニール条件は７００℃×３０分間とした。
【００３７】
さらに反応性イオンエッチング法によりｎ型Ｓｉ膜５をｐ型ＳｉＧｅ膜１３が露出するまで選択的にエッチングし、ベース面８の露出形成を行なった（工程Ｓ３）。次いで、積層体の周辺部を選択的にメサエッチングしてメサエッチング９を形成した（工程Ｓ４）。さらに金属蒸着法によりエミッタ電極１２、ベース電極１１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ５）。
【００３８】
これによりサイズ５ｍｍ×５ｍｍ角のパワートランジスタが得られた。この電流増幅率を測定したところ、ＶＣＥ＝２Ｖ、Ｉｃ＝２０Ａの条件下で１４０の結果が得られた。
【００３９】
本実施例３のパワートランジスタは、ベースをＧｅ濃度の異なる１１層の多層ｐ型ＳｉＧｅ膜１３で構成し、さらにエミッタ側のｐ型ＳｉＧｅ膜のＧｅ濃度をほとんど０％とし、コレクタ側に向かうに連れてｐ型ＳｉＧｅ膜のＧｅ濃度を段階的に高くしていくことにより、ベース内部のライフタイム制御が可能となる。さらに、Ｇｅ濃度を変化させていることにより、ベース内にバンドギャップの傾斜ができ、ドリフト電界が発生する。この両者の作用により電子の伝達効率が飛躍的に向上し、電流増幅率を向上させることが可能となる。
【００４０】
なお、上記実施例ではパワートランジスタの場合について説明したが、本発明はこれのみに限られることなく、ダイオード等の他の半導体装置にも適用することが可能である。
【００４１】
【表１】
【発明の効果】
本発明によれば、高電流増幅率が得られ、かつ高速のスイッチング動作をするＳｉＧｅ系半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の実施形態に係る半導体装置の製造方法を示す工程図。
【図２】本発明方法により製造されたトランジスタの深さ方向のＧｅ濃度分布を示す特性線図。
【図３】本発明方法により製造されたトランジスタの深さ方向のＧｅ濃度分布を示す特性線図。
【図４】ｐ型ＳｉＧｅ膜の膜厚と電流増幅率との関係について調べた結果を示す特性線図。
【図５】本発明方法により製造された他の実施形態のトランジスタを示す断面図。
【図６】本発明方法により製造された他のトランジスタの深さ方向のＧｅ濃度分布を示す特性線図。
【図７】（ａ）〜（ｅ）は従来の製造方法を示す工程図。
【符号の説明】
１…ｎ＋型Ｓｉ基板（コレクタ）、
２…ｎ＋型Ｓｉ膜、
３…ｐ型ＳｉＧｅ膜（ベース）、
４…ｐ型Ｓｉ膜（ベース）、
５…ｎ型Ｓｉ基板（エミッタ）、
６…リンイオン注入源（イオン注入装置）、
７…Ｐの高濃度層（エミッタ）、
８…ベース面、
９…メサエッチング、
１０…コレクタ電極（第３の電極）、
１１…ベース電極（第１の電極）、
１２…エミッタ電極（第２の電極）、
１３…多層ベース（ｐ型ＳｉＧｅ膜）。
Claims (3)
- 抵抗率０．１Ω・ｃｍ以下の第一導電型の低抵抗Ｓｉコレクタ基板と、
この低抵抗Ｓｉコレクタ基板上に設けられ、膜厚が５０μｍ以下であり、不純物濃度が前記低抵抗Ｓｉコレクタ基板よりも低い第一導電型の低濃度Ｓｉコレクタ領域と、
この低濃度Ｓｉコレクタ領域上に設けられ、Ｇｅ濃度が２０原子％以下であり、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉＧｅベース領域と、
このＳｉＧｅベース領域上に設けられ、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉベース領域と、
このＳｉベース領域上に設けられ、成膜後のイオン注入とアニール処理とにより不純物が高濃度化され、不純物濃度が前記Ｓｉベース領域よりも高い第一導電型の高濃度Ｓｉエミッタ領域と、
前記Ｓｉベース領域に接合されたベース電極と、
前記高濃度Ｓｉエミッタ領域に接合されたエミッタ電極と、
前記低抵抗Ｓｉコレクタ基板に接合されたコレクタ電極と、
を具備する半導体装置であって、
前記第二導電型ＳｉＧｅベース領域および第二導電型Ｓｉベース領域の合計膜厚を２００〜４００ｎｍとし、前記ベース電極は前記高濃度Ｓｉエミッタ領域の一部を欠落させて前記第二導電型Ｓｉベース領域を露出させた部分に金属端子を接合することにより形成され、
前記ＳｉＧｅベース領域と前記Ｓｉベース領域とのバンドギャップ差により前記高濃度Ｓｉエミッタ領域から前記低濃度Ｓｉコレクタ領域に向かうドリフト電界を発生させることを特徴とする半導体装置。 - 抵抗率０．１Ω・ｃｍ以下の第一導電型の低抵抗Ｓｉコレクタ基板と、
この低抵抗Ｓｉコレクタ基板上に設けられ、膜厚が５０μｍ以下であり、不純物濃度が前記低抵抗Ｓｉコレクタ基板よりも低い第一導電型の低濃度Ｓｉコレクタ領域と、
この低濃度Ｓｉコレクタ領域上に設けられ、Ｇｅ濃度が２０原子％以下であり、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉＧｅベース領域と、
このＳｉＧｅベース領域上に設けられ、不純物濃度が前記低濃度Ｓｉコレクタ領域よりも高い第二導電型のＳｉベース領域と、
このＳｉベース領域上に設けられ、成膜後のイオン注入とアニール処理とにより不純物が高濃度化され、不純物濃度が前記Ｓｉベース領域よりも高い第一導電型の高濃度Ｓｉエミッタ領域と、
前記Ｓｉベース領域に接合されたベース電極と、
前記高濃度Ｓｉエミッタ領域に接合されたエミッタ電極と、
前記低抵抗Ｓｉコレクタ基板に接合されたコレクタ電極と、
を具備する半導体装置であって、
前記第二導電型ＳｉＧｅベース領域および第二導電型Ｓｉベース領域の合計膜厚を２００〜４００ｎｍとし、前記ベース電極は前記高濃度Ｓｉエミッタ領域の一部を第二導電型に反転させた部分に金属端子を接合することにより形成され、
前記ＳｉＧｅベース領域と前記Ｓｉベース領域とのバンドギャップ差により前記高濃度Ｓｉエミッタ領域から前記低濃度Ｓｉコレクタ領域に向かうドリフト電界を発生させることを特徴とする半導体装置。 - 前記第二導電型ＳｉＧｅベース領域は、Ｇｅ濃度が互いに異なる複数の層からなり、前記第一導電型Ｓｉエミッタ領域側から前記低濃度Ｓｉコレクタ領域側へ移行するにしたがってＧｅ濃度が漸次増加することを特徴とする請求項１または２のいずれか１項記載の半導体装置。
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