JP2001338928A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Abstract
(57)【要約】
【課題】 高電流増幅率の半導体装置及びその製造方法
を提供する。 【解決手段】 ｎ型Ｓｉ基板1と、このＳｉ基板上に積
層形成されたｎ型Ｓｉ膜2と、このＳｉ膜上に積層形成
されたｐ型ＳｉＧｅ膜3と、このＳｉＧｅ膜の上に積層
形成されたｐ型Ｓｉ膜4と、このＳｉ膜の上に積層形成
されたｎ型Ｓｉ膜5と、前記ｎ型Ｓｉ膜の一部を欠落さ
せるか、又は前記ｎ型Ｓｉ膜の一部の導電型をｐ型に反
転させ、その欠落または反転させた部分に金属端子を接
合することにより形成されたベース電極11と、前記ｎ型
Ｓｉ膜に金属端子を接合することにより形成されたエミ
ッタ電極12と、前記ｎ型Ｓｉ基板の裏面側に金属端子を
接合することにより形成されたコレクタ電極10とを具備
する。
を提供する。 【解決手段】 ｎ型Ｓｉ基板1と、このＳｉ基板上に積
層形成されたｎ型Ｓｉ膜2と、このＳｉ膜上に積層形成
されたｐ型ＳｉＧｅ膜3と、このＳｉＧｅ膜の上に積層
形成されたｐ型Ｓｉ膜4と、このＳｉ膜の上に積層形成
されたｎ型Ｓｉ膜5と、前記ｎ型Ｓｉ膜の一部を欠落さ
せるか、又は前記ｎ型Ｓｉ膜の一部の導電型をｐ型に反
転させ、その欠落または反転させた部分に金属端子を接
合することにより形成されたベース電極11と、前記ｎ型
Ｓｉ膜に金属端子を接合することにより形成されたエミ
ッタ電極12と、前記ｎ型Ｓｉ基板の裏面側に金属端子を
接合することにより形成されたコレクタ電極10とを具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ等の
半導体装置及びその製造方法に係り、とくに高電流増幅
率を有するＳｉＧｅ系バイポーラトランジスタ及びその
製造方法に関する。
半導体装置及びその製造方法に係り、とくに高電流増幅
率を有するＳｉＧｅ系バイポーラトランジスタ及びその
製造方法に関する。
【０００２】
【従来の技術】例えば高電流増幅率のｎｐｎ型トランジ
スタを製造する場合は、図７に示すように、化学気相堆
積法を用いてｎ型Ｓｉ基板２１上にｐ型ＳｉＧｅ膜２２
およびｎ型Ｓｉ膜２３を順次積層し（工程Ｓ２１）、リ
ンイオン源２４からのＰイオン注入および注入イオンの
電気的活性化のための高温アニール処理によりＰ高濃度
層２５を形成する（工程Ｓ２２）。次いで、ミリング法
または反応性イオンエッチングによりＰ高濃度層２５お
よびｎ型Ｓｉ膜２３の一部を欠落させてベース面２６を
露出させ（工程Ｓ２３）、メサエッチングによりメサエ
ッチング部２７を形成し（工程Ｓ２４）、コレクタ電極
２８、ベース電極２９、エミッタ電極３０をそれぞれ適
所に接続形成する（工程Ｓ２５）。
スタを製造する場合は、図７に示すように、化学気相堆
積法を用いてｎ型Ｓｉ基板２１上にｐ型ＳｉＧｅ膜２２
およびｎ型Ｓｉ膜２３を順次積層し（工程Ｓ２１）、リ
ンイオン源２４からのＰイオン注入および注入イオンの
電気的活性化のための高温アニール処理によりＰ高濃度
層２５を形成する（工程Ｓ２２）。次いで、ミリング法
または反応性イオンエッチングによりＰ高濃度層２５お
よびｎ型Ｓｉ膜２３の一部を欠落させてベース面２６を
露出させ（工程Ｓ２３）、メサエッチングによりメサエ
ッチング部２７を形成し（工程Ｓ２４）、コレクタ電極
２８、ベース電極２９、エミッタ電極３０をそれぞれ適
所に接続形成する（工程Ｓ２５）。
【０００３】
【発明が解決しようとする課題】ところで、従来のＳｉ
Ｇｅ系トランジスタでは、ベース層に採用しているｐ型
ＳｉＧｅ膜のライフタイムがＳｉ膜に比べて短いため、
そのスイッチング速度はＳｉ系トランジスタに比べて速
く、高速なトランジスタとして動作する。しかし、ｐ型
ＳｉＧｅ膜はライフタイムが短く、しかも移動度が遅い
ために、従来のＳｉＧｅ系トランジスタはＳｉ系トラン
ジスタに比べて電流増幅率が低い傾向にある。
Ｇｅ系トランジスタでは、ベース層に採用しているｐ型
ＳｉＧｅ膜のライフタイムがＳｉ膜に比べて短いため、
そのスイッチング速度はＳｉ系トランジスタに比べて速
く、高速なトランジスタとして動作する。しかし、ｐ型
ＳｉＧｅ膜はライフタイムが短く、しかも移動度が遅い
ために、従来のＳｉＧｅ系トランジスタはＳｉ系トラン
ジスタに比べて電流増幅率が低い傾向にある。
【０００４】本発明は上記の課題を解決するためになさ
れたものであり、その目的は高電流増幅率を有するＳｉ
Ｇｅ系バイポーラトランジスタのような半導体装置及び
その製造方法を提供することにある。
れたものであり、その目的は高電流増幅率を有するＳｉ
Ｇｅ系バイポーラトランジスタのような半導体装置及び
その製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、第一導電型のＳｉ基板と、このＳｉ基板上に積層形
成された第一導電型のＳｉ膜と、このＳｉ膜上に積層形
成された第二導電型のＳｉＧｅ膜と、このＳｉＧｅ膜の
上に積層形成された第二導電型のＳｉ膜と、このＳｉ膜
の上にさらに積層形成された第一導電型のＳｉ膜と、前
記第一導電型Ｓｉ膜の一部を欠落させるか、又は前記第
一導電型Ｓｉ膜の一部の導電型を第二導電型に反転さ
せ、その欠落または反転させた部分に金属端子を接合す
ることにより形成された第１の電極と、前記第一導電型
Ｓｉ膜に金属端子を接合することにより形成された第２
の電極と、前記第一導電型Ｓｉ基板の裏面側に金属端子
を接合することにより形成された第３の電極と、を具備
することを特徴とする。
は、第一導電型のＳｉ基板と、このＳｉ基板上に積層形
成された第一導電型のＳｉ膜と、このＳｉ膜上に積層形
成された第二導電型のＳｉＧｅ膜と、このＳｉＧｅ膜の
上に積層形成された第二導電型のＳｉ膜と、このＳｉ膜
の上にさらに積層形成された第一導電型のＳｉ膜と、前
記第一導電型Ｓｉ膜の一部を欠落させるか、又は前記第
一導電型Ｓｉ膜の一部の導電型を第二導電型に反転さ
せ、その欠落または反転させた部分に金属端子を接合す
ることにより形成された第１の電極と、前記第一導電型
Ｓｉ膜に金属端子を接合することにより形成された第２
の電極と、前記第一導電型Ｓｉ基板の裏面側に金属端子
を接合することにより形成された第３の電極と、を具備
することを特徴とする。
【０００６】本発明の半導体装置においては、ベース
を、ライフタイムが短く移動度の遅い第二導電型（ｐ
型）のＳｉＧｅ膜とライフタイムが長く移動度の早い第
二導電型（ｐ型）のＳｉ膜との２層の組み合わせとする
ことにより、電流増幅率を大幅に増大させることができ
る。また、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜との膜厚比率を
変えることにより電流増幅率を種々変化させることが可
能となる。なお、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の膜厚比
率はゼロではないものとする。その理由は、膜厚比率＝
０の場合のベース層は全てｐ型Ｓｉ膜となりスイッチン
グ特性が劣化するからである。
を、ライフタイムが短く移動度の遅い第二導電型（ｐ
型）のＳｉＧｅ膜とライフタイムが長く移動度の早い第
二導電型（ｐ型）のＳｉ膜との２層の組み合わせとする
ことにより、電流増幅率を大幅に増大させることができ
る。また、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜との膜厚比率を
変えることにより電流増幅率を種々変化させることが可
能となる。なお、ｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の膜厚比
率はゼロではないものとする。その理由は、膜厚比率＝
０の場合のベース層は全てｐ型Ｓｉ膜となりスイッチン
グ特性が劣化するからである。
【０００７】この場合に、ベースを構成する第二導電型
ＳｉＧｅ膜と第二導電型Ｓｉ膜とは同一膜厚とすること
が好ましい。また、ベースを構成する第二導電型ＳｉＧ
ｅ膜と第二導電型Ｓｉ膜との合計膜厚は２００〜４００
ｎｍとすることが好ましい。ベース合計膜厚の下限値を
２００ｎｍとする理由は、これが２００ｎｍを下回ると
トランジスタの耐圧が低下するからである。一方、ベー
ス合計膜厚の上限値を４００ｎｍとする理由は、これが
４００ｎｍを超えると電流増幅率が低下するからであ
る。
ＳｉＧｅ膜と第二導電型Ｓｉ膜とは同一膜厚とすること
が好ましい。また、ベースを構成する第二導電型ＳｉＧ
ｅ膜と第二導電型Ｓｉ膜との合計膜厚は２００〜４００
ｎｍとすることが好ましい。ベース合計膜厚の下限値を
２００ｎｍとする理由は、これが２００ｎｍを下回ると
トランジスタの耐圧が低下するからである。一方、ベー
ス合計膜厚の上限値を４００ｎｍとする理由は、これが
４００ｎｍを超えると電流増幅率が低下するからであ
る。
【０００８】ベースは上記のｐ型ＳｉＧｅ膜／ｐ型Ｓｉ
膜の２層のみに限られない。３層以上のｐ型膜を積層し
てベースを形成するようにしてもよい。ｐ型ＳｉＧｅ膜
のライフタイムはＧｅ濃度により変わるため、例えば、
ベースをｐ型Ｓｉ膜とＧｅ濃度がｘ％のｐ型ＳｉＧｅ膜
としてもよいし、Ｇｅ濃度がｙ％のｐ型ＳｉＧｅ膜の３
層構造としてもよいし、あるいは１１層構造のような多
層構造としてもよい。
膜の２層のみに限られない。３層以上のｐ型膜を積層し
てベースを形成するようにしてもよい。ｐ型ＳｉＧｅ膜
のライフタイムはＧｅ濃度により変わるため、例えば、
ベースをｐ型Ｓｉ膜とＧｅ濃度がｘ％のｐ型ＳｉＧｅ膜
としてもよいし、Ｇｅ濃度がｙ％のｐ型ＳｉＧｅ膜の３
層構造としてもよいし、あるいは１１層構造のような多
層構造としてもよい。
【０００９】また、エミッタ側のｐ型ＳｉＧｅ膜のＧｅ
濃度を０％、すなわちｐ型Ｓｉ膜とし、コレクタ側に近
くなるに従ってｐ型ＳｉＧｅ膜のＧｅ濃度を高くするこ
とが好ましい。なお、ｐ型ＳｉＧｅ膜のＧｅ濃度の上限
は２０原子％とすることが望ましい。この理由は、Ｇｅ
濃度が更に高くなるとｐ型ＳｉＧｅ膜に転移ができ、膜
質が低下してトランジスタ特性が劣化するからである。
濃度を０％、すなわちｐ型Ｓｉ膜とし、コレクタ側に近
くなるに従ってｐ型ＳｉＧｅ膜のＧｅ濃度を高くするこ
とが好ましい。なお、ｐ型ＳｉＧｅ膜のＧｅ濃度の上限
は２０原子％とすることが望ましい。この理由は、Ｇｅ
濃度が更に高くなるとｐ型ＳｉＧｅ膜に転移ができ、膜
質が低下してトランジスタ特性が劣化するからである。
【００１０】本発明に係る半導体装置の製造方法は、ｎ
型Ｓｉ基板を真空排気された容器内で加熱し、該真空容
器内に第１の半導体原料ガスを供給して該基板の表面に
作用させることにより、該基板上にｎ型Ｓｉ膜を積層形
成する工程（ａ）と、加熱下で前記ｎ型Ｓｉ膜の表面に
第２の半導体原料ガスを作用させることにより、前記ｎ
型Ｓｉ膜の上にｐ型ＳｉＧｅ膜を積層形成する工程
（ｂ）と、加熱下で前記ｐ型ＳｉＧｅ膜の表面に第３の
半導体原料ガスを作用させることにより、前記ｐ型Ｓｉ
Ｇｅ膜の上にｐ型Ｓｉ膜を積層形成する工程（ｃ）と、
加熱下で前記ｐ型Ｓｉ膜の表面に第４の半導体原料ガス
を作用させることにより、前記ｐ型Ｓｉ膜の上にｎ型Ｓ
ｉ膜を積層形成する工程（ｄ）と、前記ｎ型Ｓｉ膜の表
層部にＰを高濃度に注入し、注入したＰを活性化させる
ために該表層部をアニール処理する工程（ｅ）と、前記
ｎ型Ｓｉ膜の一部を欠落させるか、又は前記ｎ型Ｓｉ膜
の導電型の一部を反転させる工程（ｆ）と、その欠落ま
たは反転させた部分に金属端子を接合することにより第
１の電極を形成し、また前記ｎ型Ｓｉ膜に金属端子を接
合することにより第２の電極を形成し、さらに前記ｎ型
Ｓｉ基板の裏面に金属端子を接合することにより第３の
電極を形成する工程（ｇ）と、を具備することを特徴と
する。
型Ｓｉ基板を真空排気された容器内で加熱し、該真空容
器内に第１の半導体原料ガスを供給して該基板の表面に
作用させることにより、該基板上にｎ型Ｓｉ膜を積層形
成する工程（ａ）と、加熱下で前記ｎ型Ｓｉ膜の表面に
第２の半導体原料ガスを作用させることにより、前記ｎ
型Ｓｉ膜の上にｐ型ＳｉＧｅ膜を積層形成する工程
（ｂ）と、加熱下で前記ｐ型ＳｉＧｅ膜の表面に第３の
半導体原料ガスを作用させることにより、前記ｐ型Ｓｉ
Ｇｅ膜の上にｐ型Ｓｉ膜を積層形成する工程（ｃ）と、
加熱下で前記ｐ型Ｓｉ膜の表面に第４の半導体原料ガス
を作用させることにより、前記ｐ型Ｓｉ膜の上にｎ型Ｓ
ｉ膜を積層形成する工程（ｄ）と、前記ｎ型Ｓｉ膜の表
層部にＰを高濃度に注入し、注入したＰを活性化させる
ために該表層部をアニール処理する工程（ｅ）と、前記
ｎ型Ｓｉ膜の一部を欠落させるか、又は前記ｎ型Ｓｉ膜
の導電型の一部を反転させる工程（ｆ）と、その欠落ま
たは反転させた部分に金属端子を接合することにより第
１の電極を形成し、また前記ｎ型Ｓｉ膜に金属端子を接
合することにより第２の電極を形成し、さらに前記ｎ型
Ｓｉ基板の裏面に金属端子を接合することにより第３の
電極を形成する工程（ｇ）と、を具備することを特徴と
する。
【００１１】半導体装置として高電流増幅率のパワート
ランジスタを製造する場合は、ｎ型Ｓｉ基板は０．１Ω
・ｃｍ以下の低抵抗基板を用いるのが望ましい。成膜手
段としては化学気相蒸着法を利用する熱ＣＶＤ装置のよ
うな装置を用いる。上記工程（ａ）では、第１の半導体
原料ガスは０．１ｐｐｍ以下のホスフィンを含み、残部
がジシランＳｉ2Ｈ6からなり、Ｐ濃度を１×１０15atom
／ｃｍ3以下とする膜厚２０〜５０μｍの低濃度Ｐドー
プｎ型Ｓｉ膜を形成することが望ましい。上記工程
（ｂ）では、第２の半導体原料ガスは１〜２５原子％ゲ
ルマンＧｅＨ4および１〜１×１０3ｐｐｍボロンを含
み、残部がジシランＳｉ2Ｈ6からなり、Ｂ濃度を１×１
０16〜５×１０17atom／ｃｍ3とする膜厚０〜４００ｎ
ｍのＢドープｐ型ＳｉＧｅ膜を形成することが望まし
い。上記工程（ｃ）では、第３の半導体原料ガスは１〜
１０００ｐｐｍボロンを含み、残部がジシランＳｉ2Ｈ6
からなり、Ｂ濃度を１×１０16〜５×１０17atom／ｃｍ
3とする膜厚０〜４００ｎｍのＢドープ型Ｓｉ膜を形成
することが望ましい。上記工程（ｂ）のＢドープｐ型Ｓ
ｉＧｅ膜と上記工程（ｃ）のＢドープ型Ｓｉ膜の膜厚の
合計が２００〜４００ｎｍになるように形成するのが望
ましい。上記工程（ｄ）では、第４の半導体原料ガスは
１×１０2〜１×１０4ｐｐｍのホスフィンを含み、残部
がジシランＳｉ2Ｈ6からなり、Ｐ濃度を１〜８×ｌ０18
atom／ｃｍ3とする膜厚１００〜６００ｎｍのＰドープ
ｎ型Ｓｉ膜を形成することが望ましい。上記工程（ｅ）
では、Ｐの加速エネルギーは１０〜５０ｋｅＶ、注入量
は１×ｌ０14〜１×１０16atom／ｃｍ 3とするのが望ま
しい。アニール温度は７００〜１０００℃、アニール時
間は３〜６０分間とするのが望ましい。
ランジスタを製造する場合は、ｎ型Ｓｉ基板は０．１Ω
・ｃｍ以下の低抵抗基板を用いるのが望ましい。成膜手
段としては化学気相蒸着法を利用する熱ＣＶＤ装置のよ
うな装置を用いる。上記工程（ａ）では、第１の半導体
原料ガスは０．１ｐｐｍ以下のホスフィンを含み、残部
がジシランＳｉ2Ｈ6からなり、Ｐ濃度を１×１０15atom
／ｃｍ3以下とする膜厚２０〜５０μｍの低濃度Ｐドー
プｎ型Ｓｉ膜を形成することが望ましい。上記工程
（ｂ）では、第２の半導体原料ガスは１〜２５原子％ゲ
ルマンＧｅＨ4および１〜１×１０3ｐｐｍボロンを含
み、残部がジシランＳｉ2Ｈ6からなり、Ｂ濃度を１×１
０16〜５×１０17atom／ｃｍ3とする膜厚０〜４００ｎ
ｍのＢドープｐ型ＳｉＧｅ膜を形成することが望まし
い。上記工程（ｃ）では、第３の半導体原料ガスは１〜
１０００ｐｐｍボロンを含み、残部がジシランＳｉ2Ｈ6
からなり、Ｂ濃度を１×１０16〜５×１０17atom／ｃｍ
3とする膜厚０〜４００ｎｍのＢドープ型Ｓｉ膜を形成
することが望ましい。上記工程（ｂ）のＢドープｐ型Ｓ
ｉＧｅ膜と上記工程（ｃ）のＢドープ型Ｓｉ膜の膜厚の
合計が２００〜４００ｎｍになるように形成するのが望
ましい。上記工程（ｄ）では、第４の半導体原料ガスは
１×１０2〜１×１０4ｐｐｍのホスフィンを含み、残部
がジシランＳｉ2Ｈ6からなり、Ｐ濃度を１〜８×ｌ０18
atom／ｃｍ3とする膜厚１００〜６００ｎｍのＰドープ
ｎ型Ｓｉ膜を形成することが望ましい。上記工程（ｅ）
では、Ｐの加速エネルギーは１０〜５０ｋｅＶ、注入量
は１×ｌ０14〜１×１０16atom／ｃｍ 3とするのが望ま
しい。アニール温度は７００〜１０００℃、アニール時
間は３〜６０分間とするのが望ましい。
【００１２】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の様々な実施例について説明する。各実施例の条
件は表１にそれぞれ示したとおりである。実施例１はベ
ースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の２層で構成し、そ
の膜厚比率を１：１とした時の例である。実施例２は実
施例１と同様にベースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の
２層で構成し、その膜厚比率を変えた場合の例である。
実施例３はベースをＧｅ濃度の異なる１１層のｐ型Ｓｉ
Ｇｅ膜からなる多層膜とした場合の例である。
本発明の様々な実施例について説明する。各実施例の条
件は表１にそれぞれ示したとおりである。実施例１はベ
ースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の２層で構成し、そ
の膜厚比率を１：１とした時の例である。実施例２は実
施例１と同様にベースをｐ型ＳｉＧｅ膜とｐ型Ｓｉ膜の
２層で構成し、その膜厚比率を変えた場合の例である。
実施例３はベースをＧｅ濃度の異なる１１層のｐ型Ｓｉ
Ｇｅ膜からなる多層膜とした場合の例である。
【００１３】（実施例１）図１および図２を参照しなが
ら実施例１について説明する。本実施例１のＳｉＧｅ系
トランジスタでは、ベースをｐ型ＳｉＧｅ膜（膜厚１５
０ｎｍ）とｐ型Ｓｉ膜（膜厚１５０ｎｍ）との二層の組
み合わせとした。
ら実施例１について説明する。本実施例１のＳｉＧｅ系
トランジスタでは、ベースをｐ型ＳｉＧｅ膜（膜厚１５
０ｎｍ）とｐ型Ｓｉ膜（膜厚１５０ｎｍ）との二層の組
み合わせとした。
【００１４】基板としてｎ型で抵抗率０．０１Ω・ｃｍ
以下、厚さ５００μｍの低抵抗ｎ+型Ｓｉ基板１上に、
ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ-
型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
以下、厚さ５００μｍの低抵抗ｎ+型Ｓｉ基板１上に、
ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ-
型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
【００１５】図１（ａ）に示すように、このｎ-型Ｓｉ
膜２上にボロン（Ｂ）をドープしたｐ型ＳｉＧｅ膜３を
厚さ１５０ｎｍに、その上にＢをドープしたｐ型Ｓｉ膜
４を厚さ１５０ｎｍに、さらにその上に燐（Ｐ）をドー
プしたｎ型Ｓｉ膜５を厚さ６００ｎｍに順次積層形成し
た（工程Ｓ１）。
膜２上にボロン（Ｂ）をドープしたｐ型ＳｉＧｅ膜３を
厚さ１５０ｎｍに、その上にＢをドープしたｐ型Ｓｉ膜
４を厚さ１５０ｎｍに、さらにその上に燐（Ｐ）をドー
プしたｎ型Ｓｉ膜５を厚さ６００ｎｍに順次積層形成し
た（工程Ｓ１）。
【００１６】ｐ型ＳｉＧｅ膜３の半導体原科ガスには
７．５原子％のゲルマンと１００ｐｐｍのジボラン、残
部は４×１０-4Torrのジシランを用いた。また、ｐ型Ｓ
ｉ膜４の半導体原料ガスには１００ｐｐｍのジボラン、
残部は４×１０-4Torrのジシランを用いた。ｐ型ＳｉＧ
ｅ膜３の半導体原科ガスからｐ型Ｓｉ膜４の半導体原料
ガスへの切り換えはゲルマンの供給停止により行なっ
た。
７．５原子％のゲルマンと１００ｐｐｍのジボラン、残
部は４×１０-4Torrのジシランを用いた。また、ｐ型Ｓ
ｉ膜４の半導体原料ガスには１００ｐｐｍのジボラン、
残部は４×１０-4Torrのジシランを用いた。ｐ型ＳｉＧ
ｅ膜３の半導体原科ガスからｐ型Ｓｉ膜４の半導体原料
ガスへの切り換えはゲルマンの供給停止により行なっ
た。
【００１７】また、ｎ型Ｓｉ膜５の半導体原料ガスには
３００ｐｐｍのホスフィンと４×１０-4Torrのジシラン
を用いた。各膜３、４、５の不純物ドープ量は、それぞ
れ１×１０17atom／ｃｍ3、１×ｌ０17atom／ｃｍ3、８
×１０18atom／ｃｍ3とした。
３００ｐｐｍのホスフィンと４×１０-4Torrのジシラン
を用いた。各膜３、４、５の不純物ドープ量は、それぞ
れ１×１０17atom／ｃｍ3、１×ｌ０17atom／ｃｍ3、８
×１０18atom／ｃｍ3とした。
【００１８】図２は、横軸にエミッタ表面からの深さ
（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）を
とって本実施例１のトランジスタのエミッタ／ベース／
コレクタ各層についてＧｅ濃度分布を調べた結果を示す
特性線図である。図示のようにベース層を構成するｐ型
ＳｉＧｅ膜３のＧｅ濃度は約５原子％であった。なお、
各膜３、４、５を積層形成したときの基板１の温度は、
それぞれ７８０℃、７８０℃、７５０℃とした。
（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）を
とって本実施例１のトランジスタのエミッタ／ベース／
コレクタ各層についてＧｅ濃度分布を調べた結果を示す
特性線図である。図示のようにベース層を構成するｐ型
ＳｉＧｅ膜３のＧｅ濃度は約５原子％であった。なお、
各膜３、４、５を積層形成したときの基板１の温度は、
それぞれ７８０℃、７８０℃、７５０℃とした。
【００１９】このようにして作製した積層体上面のｎ型
Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注
入源６よりＰのイオン注入し、さらに注入Ｐの活性化の
ためにアニール処理を行い、Ｐの高濃度層７を形成した
（工程Ｓ２）。リンイオン注入源６として例えば励起電
子加速方式のイオン注入装置を用いた。Ｐの注入条件は
加速電圧３０ｋｅＶ、Ｐ注入量５×ｌ０15atom／ｃ
ｍ2、アニール条件は７００℃×３０分とした。
Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注
入源６よりＰのイオン注入し、さらに注入Ｐの活性化の
ためにアニール処理を行い、Ｐの高濃度層７を形成した
（工程Ｓ２）。リンイオン注入源６として例えば励起電
子加速方式のイオン注入装置を用いた。Ｐの注入条件は
加速電圧３０ｋｅＶ、Ｐ注入量５×ｌ０15atom／ｃ
ｍ2、アニール条件は７００℃×３０分とした。
【００２０】さらに図１（ｃ）に示すように、反応性イ
オンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜
５をｐ型Ｓｉ膜４が露出するまで選択的にエッチング
し、ベース面８の露出形成を行なった（工程Ｓ３）。次
いで、図１（ｄ）に示すように選択的に積層体の周辺部
をメサエッチングすることによりメサエッチング部９を
形成した（工程Ｓ４）。最後に図１（ｅ）に示すよう
に、金属蒸着法によりエミッタ電極１２、ベース電極１
１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ
５）。
オンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜
５をｐ型Ｓｉ膜４が露出するまで選択的にエッチング
し、ベース面８の露出形成を行なった（工程Ｓ３）。次
いで、図１（ｄ）に示すように選択的に積層体の周辺部
をメサエッチングすることによりメサエッチング部９を
形成した（工程Ｓ４）。最後に図１（ｅ）に示すよう
に、金属蒸着法によりエミッタ電極１２、ベース電極１
１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ
５）。
【００２１】これによりサイズ５ｍｍ×５ｍｍ角のパワ
ートランジスタが得られた。この電流増幅率を測定した
ところ、ＶCE＝２Ｖ、Ｉc＝２０Ａの条件下で電流増幅
率がｌ０７という結果が得られた。
ートランジスタが得られた。この電流増幅率を測定した
ところ、ＶCE＝２Ｖ、Ｉc＝２０Ａの条件下で電流増幅
率がｌ０７という結果が得られた。
【００２２】本実施例１のトランジスタでは、ライフタ
イムが短く移動度の遅いｐ型ＳｉＧｅ膜３をコレクタ側
に接合させ、ライフタイムが長く移動度の速いｐ型Ｓｉ
膜４をエミッタ側に接合させて、ベースを２層で構成す
ることにより、電子のエミッタからコレクタに到達する
転送効率が向上する。その結果、電流増幅率が大幅に増
大する。ここで、上記構造とは逆にｐ型ＳｉＧｅ膜をエ
ミッタ側に接合させ、ｐ型Ｓｉ膜をコレクタ側に接合さ
せた場合は、電子がエミッタからベースに入った時点で
ｐ型ＳｉＧｅ膜により多数が消失し、コレクタヘ到達す
る転送効率が低下するため、高電流増幅率の効果は期待
できない。
イムが短く移動度の遅いｐ型ＳｉＧｅ膜３をコレクタ側
に接合させ、ライフタイムが長く移動度の速いｐ型Ｓｉ
膜４をエミッタ側に接合させて、ベースを２層で構成す
ることにより、電子のエミッタからコレクタに到達する
転送効率が向上する。その結果、電流増幅率が大幅に増
大する。ここで、上記構造とは逆にｐ型ＳｉＧｅ膜をエ
ミッタ側に接合させ、ｐ型Ｓｉ膜をコレクタ側に接合さ
せた場合は、電子がエミッタからベースに入った時点で
ｐ型ＳｉＧｅ膜により多数が消失し、コレクタヘ到達す
る転送効率が低下するため、高電流増幅率の効果は期待
できない。
【００２３】（実施例２）次に、実施例２について図
１、図３、図４を参照しながら説明する。
１、図３、図４を参照しながら説明する。
【００２４】実施例２のトランジスタにおいては、ｐ型
ＳｉＧｅ膜３およびｐ型Ｓｉ膜４の合計膜厚を一定値の
４００ｎｍに固定し、ｐ型ＳｉＧｅ膜３の膜厚を種々変
化させた。基板としてｎ型で抵抗率０．０１Ω・ｃｍ以
下、厚さ５００μｍの低抵抗ｎ+型Ｓｉ基板１上に、ｎ
型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ-型
Ｓｉ膜２をエピタキシャル成長したものを用いた。
ＳｉＧｅ膜３およびｐ型Ｓｉ膜４の合計膜厚を一定値の
４００ｎｍに固定し、ｐ型ＳｉＧｅ膜３の膜厚を種々変
化させた。基板としてｎ型で抵抗率０．０１Ω・ｃｍ以
下、厚さ５００μｍの低抵抗ｎ+型Ｓｉ基板１上に、ｎ
型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ-型
Ｓｉ膜２をエピタキシャル成長したものを用いた。
【００２５】図１（ａ）に示すように、このｎ-型Ｓｉ
膜２上にＢをドープしたｐ型ＳｉＧｅ膜３を厚さＸｎｍ
に、その上にＢをドープしたｐ型Ｓｉ膜４を厚さＹｎｍ
に、その上にＰをドープしたｎ型Ｓｉ膜５を厚さ６００
ｎｍに順次積層形成した（工程Ｓ１）。
膜２上にＢをドープしたｐ型ＳｉＧｅ膜３を厚さＸｎｍ
に、その上にＢをドープしたｐ型Ｓｉ膜４を厚さＹｎｍ
に、その上にＰをドープしたｎ型Ｓｉ膜５を厚さ６００
ｎｍに順次積層形成した（工程Ｓ１）。
【００２６】図３は、横軸にエミッタ表面からの深さ
（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）を
とって本実施例２のトランジスタのエミッタ／ベース／
コレクタ各層についてＧｅ濃度分布を調べた結果を示す
特性線図である。図示のようにｐ型ＳｉＧｅ膜３の膜厚
Ｘ（ｎｍ）とｐ型Ｓｉ膜４の膜厚Ｙ（ｎｍ）との合計膜
厚を４００ｎｍ（＝Ｘ＋Ｙ）一定とし、膜厚Ｘを１〜３
９９ｎｍの範囲で種々変化させた。各膜３、４、５の不
純物ドープ量は、１×１０17atom／ｃｍ3、１×ｌ０17a
tom／ｃｍ3、８×１０18atom／ｃｍ3とした。ｐ型Ｓｉ
Ｇｅ膜３のＧｅ濃度は約５原子％とした。各膜３、４、
５を積層形成したときの基板１の温度は、それぞれ７８
０℃、７８０℃、７５０℃とした。
（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）を
とって本実施例２のトランジスタのエミッタ／ベース／
コレクタ各層についてＧｅ濃度分布を調べた結果を示す
特性線図である。図示のようにｐ型ＳｉＧｅ膜３の膜厚
Ｘ（ｎｍ）とｐ型Ｓｉ膜４の膜厚Ｙ（ｎｍ）との合計膜
厚を４００ｎｍ（＝Ｘ＋Ｙ）一定とし、膜厚Ｘを１〜３
９９ｎｍの範囲で種々変化させた。各膜３、４、５の不
純物ドープ量は、１×１０17atom／ｃｍ3、１×ｌ０17a
tom／ｃｍ3、８×１０18atom／ｃｍ3とした。ｐ型Ｓｉ
Ｇｅ膜３のＧｅ濃度は約５原子％とした。各膜３、４、
５を積層形成したときの基板１の温度は、それぞれ７８
０℃、７８０℃、７５０℃とした。
【００２７】このようにして作製した積層体上面のｎ型
Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注
入源６によりＰをイオン注入し、注入Ｐの活性化のため
にアニール処理を行い、Ｐの高濃度層７を形成した（工
程Ｓ２）。Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入
量５×１０15atom／ｃｍ3、アニール条件は７００℃×
３０分間とした。
Ｓｉ膜５表面に、図１（ｂ）に示すようにリンイオン注
入源６によりＰをイオン注入し、注入Ｐの活性化のため
にアニール処理を行い、Ｐの高濃度層７を形成した（工
程Ｓ２）。Ｐの注入条件は加速電圧３０ｋｅＶ、Ｐ注入
量５×１０15atom／ｃｍ3、アニール条件は７００℃×
３０分間とした。
【００２８】さらに図１（ｃ）に示すように、反応性イ
オンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜
５をｐ型Ｓｉ膜４が露出するまで選択的にエッチング
し、ベース面８の露出形成を行なった（工程Ｓ３）。次
いで、図１（ｄ）に示すように選択的に積層体の周辺部
をメサエッチングすることによりメサエッチング部９を
形成した（工程Ｓ４）。最後に図１（ｅ）に示すよう
に、金属蒸着法によりエミッタ電極１２、ベース電極１
１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ
５）。
オンエッチング法によりＰ高濃度層７を含むｎ型Ｓｉ膜
５をｐ型Ｓｉ膜４が露出するまで選択的にエッチング
し、ベース面８の露出形成を行なった（工程Ｓ３）。次
いで、図１（ｄ）に示すように選択的に積層体の周辺部
をメサエッチングすることによりメサエッチング部９を
形成した（工程Ｓ４）。最後に図１（ｅ）に示すよう
に、金属蒸着法によりエミッタ電極１２、ベース電極１
１およびコレクタ電極１０をそれぞれ形成した（工程Ｓ
５）。
【００２９】これによりサイズ５ｍｍ×５ｍｍ角のパワ
ートランジスタが得られた。本実施例のパワートランジ
スタについてｐ型ＳｉＧｅ膜厚を１〜３９９ｎｍの範囲
で種々変えたときの電流増幅率の解析を行なった結果を
図４に示す。
ートランジスタが得られた。本実施例のパワートランジ
スタについてｐ型ＳｉＧｅ膜厚を１〜３９９ｎｍの範囲
で種々変えたときの電流増幅率の解析を行なった結果を
図４に示す。
【００３０】図４は横軸にｐ型ＳｉＧｅ膜厚（ｎｍ）を
とり、縦軸に電流増幅率をとってｐ型ＳｉＧｅ膜厚に対
する電流増幅率の変化について調べた結果を示す特性図
である。電流増幅率はＶCE＝２Ｖ、Ｉc＝２０Ａの条件
下で求めた。この結果、ｐ型ＳｉＧｅ膜が薄いほど、電
流増幅率が増加しており、べースの２層構造化が有効で
あることが判明した。このようにベースをライフタイム
が短く移動度の遅いｐ型ＳｉＧｅ膜３と、ライフタイム
が長く移動度の速いｐ型Ｓｉ膜４の２層を組み合わせ
て、さらにｐ型ＳｉＧｅ膜３とｐ型ＳｉＧｅ膜４の両者
の合計を一定として膜厚比率を変えることにより、ベー
ス内のライフタイム制御が可能となり、ＳｉＧｅ系トラ
ンジスタにおいて従来のものよりさらに高い電流増幅率
が実現できる。
とり、縦軸に電流増幅率をとってｐ型ＳｉＧｅ膜厚に対
する電流増幅率の変化について調べた結果を示す特性図
である。電流増幅率はＶCE＝２Ｖ、Ｉc＝２０Ａの条件
下で求めた。この結果、ｐ型ＳｉＧｅ膜が薄いほど、電
流増幅率が増加しており、べースの２層構造化が有効で
あることが判明した。このようにベースをライフタイム
が短く移動度の遅いｐ型ＳｉＧｅ膜３と、ライフタイム
が長く移動度の速いｐ型Ｓｉ膜４の２層を組み合わせ
て、さらにｐ型ＳｉＧｅ膜３とｐ型ＳｉＧｅ膜４の両者
の合計を一定として膜厚比率を変えることにより、ベー
ス内のライフタイム制御が可能となり、ＳｉＧｅ系トラ
ンジスタにおいて従来のものよりさらに高い電流増幅率
が実現できる。
【００３１】（実施例３）次に、実施例３について図５
および図６を参照しながら説明する。
および図６を参照しながら説明する。
【００３２】基板としてｎ型で抵抗率０．０１Ω・ｃｍ
以下、厚さ５００μｍの低抵抗ｎ+型Ｓｉ基板１上に、
ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ-
型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
以下、厚さ５００μｍの低抵抗ｎ+型Ｓｉ基板１上に、
ｎ型で抵抗率２０Ω・ｃｍ、厚さ２０μｍの高抵抗ｎ-
型Ｓｉ膜２をエピタキシャル成長させたものを用いた。
【００３３】このｎ-型Ｓｉ膜２上にＧｅ濃度の異なる
１１層のＢドープｐ型ＳｉＧｅ膜１３を順次積層した。
各ｐ型ＳｉＧｅ膜１３の膜厚はそれぞれ３０ｎｍとし、
ベースの合計膜厚が３３０ｎｍとなるように積層形成し
た。なお、ｐ型ＳｉＧｅ膜１３のＧｅ濃度Ｘ原子％は、
１０〜０％の範囲で１％刻みに段階的に１１段階に変化
させた。この場合にｐ型ＳｉＧｅ膜１３の初期層をＧｅ
濃度１０％とし、最終層をＧｅ濃度０％となるように変
化させている。さらにｐ型ＳｉＧｅ膜１３にＰをドープ
した厚さ６００ｎｍのｎ型Ｓｉ膜５を順次積層形成した
（工程Ｓ１）。
１１層のＢドープｐ型ＳｉＧｅ膜１３を順次積層した。
各ｐ型ＳｉＧｅ膜１３の膜厚はそれぞれ３０ｎｍとし、
ベースの合計膜厚が３３０ｎｍとなるように積層形成し
た。なお、ｐ型ＳｉＧｅ膜１３のＧｅ濃度Ｘ原子％は、
１０〜０％の範囲で１％刻みに段階的に１１段階に変化
させた。この場合にｐ型ＳｉＧｅ膜１３の初期層をＧｅ
濃度１０％とし、最終層をＧｅ濃度０％となるように変
化させている。さらにｐ型ＳｉＧｅ膜１３にＰをドープ
した厚さ６００ｎｍのｎ型Ｓｉ膜５を順次積層形成した
（工程Ｓ１）。
【００３４】図６は、横軸にエミッタ表面からの深さ
（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）を
とって本実施例３のトランジスタのエミッタ／ベース／
コレクタ各層についてＧｅ濃度分布を調べた結果を示す
特性線図である。図示のようにｐ型ＳｉＧｅ膜１３のＧ
ｅ濃度はエミッタ側からコレクタ側に向かって段階的に
増加し、Ｇｅ濃度の最大値は初期層のところで１０原子
％とした。
（ｎｍ）をとり、縦軸にゲルマニウム濃度（原子％）を
とって本実施例３のトランジスタのエミッタ／ベース／
コレクタ各層についてＧｅ濃度分布を調べた結果を示す
特性線図である。図示のようにｐ型ＳｉＧｅ膜１３のＧ
ｅ濃度はエミッタ側からコレクタ側に向かって段階的に
増加し、Ｇｅ濃度の最大値は初期層のところで１０原子
％とした。
【００３５】ｐ型ＳｉＧｅ膜１３の半導体原料ガスには
２５〜０原子％のゲルマンと１００ｐｐｍのジボラン、
残部は４×１０-4Torrのジシランを用いた。ｎ型Ｓｉ膜
５の半導体原料ガスには３００ｐｐｍのホスフィンと４
×１０-4Torrのジシランを用いた。各膜１３、５の不純
物ドープ量は、それぞれ１×１０17atom／ｃｍ3、８×
１０18atom／ｃｍ3とした。各膜１３、５を形成したと
きの基板１の温度は、それぞれ７８０℃、７５０℃とし
た。
２５〜０原子％のゲルマンと１００ｐｐｍのジボラン、
残部は４×１０-4Torrのジシランを用いた。ｎ型Ｓｉ膜
５の半導体原料ガスには３００ｐｐｍのホスフィンと４
×１０-4Torrのジシランを用いた。各膜１３、５の不純
物ドープ量は、それぞれ１×１０17atom／ｃｍ3、８×
１０18atom／ｃｍ3とした。各膜１３、５を形成したと
きの基板１の温度は、それぞれ７８０℃、７５０℃とし
た。
【００３６】このようにして作製した積層体上面のｎ型
Ｓｉ膜５表面にリンイオン注入源６よりＰをイオン注入
し、注入Ｐの活性化のためにアニール処理を行い、Ｐの
高濃度層７を形成した（工程Ｓ２）。なお、Ｐの注入条
件は加速電圧３０ｋｅＶ、Ｐ注入量５×１０15atom／ｃ
ｍ2とし、アニール条件は７００℃×３０分間とした。
Ｓｉ膜５表面にリンイオン注入源６よりＰをイオン注入
し、注入Ｐの活性化のためにアニール処理を行い、Ｐの
高濃度層７を形成した（工程Ｓ２）。なお、Ｐの注入条
件は加速電圧３０ｋｅＶ、Ｐ注入量５×１０15atom／ｃ
ｍ2とし、アニール条件は７００℃×３０分間とした。
【００３７】さらに反応性イオンエッチング法によりｎ
型Ｓｉ膜５をｐ型ＳｉＧｅ膜１３が露出するまで選択的
にエッチングし、ベース面８の露出形成を行なった（工
程Ｓ３）。次いで、積層体の周辺部を選択的にメサエッ
チングしてメサエッチング９を形成した（工程Ｓ４）。
さらに金属蒸着法によりエミッタ電極１２、ベース電極
１１およびコレクタ電極１０をそれぞれ形成した（工程
Ｓ５）。
型Ｓｉ膜５をｐ型ＳｉＧｅ膜１３が露出するまで選択的
にエッチングし、ベース面８の露出形成を行なった（工
程Ｓ３）。次いで、積層体の周辺部を選択的にメサエッ
チングしてメサエッチング９を形成した（工程Ｓ４）。
さらに金属蒸着法によりエミッタ電極１２、ベース電極
１１およびコレクタ電極１０をそれぞれ形成した（工程
Ｓ５）。
【００３８】これによりサイズ５ｍｍ×５ｍｍ角のパワ
ートランジスタが得られた。この電流増幅率を測定した
ところ、ＶCE＝２Ｖ、Ｉc＝２０Ａの条件下で１４０の
結果が得られた。
ートランジスタが得られた。この電流増幅率を測定した
ところ、ＶCE＝２Ｖ、Ｉc＝２０Ａの条件下で１４０の
結果が得られた。
【００３９】本実施例３のパワートランジスタは、ベー
スをＧｅ濃度の異なる１１層の多層ｐ型ＳｉＧｅ膜１３
で構成し、さらにエミッタ側のｐ型ＳｉＧｅ膜のＧｅ濃
度をほとんど０％とし、コレクタ側に向かうに連れてｐ
型ＳｉＧｅ膜のＧｅ濃度を段階的に高くしていくことに
より、ベース内部のライフタイム制御が可能となる。さ
らに、Ｇｅ濃度を変化させていることにより、ベース内
にバンドギャップの傾斜ができ、ドリフト電界が発生す
る。この両者の作用により電子の伝達効率が飛躍的に向
上し、電流増幅率を向上させることが可能となる。
スをＧｅ濃度の異なる１１層の多層ｐ型ＳｉＧｅ膜１３
で構成し、さらにエミッタ側のｐ型ＳｉＧｅ膜のＧｅ濃
度をほとんど０％とし、コレクタ側に向かうに連れてｐ
型ＳｉＧｅ膜のＧｅ濃度を段階的に高くしていくことに
より、ベース内部のライフタイム制御が可能となる。さ
らに、Ｇｅ濃度を変化させていることにより、ベース内
にバンドギャップの傾斜ができ、ドリフト電界が発生す
る。この両者の作用により電子の伝達効率が飛躍的に向
上し、電流増幅率を向上させることが可能となる。
【００４０】なお、上記実施例ではパワートランジスタ
の場合について説明したが、本発明はこれのみに限られ
ることなく、ダイオード等の他の半導体装置にも適用す
ることが可能である。
の場合について説明したが、本発明はこれのみに限られ
ることなく、ダイオード等の他の半導体装置にも適用す
ることが可能である。
【００４１】
【表１】
【００４２】
【発明の効果】本発明によれば、高電流増幅率が得ら
れ、かつ高速のスイッチング動作をするＳｉＧｅ系半導
体装置及びその製造方法が提供される。
れ、かつ高速のスイッチング動作をするＳｉＧｅ系半導
体装置及びその製造方法が提供される。
【図１】（ａ）〜（ｅ）は本発明の実施形態に係る半導
体装置の製造方法を示す工程図。
体装置の製造方法を示す工程図。
【図２】本発明方法により製造されたトランジスタの深
さ方向のＧｅ濃度分布を示す特性線図。
さ方向のＧｅ濃度分布を示す特性線図。
【図３】本発明方法により製造されたトランジスタの深
さ方向のＧｅ濃度分布を示す特性線図。
さ方向のＧｅ濃度分布を示す特性線図。
【図４】ｐ型ＳｉＧｅ膜の膜厚と電流増幅率との関係に
ついて調べた結果を示す特性線図。
ついて調べた結果を示す特性線図。
【図５】本発明方法により製造された他の実施形態のト
ランジスタを示す断面図。
ランジスタを示す断面図。
【図６】本発明方法により製造された他のトランジスタ
の深さ方向のＧｅ濃度分布を示す特性線図。
の深さ方向のＧｅ濃度分布を示す特性線図。
【図７】（ａ）〜（ｅ）は従来の製造方法を示す工程
図。
図。
１…ｎ+型Ｓｉ基板（コレクタ）、 ２…ｎ+型Ｓｉ膜、 ３…ｐ型ＳｉＧｅ膜（ベース）、 ４…ｐ型Ｓｉ膜（ベース）、 ５…ｎ型Ｓｉ基板（エミッタ）、 ６…リンイオン注入源（イオン注入装置）、 ７…Ｐの高濃度層（エミッタ）、 ８…ベース面、 ９…メサエッチング、 １０…コレクタ電極（第３の電極）、 １１…ベース電極（第１の電極）、 １２…エミッタ電極（第２の電極）、 １３…多層ベース（ｐ型ＳｉＧｅ膜）。
Claims (10)
- 【請求項１】 第一導電型のＳｉ基板と、このＳｉ基板
上に積層形成された第一導電型のＳｉ膜と、このＳｉ膜
上に積層形成された第二導電型のＳｉＧｅ膜と、このＳ
ｉＧｅ膜の上に積層形成された第二導電型のＳｉ膜と、
このＳｉ膜の上にさらに積層形成された第一導電型のＳ
ｉ膜と、前記第一導電型Ｓｉ膜の一部を欠落させるか、
又は前記第一導電型Ｓｉ膜の一部の導電型を第二導電型
に反転させ、その欠落または反転させた部分に金属端子
を接合することにより形成された第１の電極と、前記第
一導電型Ｓｉ膜に金属端子を接合することにより形成さ
れた第２の電極と、前記第一導電型Ｓｉ基板の裏面側に
金属端子を接合することにより形成された第３の電極
と、を具備することを特徴とする半導体装置。 - 【請求項２】 上記第二導電型ＳｉＧｅ膜および第二導
電型Ｓｉ膜の合計膜厚を２００〜４００ｎｍとすること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記第二導電型ＳｉＧｅ膜は、Ｇｅ濃度
が異なる２層以上の多層膜からなることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 上記第二導電型ＳｉＧｅ膜は、第一導電
型Ｓｉ基板に近いほうでＧｅ濃度が高く、第一導電型Ｓ
ｉ基板から遠ざかり第二導電型Ｓｉ膜に近づくにつれて
Ｇｅ濃度が漸次減少することを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 上記第二導電型ＳｉＧｅ膜のＧｅ濃度を
２０原子％以下とすることを特徴とする請求項４記載の
半導体装置。 - 【請求項６】 ｎ型Ｓｉ基板を真空排気された容器内で
加熱し、該真空容器内に第１の半導体原料ガスを供給し
て該基板の表面に作用させることにより、該基板上にｎ
型Ｓｉ膜を積層形成する工程（ａ）と、 加熱下で前記ｎ型Ｓｉ膜の表面に第２の半導体原料ガス
を作用させることにより、前記ｎ型Ｓｉ膜の上にｐ型Ｓ
ｉＧｅ膜を積層形成する工程（ｂ）と、 加熱下で前記ｐ型ＳｉＧｅ膜の表面に第３の半導体原料
ガスを作用させることにより、前記ｐ型ＳｉＧｅ膜の上
にｐ型Ｓｉ膜を積層形成する工程（ｃ）と、 加熱下で前記ｐ型Ｓｉ膜の表面に第４の半導体原料ガス
を作用させることにより、前記ｐ型Ｓｉ膜の上にｎ型Ｓ
ｉ膜を積層形成する工程（ｄ）と、 前記ｎ型Ｓｉ膜の表層部にＰを高濃度に注入し、注入し
たＰを活性化させるために該表層部をアニール処理する
工程（ｅ）と、 前記ｎ型Ｓｉ膜の一部を欠落させるか、又は前記ｎ型Ｓ
ｉ膜の導電型の一部を反転させる工程（ｆ）と、 その欠落または反転させた部分に金属端子を接合するこ
とにより第１の電極を形成し、また前記ｎ型Ｓｉ膜に金
属端子を接合することにより第２の電極を形成し、さら
に前記ｎ型Ｓｉ基板の裏面に金属端子を接合することに
より第３の電極を形成する工程（ｇ）と、を具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 上記工程（ｂ）および（ｃ）では、ｐ型
ＳｉＧｅ膜およびｐ型Ｓｉ膜の合計膜厚が２００〜４０
０ｎｍとなるように成膜条件を制御することを特徴とす
る請求項６記載の半導体装置の製造方法。 - 【請求項８】 上記工程（ｂ）では、Ｇｅ濃度が異なる
２層以上の多層膜からなるｐ型ＳｉＧｅ膜を積層形成す
ることを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項９】 上記工程（ｂ）では、ｎ型Ｓｉ基板に近
いほうでＧｅ濃度が高く、ｎ型Ｓｉ基板から遠ざかりｐ
型Ｓｉ膜に近づくにつれてＧｅ濃度が漸次減少するよう
にｐ型ＳｉＧｅ膜を積層形成することを特徴とする請求
項８記載の半導体装置の製造方法。 - 【請求項１０】 上記工程（ｂ）では、ｐ型ＳｉＧｅ膜
のＧｅ濃度を２０原子％以下とすることを特徴とする請
求項９記載の半導体装置の製造方法。
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