JP2607616B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2607616B2 JP2607616B2 JP63100104A JP10010488A JP2607616B2 JP 2607616 B2 JP2607616 B2 JP 2607616B2 JP 63100104 A JP63100104 A JP 63100104A JP 10010488 A JP10010488 A JP 10010488A JP 2607616 B2 JP2607616 B2 JP 2607616B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置の製造方法、より詳しくはバイポーラトラ
ンジスタの製造方法に関し、 コレクタ領域の不純物濃度分布を制御してfTおよびf
maxが共に大きなバイポーラトランジスタの製造方法を
提供することを目的とし、 第１導電型の半導体基板に埋込み層となる第１導電型
と反対の第２導電型の不純物注入領域を形成し、該半導
体基板上に第２導電型のエピタキシャル層を形成し同時
に高濃度埋込み層を形成し、該エピタキシャル層にバイ
ポーラトランジスタの内部ベース領域部および外部ベー
ス領域部を形成する工程を含んでなる半導体装置の製造
方法において、前記エピタキシャル層の形成を、少なく
ともコレクタ・ベース接合まで前記埋込み層からの不純
物はい上りがあるように行ない、前記内部ベース領域部
に対応するマスク膜を前記エピタキシャル層上に形成し
てから第１導電型の不純物をイオン注入して前記外部ベ
ース領域部のコレクタ・ベース接合からほぼ均一な不純
物濃度域を形成するように構成する。
ンジスタの製造方法に関し、 コレクタ領域の不純物濃度分布を制御してfTおよびf
maxが共に大きなバイポーラトランジスタの製造方法を
提供することを目的とし、 第１導電型の半導体基板に埋込み層となる第１導電型
と反対の第２導電型の不純物注入領域を形成し、該半導
体基板上に第２導電型のエピタキシャル層を形成し同時
に高濃度埋込み層を形成し、該エピタキシャル層にバイ
ポーラトランジスタの内部ベース領域部および外部ベー
ス領域部を形成する工程を含んでなる半導体装置の製造
方法において、前記エピタキシャル層の形成を、少なく
ともコレクタ・ベース接合まで前記埋込み層からの不純
物はい上りがあるように行ない、前記内部ベース領域部
に対応するマスク膜を前記エピタキシャル層上に形成し
てから第１導電型の不純物をイオン注入して前記外部ベ
ース領域部のコレクタ・ベース接合からほぼ均一な不純
物濃度域を形成するように構成する。
本発明は、半導体装置の製造方法、より詳しくはバイ
ポーラトランジスタの製造方法に関する。
ポーラトランジスタの製造方法に関する。
従来のバイポーラ集積回路の個々のバイポーラトラン
ジスタでは、エミッタ領域を通る切断線での断面として
NPNタイプのバイポーラトランジスタの半導体表面から
の深さと不純物濃度との関係は第３図に示すようになっ
ている。すなわち、半導体表面から順にＮ型エミッタ領
域Ｅ、Ｐ型ベース領域Ｂ、Ｎ型コレクタ領域Ｃがあり、
コレクタ領域はコレクタ・ベース接合からほぼ均一な不
純物濃度の領域部とその下の不純物濃度漸増領域部（低
抵抗領域）とからなる。この場合には、電流の注入レベ
ルが上がってきたときに、カーク効果（ベース押出し効
果）で実効的にベース幅が長くなって、交流特性が低下
する（遮断周波数fTが低下する。）そこで、バイポーラ
トランジスタの高速化を図りかつ遮断周波数fTを上げる
ために、第４図に示すような不純物濃度分布のバイポー
ラトランジスタが提案されている。この場合には、Ｎ型
エミッタ領域、Ｐ型ベース域およびコレクタ・ベース接
合を始点として不純物濃度が漸増するコレクタ領域が形
成されている。この場合には、第３図に示された均一不
純物濃度領域部であるコレクタ領域を、活性（内部）ベ
ース領域直下のコレクタ濃度が深さ方向に漸時増大して
ゆく、いわゆる傾斜コレクタ領域としている。このため
に高注入状態でのベース押出し効果が緩和されて、遮断
周波数の高いトランジスタが得られる。
ジスタでは、エミッタ領域を通る切断線での断面として
NPNタイプのバイポーラトランジスタの半導体表面から
の深さと不純物濃度との関係は第３図に示すようになっ
ている。すなわち、半導体表面から順にＮ型エミッタ領
域Ｅ、Ｐ型ベース領域Ｂ、Ｎ型コレクタ領域Ｃがあり、
コレクタ領域はコレクタ・ベース接合からほぼ均一な不
純物濃度の領域部とその下の不純物濃度漸増領域部（低
抵抗領域）とからなる。この場合には、電流の注入レベ
ルが上がってきたときに、カーク効果（ベース押出し効
果）で実効的にベース幅が長くなって、交流特性が低下
する（遮断周波数fTが低下する。）そこで、バイポーラ
トランジスタの高速化を図りかつ遮断周波数fTを上げる
ために、第４図に示すような不純物濃度分布のバイポー
ラトランジスタが提案されている。この場合には、Ｎ型
エミッタ領域、Ｐ型ベース域およびコレクタ・ベース接
合を始点として不純物濃度が漸増するコレクタ領域が形
成されている。この場合には、第３図に示された均一不
純物濃度領域部であるコレクタ領域を、活性（内部）ベ
ース領域直下のコレクタ濃度が深さ方向に漸時増大して
ゆく、いわゆる傾斜コレクタ領域としている。このため
に高注入状態でのベース押出し効果が緩和されて、遮断
周波数の高いトランジスタが得られる。
上述した傾斜コレクタ型のバイポーラトランジスタで
は、コレクタ・ベース接合がＰ−N+接合に近いために、
空乏層の伸びが小さくなりコレクタ・ベース容量CCBが
増大して、最高発振可能周波数fmaxや遅延時間Tpdの向
上を妨げている。第４図の不純物濃度分布とするために
は、N-エピタキシャル層の厚さを薄くし、N+埋込み層か
らの不純物はい上りによるN+層をベース領域の底部にぶ
つけるようにするのが一般的な方法であり、そうすると
内部ベース領域部のみならず外部ベース領域部において
も同じ濃度分布となりCCBが増大するわけである。
は、コレクタ・ベース接合がＰ−N+接合に近いために、
空乏層の伸びが小さくなりコレクタ・ベース容量CCBが
増大して、最高発振可能周波数fmaxや遅延時間Tpdの向
上を妨げている。第４図の不純物濃度分布とするために
は、N-エピタキシャル層の厚さを薄くし、N+埋込み層か
らの不純物はい上りによるN+層をベース領域の底部にぶ
つけるようにするのが一般的な方法であり、そうすると
内部ベース領域部のみならず外部ベース領域部において
も同じ濃度分布となりCCBが増大するわけである。
本発明の課題は、内部（活性）ベース領域部では第４
図の濃度分布となりかつ外部ベース領域部では第３図の
濃度分布（ただし、エミッタ領域はない）となるように
三次元的な不純物濃度分布が制御されてfTおよびfmaxが
共に大きなバイポーラトランジスタの製造方法を提供す
ることである。
図の濃度分布となりかつ外部ベース領域部では第３図の
濃度分布（ただし、エミッタ領域はない）となるように
三次元的な不純物濃度分布が制御されてfTおよびfmaxが
共に大きなバイポーラトランジスタの製造方法を提供す
ることである。
上述の課題を解決するような提案が特開昭61−166165
号公報に開示されている。この場合には、ベース領域全
体の下にN-エピタキシャル層があって、そのエピタキシ
ャル層中にエミッタ領域下方位置でN+層の島が形成され
ており、この位置断面でのコレクタ不純物濃度分布はコ
レクタ・ベース接合から増加し、減少し、そして再び増
加するように山（ピーク）と谷（バレー）があって、負
性抵抗特性を示す曲線に類似したものとなっている。す
なわち、コレクタ領域はN+−N-−N++という濃度分布で
あり、高注入動作時にN+以上の電子がコレクタへ注入さ
れるとコレクタがＰ反転し、カーク効果を招くことによ
り、より高いfTを得ることの妨げとなる。したがって、
本発明の課題はこの提案のバイポーラトランジスタより
高いfTを有するトランジスタの製造方法を提供すること
である。
号公報に開示されている。この場合には、ベース領域全
体の下にN-エピタキシャル層があって、そのエピタキシ
ャル層中にエミッタ領域下方位置でN+層の島が形成され
ており、この位置断面でのコレクタ不純物濃度分布はコ
レクタ・ベース接合から増加し、減少し、そして再び増
加するように山（ピーク）と谷（バレー）があって、負
性抵抗特性を示す曲線に類似したものとなっている。す
なわち、コレクタ領域はN+−N-−N++という濃度分布で
あり、高注入動作時にN+以上の電子がコレクタへ注入さ
れるとコレクタがＰ反転し、カーク効果を招くことによ
り、より高いfTを得ることの妨げとなる。したがって、
本発明の課題はこの提案のバイポーラトランジスタより
高いfTを有するトランジスタの製造方法を提供すること
である。
上述の課題が、第１導電型の半導体基板に埋込み層と
なる第１導電型と反対の第２導電型の不純物注入領域を
形成し、該半導体基板上に第２導電型のエピタキシャル
層を形成し同時に高濃度埋込み層を形成し、該エピタキ
シャル層にバイポーラトランジスタの内部ベース領域部
および外部ベース領域部を形成する工程を含んでなる半
導体装置の製造方法において、前記エピタキシャル層の
形成を、少なくともコレクタ・ベース接合まで前記埋込
み層からの不純物はい上りがあるように行ない、前記内
部ベース領域部に対応するマスク膜を前記エピタキシャ
ル層上に形成してから第１導電型の不純物をイオン注入
して前記外部ベース領域部のコレクタ・ベース接合から
ほぼ均一な不純物濃度域を形成することを特徴とする半
導体装置の製造方法によって達成される。
なる第１導電型と反対の第２導電型の不純物注入領域を
形成し、該半導体基板上に第２導電型のエピタキシャル
層を形成し同時に高濃度埋込み層を形成し、該エピタキ
シャル層にバイポーラトランジスタの内部ベース領域部
および外部ベース領域部を形成する工程を含んでなる半
導体装置の製造方法において、前記エピタキシャル層の
形成を、少なくともコレクタ・ベース接合まで前記埋込
み層からの不純物はい上りがあるように行ない、前記内
部ベース領域部に対応するマスク膜を前記エピタキシャ
ル層上に形成してから第１導電型の不純物をイオン注入
して前記外部ベース領域部のコレクタ・ベース接合から
ほぼ均一な不純物濃度域を形成することを特徴とする半
導体装置の製造方法によって達成される。
本発明においては、内部ベース領域部およびエミッタ
領域以外（すなわち、外部ベース領域部）における埋込
み層からのはい上り層に逆導電型不純物をイオン注入す
ることによって、コレクタ・ベース接合からほぼ均一濃
度域を形成して、CCBの増大を防止している。
領域以外（すなわち、外部ベース領域部）における埋込
み層からのはい上り層に逆導電型不純物をイオン注入す
ることによって、コレクタ・ベース接合からほぼ均一濃
度域を形成して、CCBの増大を防止している。
以下、添付図面を参照して本発明の実施例によって、
本発明を詳しく説明する。
本発明を詳しく説明する。
第1A図〜第1D図は本発明に係るバイポーラトランジス
タの製造工程を説明するバイポーラトランジスタの概略
部分断面図であり、次のようにしてnpnバイポーラトラ
ンジスタを製造する。
タの製造工程を説明するバイポーラトランジスタの概略
部分断面図であり、次のようにしてnpnバイポーラトラ
ンジスタを製造する。
まず、通常工程にしたがって、ｐ型シリコン（Si）基
板１（第1A図）にＮ型不純物（Sb）を選択的に熱拡散で
ドープしてn+埋込み層（コレクタ）２（20Ω／□,1.5μ
ｍ深さ）を形成し、シリコン基板上にn-シリコンエピタ
キシャル層３（厚さ:0.7μm,0.5Ωcm）を成長させる。
熱酸化法によってSiO2フィール酸化膜４を形成する。ベ
ース領域に対応する表出エピタキシャル層３上に、内部
ベース領域部（およびエミッタ領域）をカバーするよう
にSi3N4膜５およびその上のSiO2膜６をCVD工程、リソグ
ラフィ工程、エッチング工程を経てパターン形成する。
このパターンをマスクとしてｐ型不純物（Ｂ）を高エネ
ルギーにてイオン注入（150keV,1×1013cm-2）して、埋
込み層２からのn+はい上りを相殺する。
板１（第1A図）にＮ型不純物（Sb）を選択的に熱拡散で
ドープしてn+埋込み層（コレクタ）２（20Ω／□,1.5μ
ｍ深さ）を形成し、シリコン基板上にn-シリコンエピタ
キシャル層３（厚さ:0.7μm,0.5Ωcm）を成長させる。
熱酸化法によってSiO2フィール酸化膜４を形成する。ベ
ース領域に対応する表出エピタキシャル層３上に、内部
ベース領域部（およびエミッタ領域）をカバーするよう
にSi3N4膜５およびその上のSiO2膜６をCVD工程、リソグ
ラフィ工程、エッチング工程を経てパターン形成する。
このパターンをマスクとしてｐ型不純物（Ｂ）を高エネ
ルギーにてイオン注入（150keV,1×1013cm-2）して、埋
込み層２からのn+はい上りを相殺する。
このようにして、第1B図に示すように、イオン注入で
相殺されてｎ型およびｐ型の不純物の総計濃度（T,第2B
図）でn-領域部８が後に形成する外部ベース領域部の下
に形成される。このときの不純物濃度分布をエピタキシ
ャル層３の表面から深さ方向で示したのが、第2A図およ
び第2B図であって、前者は第1B図中の矢印II Aで示した
位置にあって、イオン注入されておらず、一方後者は矢
印II Bで示した位置にあってイオン注入されている。第
2A図の実線および第2B図の破線で示すSb濃度はエピタキ
シャル層中へのはい上りをも含んでいる。所定深さに投
影飛程を設定したＢ（ボロン）のイオン注入による逆導
電型不純物濃度分布が第2B図に示すようになっており、
その結果として、相殺された部分のｎ型不純物濃度は下
がってほぼ均一となり、第1B図で形成されたn-領域部で
ある。
相殺されてｎ型およびｐ型の不純物の総計濃度（T,第2B
図）でn-領域部８が後に形成する外部ベース領域部の下
に形成される。このときの不純物濃度分布をエピタキシ
ャル層３の表面から深さ方向で示したのが、第2A図およ
び第2B図であって、前者は第1B図中の矢印II Aで示した
位置にあって、イオン注入されておらず、一方後者は矢
印II Bで示した位置にあってイオン注入されている。第
2A図の実線および第2B図の破線で示すSb濃度はエピタキ
シャル層中へのはい上りをも含んでいる。所定深さに投
影飛程を設定したＢ（ボロン）のイオン注入による逆導
電型不純物濃度分布が第2B図に示すようになっており、
その結果として、相殺された部分のｎ型不純物濃度は下
がってほぼ均一となり、第1B図で形成されたn-領域部で
ある。
第1B図に示すように、全面に、p+多結晶シリコン膜９
を形成する（なお、ノンドープの多結晶シリコン膜を形
成してからｐ型不純物をドープしてもよい）。
を形成する（なお、ノンドープの多結晶シリコン膜を形
成してからｐ型不純物をドープしてもよい）。
第1C図に示すように、形成した多結晶シリコン膜９の
凸所部分をエッチバック法で除去してSiO2膜６を表出さ
せ、このSiO2膜６のみをエッチング除去する。そして、
熱酸化処理によって、多結晶シリコン膜９の表面にSiO2
膜10を形成すると同時に、外部ベース領域部11をｐ型不
純物拡散で形成する。
凸所部分をエッチバック法で除去してSiO2膜６を表出さ
せ、このSiO2膜６のみをエッチング除去する。そして、
熱酸化処理によって、多結晶シリコン膜９の表面にSiO2
膜10を形成すると同時に、外部ベース領域部11をｐ型不
純物拡散で形成する。
次に、第1D図に示すように、Si3N4膜５をエッチング
除去し、内部ベース領域部12をｐ型不純物のイオン注入
で形成し、エミッタ領域13を図示しない別の多結晶シリ
コンを通してｎ型不純物のイオン注入で形成し、アニー
ル処理を施こして、イオン注入による結晶欠陥の回復お
よび内部ベース領域部12と外部ベース領域部11との結合
を図る。そして、所定の配線（例えば、エミッタ電極、
図示せず）を形成してバイポーラトランジスタが完成す
る。
除去し、内部ベース領域部12をｐ型不純物のイオン注入
で形成し、エミッタ領域13を図示しない別の多結晶シリ
コンを通してｎ型不純物のイオン注入で形成し、アニー
ル処理を施こして、イオン注入による結晶欠陥の回復お
よび内部ベース領域部12と外部ベース領域部11との結合
を図る。そして、所定の配線（例えば、エミッタ電極、
図示せず）を形成してバイポーラトランジスタが完成す
る。
このようにして、エミッタ領域、内部ベース領域部お
よびコレクタ領域での深さ方向の不純物濃度分布は第５
図に示したようになり、一方、外部ベース領域部および
コレクタ領域での不純物濃度分布は第４図に示したよう
になる（ただし、エミッタ領域はなく、外部ベース領域
部がエピタキシャル層表面から存在している）。
よびコレクタ領域での深さ方向の不純物濃度分布は第５
図に示したようになり、一方、外部ベース領域部および
コレクタ領域での不純物濃度分布は第４図に示したよう
になる（ただし、エミッタ領域はなく、外部ベース領域
部がエピタキシャル層表面から存在している）。
本発明によれば、内部ベース領域部のみに傾斜分布
（単純漸増濃度分布）のコレクタ領域を有するバイポー
ラトランジスタが製作できて、コレクタ・ベース容量C
CBの小さなトランジスタとすることができる。したがっ
て、fT,fmaxが共に大きな値を有するバイポーラトラン
ジスタが実現できる。
（単純漸増濃度分布）のコレクタ領域を有するバイポー
ラトランジスタが製作できて、コレクタ・ベース容量C
CBの小さなトランジスタとすることができる。したがっ
て、fT,fmaxが共に大きな値を有するバイポーラトラン
ジスタが実現できる。
第1A図〜第1D図は、本発明に係るバイポーラトランジス
タの製造工程を説明する半導体装置の概略部分断面図で
あり、 第2A図は、第1B図のバイポーラトランジスタの矢印II A
での半導体表面からの深さに対する不純物濃度分布を示
すグラフであり、 第2B図は、第1B図のバイポーラトランジスタの矢印II B
での半導体表面からの深さに対する不純物濃度分布を示
すグラフであり、 第３図は、従来のバイポーラトランジスタのエミッタ領
域での半導体表面からの深さに対する不純物濃度分布を
示すグラフであり、 第４図は、従来の傾斜コレクタ型のバイポーラトランジ
スタのエミッタ領域での半導体表面からの深さに対する
不純物濃度分布を示すグラフである。 １……ｐ型シリコン基板、 ２……n+埋込み層、 ３……n-エピタキシャル層 ６……SiO2膜パターン、 ８……イオン注入後のn-コレクタ領域部、 ９……ｐ型多結晶シリコン膜、 11……外部ベース領域部、 12……内部ベース領域部、 13……エミッタ領域。
タの製造工程を説明する半導体装置の概略部分断面図で
あり、 第2A図は、第1B図のバイポーラトランジスタの矢印II A
での半導体表面からの深さに対する不純物濃度分布を示
すグラフであり、 第2B図は、第1B図のバイポーラトランジスタの矢印II B
での半導体表面からの深さに対する不純物濃度分布を示
すグラフであり、 第３図は、従来のバイポーラトランジスタのエミッタ領
域での半導体表面からの深さに対する不純物濃度分布を
示すグラフであり、 第４図は、従来の傾斜コレクタ型のバイポーラトランジ
スタのエミッタ領域での半導体表面からの深さに対する
不純物濃度分布を示すグラフである。 １……ｐ型シリコン基板、 ２……n+埋込み層、 ３……n-エピタキシャル層 ６……SiO2膜パターン、 ８……イオン注入後のn-コレクタ領域部、 ９……ｐ型多結晶シリコン膜、 11……外部ベース領域部、 12……内部ベース領域部、 13……エミッタ領域。
Claims (1)
- 【請求項１】第１導電型の半導体基板に埋込み層となる
第１導電型と反対の第２導電型の不純物注入領域を形成
し、該半導体基板上に第２導電型のエピタキシャル層を
形成し同時に高濃度埋込み層を形成し、該エピタキシャ
ル層にバイポーラトランジスタの内部ベース領域部およ
び外部ベース領域部を形成する工程を含んでなる半導体
装置の製造方法において、 前記エピタキシャル層の形成を、少なくともコレクタ・
ベース接合まで前記埋込み層からの不純物はい上りがあ
るように行ない、前記内部ベース領域部に対応するマス
ク膜を前記エピタキシャル層上に形成してから第１導電
型の不純物をイオン注入して前記外部ベース領域部のコ
レクタ・ベース接合からほぼ均一な不純物濃度域を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100104A JP2607616B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100104A JP2607616B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272155A JPH01272155A (ja) | 1989-10-31 |
| JP2607616B2 true JP2607616B2 (ja) | 1997-05-07 |
Family
ID=14265082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100104A Expired - Lifetime JP2607616B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607616B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE509780C2 (sv) * | 1997-07-04 | 1999-03-08 | Ericsson Telefon Ab L M | Bipolär effekttransistor och framställningsförfarande |
| US6130122A (en) * | 1997-07-21 | 2000-10-10 | Texas Instruments Incorporated | Method for forming a BiCMOS integrated circuit with Nwell compensation implant and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153165A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS61166165A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-04-25 JP JP63100104A patent/JP2607616B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01272155A (ja) | 1989-10-31 |
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