JPH08111421A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08111421A JPH08111421A JP26970291A JP26970291A JPH08111421A JP H08111421 A JPH08111421 A JP H08111421A JP 26970291 A JP26970291 A JP 26970291A JP 26970291 A JP26970291 A JP 26970291A JP H08111421 A JPH08111421 A JP H08111421A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- conductivity type
- buried layer
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路中のトランジスタの動作速度を
上げることにある。 【構成】Ｐ型半導体基板１にＮ型半導体埋込層２を形成
し、埋込層２を含む基板全面に不純物濃度が１×１０15
ｃｍ-3以下のエピタキシャル層３を成長し、このエピタ
キシャル層にベース領域１０やエミッタ領域１３を形成
して半導体素子領域を形成し、埋込層とエピタキシャル
層表面とをＮ型領域６で接続して接合容量の影響の小さ
い半導体素子を得る。
上げることにある。 【構成】Ｐ型半導体基板１にＮ型半導体埋込層２を形成
し、埋込層２を含む基板全面に不純物濃度が１×１０15
ｃｍ-3以下のエピタキシャル層３を成長し、このエピタ
キシャル層にベース領域１０やエミッタ領域１３を形成
して半導体素子領域を形成し、埋込層とエピタキシャル
層表面とをＮ型領域６で接続して接合容量の影響の小さ
い半導体素子を得る。
Description
【０００１】
【産業上の利用分野】本発明は、一導電型の半導体基板
に反対導電型の高濃度の埋込層を形成し、さらにその上
にエピタキシャル層を成長させた半導体装置に関する。
に反対導電型の高濃度の埋込層を形成し、さらにその上
にエピタキシャル層を成長させた半導体装置に関する。
【０００２】
【従来の技術】図６は従来の半導体装置の断面図であ
る。図６において、Ｐ型半導体基板１にＮ+ 埋込層２が
形成され、さらに全面にＮ型エピタキシャル層３ａを成
長させたのち、酸化膜の素子分離領域４によりＮ+ 埋込
層を含む素子領域に分離し、この素子領域内にＰ型のベ
ース領域１０、このベース領域１０内にＮ型のエミッタ
領域１３を形成し、さらに、ベース引出し領域１１およ
びＮ+ 埋込層を含むＮ型エピタキシャル層３ａのコレク
タ領域の引出し領域６，エミッタ領域１３からそれぞれ
電極１４を引出している。
る。図６において、Ｐ型半導体基板１にＮ+ 埋込層２が
形成され、さらに全面にＮ型エピタキシャル層３ａを成
長させたのち、酸化膜の素子分離領域４によりＮ+ 埋込
層を含む素子領域に分離し、この素子領域内にＰ型のベ
ース領域１０、このベース領域１０内にＮ型のエミッタ
領域１３を形成し、さらに、ベース引出し領域１１およ
びＮ+ 埋込層を含むＮ型エピタキシャル層３ａのコレク
タ領域の引出し領域６，エミッタ領域１３からそれぞれ
電極１４を引出している。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、コレクタ領域とベース領域の接合面積が大きいた
め、コレクタ・ベース間の接合容量が大きくなり、トラ
ンジスタの動作速度が遅くなる欠点があった。
では、コレクタ領域とベース領域の接合面積が大きいた
め、コレクタ・ベース間の接合容量が大きくなり、トラ
ンジスタの動作速度が遅くなる欠点があった。
【０００４】
【課題を解決するための手段】本発明によれば、一導電
型の半導体基板に選択的に反対導電型半導体埋込層を形
成し、その上にエピタキシャル層を成長させ、このエピ
タキシャル層を素子分離領域で分離した素子領域内に一
導電型の半導体領域を形成した半導体装置において、エ
ピタキシャル層は不純物濃度が１×１０15ｃｍ-3以下で
あり、反対導電型の半導体埋込層とエピタキシャル層表
面の電極間に反対導電型の接続領域を有し、反対導電型
半導体埋込層上のエピタキシャル層に半導体素子が形成
された半導体装置を得る。
型の半導体基板に選択的に反対導電型半導体埋込層を形
成し、その上にエピタキシャル層を成長させ、このエピ
タキシャル層を素子分離領域で分離した素子領域内に一
導電型の半導体領域を形成した半導体装置において、エ
ピタキシャル層は不純物濃度が１×１０15ｃｍ-3以下で
あり、反対導電型の半導体埋込層とエピタキシャル層表
面の電極間に反対導電型の接続領域を有し、反対導電型
半導体埋込層上のエピタキシャル層に半導体素子が形成
された半導体装置を得る。
【０００５】
【実施例】つぎに本発明を実施例により説明する。
【０００６】図１（ａ）〜（ｇ）および図２は本発明の
第１の実施例の製造工程について説明する工程順の断面
図である。
第１の実施例の製造工程について説明する工程順の断面
図である。
【０００７】図１（ａ）は、Ｐ型半導体基板１にＮ型半
導体埋込層２を形成し、埋込層２を含む基板１の全面に
不純物を含まない（以下、ｉ型と略記）のエピタキシャ
ル層３を成長したところである。
導体埋込層２を形成し、埋込層２を含む基板１の全面に
不純物を含まない（以下、ｉ型と略記）のエピタキシャ
ル層３を成長したところである。
【０００８】次に、素子分離用シリコン酸化膜４を形成
して素子領域に分離する。さらにシリコン酸化膜５を成
長させると同図（ｂ）になる。
して素子領域に分離する。さらにシリコン酸化膜５を成
長させると同図（ｂ）になる。
【０００９】次に、同図（ｃ）のように、ホトエッチン
グ技術によりシリコン酸化膜５の一部を除去し、リンを
拡散し表面から埋込層２に達するＮ型のコレクタ領域６
を形成する。
グ技術によりシリコン酸化膜５の一部を除去し、リンを
拡散し表面から埋込層２に達するＮ型のコレクタ領域６
を形成する。
【００１０】次に、シリコン酸化膜５を全面除去し、同
図（ｄ）のように、新たにシリコン酸化膜８を成長さ
せ、ホトエッチング技術により、ホトレジスト９をマス
クとしてボロンをイオン注入しベース領域１０を形成す
る。
図（ｄ）のように、新たにシリコン酸化膜８を成長さ
せ、ホトエッチング技術により、ホトレジスト９をマス
クとしてボロンをイオン注入しベース領域１０を形成す
る。
【００１１】次に、ホトレジストを全面除去し、同図
（ｅ）のようにベース領域１０と同様の方法でベース引
出し領域１１を形成する。その後、ホトエッチング技術
により、酸化膜８の一部を除去しベース・エミッタ・コ
レクタコンタクトを形成した後、多結晶シリコン１２を
成長させ、ベースコンタクト上にボロンをイオン注入
し、エミッタ及びコレクタコンタクト上にヒ素をイオン
注入した後、熱処理を行い、多結晶シリコン１２からの
ヒ素の拡散によりエミッタ領域１３を形成する。
（ｅ）のようにベース領域１０と同様の方法でベース引
出し領域１１を形成する。その後、ホトエッチング技術
により、酸化膜８の一部を除去しベース・エミッタ・コ
レクタコンタクトを形成した後、多結晶シリコン１２を
成長させ、ベースコンタクト上にボロンをイオン注入
し、エミッタ及びコレクタコンタクト上にヒ素をイオン
注入した後、熱処理を行い、多結晶シリコン１２からの
ヒ素の拡散によりエミッタ領域１３を形成する。
【００１２】次に、アルミニウムをスパッタした後、ホ
トエッチング技術により、アルミニウム及び多結晶シリ
コンの一部を除去することで形成したアルミニウム電極
１４をもつ図２の半導体装置が得られる。
トエッチング技術により、アルミニウム及び多結晶シリ
コンの一部を除去することで形成したアルミニウム電極
１４をもつ図２の半導体装置が得られる。
【００１３】ＰＮ接合間の空乏層幅Ｘは次式により求め
られ、
られ、
【００１４】
【００１５】 εSi：シリコンの比誘電率（約１２） εO ：真空の誘電率（８．８５×１０-12 Ｆ／ｍ） ｑ：電子の電荷量（１．６０２×１０19Ｃ） φ：拡散電位 Ｖ：バイアス電位 ＮD ：Ｎ型の不純物濃度 ＮA ：Ｐ型の不純物濃度 ベース領域の不純物濃度が１×１０18ｃｍ-3、ベース領
域−コレクタ埋込層間が１μｍ、バイアス電位が０Ｖで
ある場合、これを空乏化するのに必要なコレクタの不純
物濃度は上式より、９．３×１０14ｃｍ-3以下となる。
域−コレクタ埋込層間が１μｍ、バイアス電位が０Ｖで
ある場合、これを空乏化するのに必要なコレクタの不純
物濃度は上式より、９．３×１０14ｃｍ-3以下となる。
【００１６】このように、ベース領域−コレクタ埋込層
間を空乏化できるため、ベース−コレクタ間の接合容量
を減少でき、トランジスタの動作速度を上げることがで
きる。
間を空乏化できるため、ベース−コレクタ間の接合容量
を減少でき、トランジスタの動作速度を上げることがで
きる。
【００１７】図３（ａ），（ｂ）は、本発明の第２の実
施例の半導体装置の製造工程断面図である。
施例の半導体装置の製造工程断面図である。
【００１８】図１（ｃ）までを本発明の第１の実施例と
同様に形成した後、図３（ａ）のように、ホトエッチン
グ技術によりシリコン酸化膜５の一部を除去し、リンを
イオン注入し、Ｎ型のコレクタ領域７を形成する。
同様に形成した後、図３（ａ）のように、ホトエッチン
グ技術によりシリコン酸化膜５の一部を除去し、リンを
イオン注入し、Ｎ型のコレクタ領域７を形成する。
【００１９】次に、第１の実施例と同様にベース領域１
０，ベース引き出し領域１１，エミッタ領域１３および
電極を形成すると図３（ｂ）の半導体装置を得る。
０，ベース引き出し領域１１，エミッタ領域１３および
電極を形成すると図３（ｂ）の半導体装置を得る。
【００２０】本第２の実施例によれば、エピタキシャル
層の不純物濃度が１×１０15ｃｍ-3以下であり、ベース
領域−コレクタ埋込層間を空乏化することができるため
コレクタ−ベース間の接合容量が減少し、トランジスタ
の動作速度を上げることができる。更に、コレクタ埋込
層上のエピタキシャル層にＮ型のコレクタ領域７を有し
ているために、第１の実施例に比し、大きな電流を流す
ことができる。
層の不純物濃度が１×１０15ｃｍ-3以下であり、ベース
領域−コレクタ埋込層間を空乏化することができるため
コレクタ−ベース間の接合容量が減少し、トランジスタ
の動作速度を上げることができる。更に、コレクタ埋込
層上のエピタキシャル層にＮ型のコレクタ領域７を有し
ているために、第１の実施例に比し、大きな電流を流す
ことができる。
【００２１】図４（ａ）〜（ｇ）は本発明の第３の実施
例を製造工程について説明する工程順の断面図である。
図４（ａ）は、Ｐ型半導体基板１にＮ型半導体埋込層２
を形成し、埋込層２を含む基板全面に不純物を含まない
Ｉ型のエピタキシャル層３を成長させたところである。
つぎに、素子分離用シリコン酸化膜４を形成して素子領
域に分離する。さらに全面にシリコン酸化膜５を成長さ
せると同図（ｂ）になる。次に、図４（ｃ）のように、
ホトエッチング技術によりシリコン酸化膜５の一部を除
去し、リンを拡散し表面から埋込層２に達するＮ型のコ
レクタ領域６を形成する。次に同図（ｄ）のように、ホ
トエッチング技術によりシリコン酸化膜５の一部を除去
し、リンをイオン注入し、Ｎ型のコレクタ領域７を形成
する。次に、シリコン酸化膜５を全面除去し、同図
（ｅ）のように、新たにシリコン酸化膜８及びシリコン
窒化膜９′を成長させ、ホトエッチング技術により、シ
リコン窒化膜９の一部を除去し、残った窒化膜９′をマ
スクとしてボロンをイオン注入しベース領域１０を形成
する。次に、シリコン窒化膜９を全面除去し、新たにシ
リコン窒化膜を成長させ、同図（ｆ）のようにベース領
域１０と同様の方法でベース引出し領域１１を形成す
る。それから、シリコン窒化膜を全面除去し、ホトエッ
チング技術により、酸化膜８の一部を除去し、ベース・
エミッタ・コレクタコンタクトを形成した後、多結晶シ
リコン１２を成長させ、ベースコンタクト上にボロンを
イオン注入し、エミッタ及びコレクタコンタクト上にヒ
素をイオン注入した後、熱処理を行い、多結晶シリコン
１２からのヒ素の拡散によりエミッタ領域１３を形成す
る。次に、アルミニウムをスパッタした後、ホトエッチ
ング技術により、アルミニウム及び多結晶シリコンの一
部を除去することで形成したアルミニウム電極１４をも
つ図４（ｇ）のような半導体装置が得られる。
例を製造工程について説明する工程順の断面図である。
図４（ａ）は、Ｐ型半導体基板１にＮ型半導体埋込層２
を形成し、埋込層２を含む基板全面に不純物を含まない
Ｉ型のエピタキシャル層３を成長させたところである。
つぎに、素子分離用シリコン酸化膜４を形成して素子領
域に分離する。さらに全面にシリコン酸化膜５を成長さ
せると同図（ｂ）になる。次に、図４（ｃ）のように、
ホトエッチング技術によりシリコン酸化膜５の一部を除
去し、リンを拡散し表面から埋込層２に達するＮ型のコ
レクタ領域６を形成する。次に同図（ｄ）のように、ホ
トエッチング技術によりシリコン酸化膜５の一部を除去
し、リンをイオン注入し、Ｎ型のコレクタ領域７を形成
する。次に、シリコン酸化膜５を全面除去し、同図
（ｅ）のように、新たにシリコン酸化膜８及びシリコン
窒化膜９′を成長させ、ホトエッチング技術により、シ
リコン窒化膜９の一部を除去し、残った窒化膜９′をマ
スクとしてボロンをイオン注入しベース領域１０を形成
する。次に、シリコン窒化膜９を全面除去し、新たにシ
リコン窒化膜を成長させ、同図（ｆ）のようにベース領
域１０と同様の方法でベース引出し領域１１を形成す
る。それから、シリコン窒化膜を全面除去し、ホトエッ
チング技術により、酸化膜８の一部を除去し、ベース・
エミッタ・コレクタコンタクトを形成した後、多結晶シ
リコン１２を成長させ、ベースコンタクト上にボロンを
イオン注入し、エミッタ及びコレクタコンタクト上にヒ
素をイオン注入した後、熱処理を行い、多結晶シリコン
１２からのヒ素の拡散によりエミッタ領域１３を形成す
る。次に、アルミニウムをスパッタした後、ホトエッチ
ング技術により、アルミニウム及び多結晶シリコンの一
部を除去することで形成したアルミニウム電極１４をも
つ図４（ｇ）のような半導体装置が得られる。
【００２２】本実施例によれば、コレクタ−ベース接合
容量が小さく、高速動作が可能で、且つコレクタ抵抗が
小さいので、より高出力電流を低オン抵抗で得ることが
できる。
容量が小さく、高速動作が可能で、且つコレクタ抵抗が
小さいので、より高出力電流を低オン抵抗で得ることが
できる。
【００２３】図５（ａ）〜（ｃ）は、本発明の第４の実
施例の半導体装置の製造工程断面図である。図４の
（ｂ）までを第３の実施例と同様に形成した後、図５
（ａ）のように、ホトエッチング技術によりシリコン酸
化膜５の一部を除去する。次に、同図（ｂ）のようにリ
ンをイオン注入しコレクタ領域１５及び１６を形成し、
次に、イオンに与えるエネルギーを順次段階的に変え
て、リンをイオン注入し、コレクタ領域を四段に積層し
た形に形成する。次に、第３の実施例と同様にベース領
域１０，エミッタ領域１３を形成することにより図５
（ｃ）の半導体装置を得る。本実施例はエピタキシャル
層３が厚い場合に有効である。
施例の半導体装置の製造工程断面図である。図４の
（ｂ）までを第３の実施例と同様に形成した後、図５
（ａ）のように、ホトエッチング技術によりシリコン酸
化膜５の一部を除去する。次に、同図（ｂ）のようにリ
ンをイオン注入しコレクタ領域１５及び１６を形成し、
次に、イオンに与えるエネルギーを順次段階的に変え
て、リンをイオン注入し、コレクタ領域を四段に積層し
た形に形成する。次に、第３の実施例と同様にベース領
域１０，エミッタ領域１３を形成することにより図５
（ｃ）の半導体装置を得る。本実施例はエピタキシャル
層３が厚い場合に有効である。
【００２４】なお、上記各実施例でＰ型を一導電型と
し、Ｎ型を反対導電型とした場合、このＰ，Ｎを逆にし
ても本発明は適用できる。
し、Ｎ型を反対導電型とした場合、このＰ，Ｎを逆にし
ても本発明は適用できる。
【００２５】
【発明の効果】以上、説明したように本発明は、一導電
型半導体基板の素子領域に反対導電型半導体埋込層を形
成し、不純物濃度が１×１０15ｃｍ-3以下のエピタキシ
ャル層を成長させ、素子分離領域を形成し、前記反対導
電型半導体埋込層とエピタキシャル層表面の電極との間
に反対導電型半導体領域を前記エピタキシャル層中に不
純物を導入することにより選択的に形成し、エピタキシ
ャル層にトランジスタ等の素子を形成することにより、
エピタキシャル層と素子との接合面積を減らすことがで
きるため、動作速度の速い素子を得ることができる。
型半導体基板の素子領域に反対導電型半導体埋込層を形
成し、不純物濃度が１×１０15ｃｍ-3以下のエピタキシ
ャル層を成長させ、素子分離領域を形成し、前記反対導
電型半導体埋込層とエピタキシャル層表面の電極との間
に反対導電型半導体領域を前記エピタキシャル層中に不
純物を導入することにより選択的に形成し、エピタキシ
ャル層にトランジスタ等の素子を形成することにより、
エピタキシャル層と素子との接合面積を減らすことがで
きるため、動作速度の速い素子を得ることができる。
【図１】（ａ）〜（ｇ）は本発明の第１の実施例の製造
工程の主要部をその製造工程順に示す断面図。
工程の主要部をその製造工程順に示す断面図。
【図２】本発明の第１の実施例を示す断面図。
【図３】（ａ）〜（ｂ）は本発明の第２の実施例をその
製造工程の一部を工程順に示す断面図。
製造工程の一部を工程順に示す断面図。
【図４】（ａ）〜（ｇ）は本発明の第３の実施例を製造
工程順に示す断面図。
工程順に示す断面図。
【図５】（ａ）〜（ｃ）は本発明の第４の実施例をその
製造工程の一部を工程順に示す断面図。
製造工程の一部を工程順に示す断面図。
【図６】従来のトランジスタを示す断面図。
１ Ｐ型基板 ２ Ｎ型埋込層 ３ Ｉ型エピタキシャル層 ４ 素子分離用酸化膜 ５，８ シリコン酸化膜 ６，７，１５，１６ コレクタ領域 １０ ベース領域 １１ ベース引出し領域 １２ 多結晶シリコン １３ エミッタ領域 １４ アルミ電極
【手続補正書】
【提出日】平成７年１０月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】（ａ）〜（ｅ）は本発明の第１の実施例の製造
工程の主要部をその製造工程順に示す断面図。
工程の主要部をその製造工程順に示す断面図。
Claims (8)
- 【請求項１】 一導電型の半導体基板の一主面に形成さ
れた反対導電型の埋込層と、全面に形成された不純物濃
度が１×１０15ｃｍ-3以下のエピタキシャル層と、前記
反対導電型埋込層上の前記エピタキシャル層内に形成さ
れた半導体素子領域と、前記エピタキシャル層表面の電
極部と埋込層との間を接続する反対導電型の半導体接続
領域とを含むことを特徴とする半導体装置。 - 【請求項２】 前記半導体素子領域は前記エピタキシャ
ル層に形成された前記一導電型のベース領域と、このベ
ース領域内に形成された前記反対導電型のエミッタ領域
とを含んでトランジスタを形成していることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記ベース領域下の前記エピタキシャル
層内に前記反対導電型の半導体領域を前記埋込層に接し
て有することを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記半導体領域は前記ベース領域と前記
埋込層の両方に接して形成されていることを特徴とする
請求項３記載の半導体装置。 - 【請求項５】 前記半導体領域は前記ベース領域とは離
間し、且つ前記埋込層に接して形成されていることを特
徴とする請求項３記載の半導体装置。 - 【請求項６】 前記半導体素子領域下の前記エピタキシ
ャル層内に前記反対導電型の半導体領域を前記埋込層に
接して有することを特徴とする請求項１記載の半導体装
置。 - 【請求項７】 前記半導体領域は前記半導体素子領域に
も接して形成されていることを特徴とする請求項６記載
の半導体装置。 - 【請求項８】 前記半導体領域は前記半導体素子領域と
は離間して形成されていることを特徴とする請求項６記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26970291A JPH08111421A (ja) | 1990-11-30 | 1991-10-17 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34090390 | 1990-11-30 | ||
| JP2-340903 | 1990-11-30 | ||
| JP26970291A JPH08111421A (ja) | 1990-11-30 | 1991-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111421A true JPH08111421A (ja) | 1996-04-30 |
Family
ID=26548886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26970291A Withdrawn JPH08111421A (ja) | 1990-11-30 | 1991-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207733A (ja) * | 2002-12-24 | 2004-07-22 | Internatl Business Mach Corp <Ibm> | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
-
1991
- 1991-10-17 JP JP26970291A patent/JPH08111421A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207733A (ja) * | 2002-12-24 | 2004-07-22 | Internatl Business Mach Corp <Ibm> | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
| JP4608205B2 (ja) * | 2002-12-24 | 2011-01-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6436781B2 (en) | High speed and low parasitic capacitance semiconductor device and method for fabricating the same | |
| JPH1041400A (ja) | 半導体装置およびその製造方法 | |
| US5569613A (en) | Method of making bipolar junction transistor | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| US6806159B2 (en) | Method for manufacturing a semiconductor device with sinker contact region | |
| JPH08111421A (ja) | 半導体装置 | |
| US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| KR930009471B1 (ko) | 다결정 실리콘을 사용한 바이폴라 트랜지스터 제조방법 | |
| JPH0360128A (ja) | 半導体装置 | |
| JPH07169771A (ja) | 半導体装置及びその製造方法 | |
| JP2888652B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3977201B2 (ja) | 半導体装置 | |
| JP2646856B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2765864B2 (ja) | 半導体装置の製造方法 | |
| KR0163876B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH01272155A (ja) | 半導体装置の製造方法 | |
| JPH05308077A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JPH02232929A (ja) | 埋込層を備えた半導体装置 | |
| JPH05335329A (ja) | 半導体装置及びその製造方法 | |
| JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 | |
| GB2247778A (en) | Bipolar transistors | |
| JPH03280432A (ja) | バイポーラトランジスタ | |
| JPH0475348A (ja) | 半導体装置及びその製造方法 | |
| JPH0817181B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |