JPH0496373A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0496373A JPH0496373A JP21384890A JP21384890A JPH0496373A JP H0496373 A JPH0496373 A JP H0496373A JP 21384890 A JP21384890 A JP 21384890A JP 21384890 A JP21384890 A JP 21384890A JP H0496373 A JPH0496373 A JP H0496373A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタに関し、特にエミッタ
材料としてベース材料よりも禁制帯幅が広い材料を用い
るヘテロ接合型バイポーラトランジスタの構造に関する
ものである。
材料としてベース材料よりも禁制帯幅が広い材料を用い
るヘテロ接合型バイポーラトランジスタの構造に関する
ものである。
従来技術によるヘテロ接合型バイポーラトランジスタに
ついて、第２図を参照して説明する。
ついて、第２図を参照して説明する。
Ｐ−型シリコン基板１の上に高濃度Ｎ型埋込層２とイオ
ン注入による高濃度Ｐ型のチャネルストッパ３とが形成
されている。
ン注入による高濃度Ｐ型のチャネルストッパ３とが形成
されている。
その上にＮ−型エピタキシャル層５が形成され、ＬＯＧ
ＯＳ選択酸化によるフィールド酸化膜４に囲まれてＰ型
ベース層６が形成されている。
ＯＳ選択酸化によるフィールド酸化膜４に囲まれてＰ型
ベース層６が形成されている。
Ｐ Ｓ Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇ
ｌａｓｓ）膜７に囲まれてシリコンよりも広い禁制帯幅
を有する■族二元系化合物半導体層１２およびＡ、＆系
電極１０が形成されている。
ｌａｓｓ）膜７に囲まれてシリコンよりも広い禁制帯幅
を有する■族二元系化合物半導体層１２およびＡ、＆系
電極１０が形成されている。
固体素子材料コンファレンス（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌＣｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ、
１９８９． ｐｐ、２９１． ’Ｈｉｇｈ Ｃｕｒｒ
ｅｎｔ Ｇａ１ｎ Ａｍｏｒｐｈｏｕｓ ＳｉＣｎｐｎ
ＨＢＴ ｗｉｔｈ Ｔｅｍｐｅｒａｔｕｒｅ ５ｔａ
ｂｌｅ Ｃｕｒｒｅｎｔ Ｇａ１ｎ” ）においてエ
ミッタ材料としてＳｉＣを１０．２０，４０，２００ｎ
ｍの単層構造としている。
ａｌＣｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ、
１９８９． ｐｐ、２９１． ’Ｈｉｇｈ Ｃｕｒｒ
ｅｎｔ Ｇａ１ｎ Ａｍｏｒｐｈｏｕｓ ＳｉＣｎｐｎ
ＨＢＴ ｗｉｔｈ Ｔｅｍｐｅｒａｔｕｒｅ ５ｔａ
ｂｌｅ Ｃｕｒｒｅｎｔ Ｇａ１ｎ” ）においてエ
ミッタ材料としてＳｉＣを１０．２０，４０，２００ｎ
ｍの単層構造としている。
従来のへテロ接合型バイポーラトランジスタのワイドバ
ンドギャップエミッタとなっているＳｉＣは不純物のイ
オン化エネルギーが大きい。
ンドギャップエミッタとなっているＳｉＣは不純物のイ
オン化エネルギーが大きい。
添加した不純物原子が電気的に活性化し難く、エミッタ
領域の抵抗が大きくなり、微細パターンんのエミッタを
有するトランジスタに適さないという問題があった。
領域の抵抗が大きくなり、微細パターンんのエミッタを
有するトランジスタに適さないという問題があった。
ヘテロ接合型バイポーラトランジスタを低温で動作させ
る場合は、この問題がさらに厳しくなる。
る場合は、この問題がさらに厳しくなる。
またエミッタを薄い（〜１００人オーダー）、ＳｉＣの
単層とすると、単位面積当りの不純物数（Ｇｕ朧園ｅｌ
ｎｕ■ｂｅｒ ）が小さくなり、ベースへ注入される
電子が少なくなる。
単層とすると、単位面積当りの不純物数（Ｇｕ朧園ｅｌ
ｎｕ■ｂｅｒ ）が小さくなり、ベースへ注入される
電子が少なくなる。
さらにメタライゼーション後の熱履歴のため、エミッタ
電極金属がＳｉＣ層まで拡散してエミッターベース接合
を破壊する恐れがある。
電極金属がＳｉＣ層まで拡散してエミッターベース接合
を破壊する恐れがある。
本発明の半導体装置はＩＶ族単元素半導体基板の一主面
に選択的に形成された一導電型のＩＶ族単元素半導体単
結晶の第１の島状領域上の一部に接して前記ＩＶ族単元
素半導体の禁制帯幅より広い禁制帯幅を有する逆導電型
のＩＶ族単元素半導体の単結晶、多結晶およびアモルフ
ァスのうち１つからなる第２の島状領域を有し、該第２
の島状領域に少なくとも一部を接する逆導電型のＩＶ族
単元素半導体多結晶の第３の島状領域を有し、前記第２
の島状領域の厚さが前記第１の島状領域と前記第２の島
状領域との間に形成される空間電荷層によって完全に空
乏化しており、前記第１の島状領域がベースを構成し、
前記第２の島状領域と前記第３の島状領域とがエミッタ
を構成しているものである。
に選択的に形成された一導電型のＩＶ族単元素半導体単
結晶の第１の島状領域上の一部に接して前記ＩＶ族単元
素半導体の禁制帯幅より広い禁制帯幅を有する逆導電型
のＩＶ族単元素半導体の単結晶、多結晶およびアモルフ
ァスのうち１つからなる第２の島状領域を有し、該第２
の島状領域に少なくとも一部を接する逆導電型のＩＶ族
単元素半導体多結晶の第３の島状領域を有し、前記第２
の島状領域の厚さが前記第１の島状領域と前記第２の島
状領域との間に形成される空間電荷層によって完全に空
乏化しており、前記第１の島状領域がベースを構成し、
前記第２の島状領域と前記第３の島状領域とがエミッタ
を構成しているものである。
本発明の一実施例について第１図（ａ）〜（Ｃ）を参照
して説明する。
して説明する。
本実施例のへテロ接合型バイポーラトランジスタは第１
図（Ｃ）に示すように、Ｐ−型シリコン基板１の上に高
濃度Ｎ型埋込層２とイオン注入による高濃度Ｐ型のチャ
ネルストッパ３とが形成されている。
図（Ｃ）に示すように、Ｐ−型シリコン基板１の上に高
濃度Ｎ型埋込層２とイオン注入による高濃度Ｐ型のチャ
ネルストッパ３とが形成されている。
埋込層２からのオートドーピング分を除いた厚さが約１
μｍで、Ｎ型の濃度が５ＸＩＱ”ｃｍづのシリコンエピ
タキシャル成長層５が形成され、ＬＯＧＯＳ！！択酸化
によるフィールド酸化膜４に囲まれて厚さが約１０００
人で、硼素濃度のピークが約３Ｘ１０”ｃｍ””のＰ型
ベース層６が形成されている。
μｍで、Ｎ型の濃度が５ＸＩＱ”ｃｍづのシリコンエピ
タキシャル成長層５が形成され、ＬＯＧＯＳ！！択酸化
によるフィールド酸化膜４に囲まれて厚さが約１０００
人で、硼素濃度のピークが約３Ｘ１０”ｃｍ””のＰ型
ベース層６が形成されている。
Ｐ Ｓ Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇ
ｌａｓｓ）膜７に囲まれて厚さ１００人で、Ｎ型の濃度
が３ Ｘ １０１８ｃｍ−”、禁制帯幅２．２ｅＶの炭
化珪素（ＳｉＣ）層８が形成されている。
ｌａｓｓ）膜７に囲まれて厚さ１００人で、Ｎ型の濃度
が３ Ｘ １０１８ｃｍ−”、禁制帯幅２．２ｅＶの炭
化珪素（ＳｉＣ）層８が形成されている。
ＳｉＣ層８の濃度は低温動作用に設計されたバイポーラ
トランジスタなら３Ｘ１０”ｃｍ−’以上とすることに
より、冷却したときにキャリアのフリーズアウトを避け
ることができる。
トランジスタなら３Ｘ１０”ｃｍ−’以上とすることに
より、冷却したときにキャリアのフリーズアウトを避け
ることができる。
ＳｉＣ層８の上に高濃度Ｎ型の濃度的２×１０２０ ｃ
ｍ −３、厚さ２０００人のポリシリコンエミツタ層
９が形成され、ＰＳＧ膜７で被覆されていない単結晶５
とポリシリコン９の上にＡｆＩ系電極電極１０成されて
いる。
ｍ −３、厚さ２０００人のポリシリコンエミツタ層
９が形成され、ＰＳＧ膜７で被覆されていない単結晶５
とポリシリコン９の上にＡｆＩ系電極電極１０成されて
いる。
つぎに本実施例のへテロ接合型バイポーラトランジスタ
の製造工程について説明する。
の製造工程について説明する。
はじめに第１図（ａ）に示すように、Ｐ−型シリコン基
板１の表面の酸化膜（図示せず）をマスクとして砒素を
拡散することにより、Ｎ”型埋込層２を形成し、マスク
酸化膜を除去したのち、濃度５Ｘ１０”ｃｍ−’、厚さ
１．ＯｔｔｍのＮ−型シリコンエピタキシャル層５を成
長した。
板１の表面の酸化膜（図示せず）をマスクとして砒素を
拡散することにより、Ｎ”型埋込層２を形成し、マスク
酸化膜を除去したのち、濃度５Ｘ１０”ｃｍ−’、厚さ
１．ＯｔｔｍのＮ−型シリコンエピタキシャル層５を成
長した。
エピタキシャル層５を酸化して形成された酸化シリコン
膜の上に窒化シリコン膜を堆積して、リソグラフィー工
程により素子間領域を開口し、窒化シリコン膜、酸化シ
リコン膜およびエピタキシャル層の半ばまでを除去する
。
膜の上に窒化シリコン膜を堆積して、リソグラフィー工
程により素子間領域を開口し、窒化シリコン膜、酸化シ
リコン膜およびエピタキシャル層の半ばまでを除去する
。
硼素イオン注入およびアニールによりＰ＋型チャネルス
トッパ３を形成してから、窒化シリコン膜をマスクとし
て選択的に酸化して、フィールド酸化膜４を形成する。
トッパ３を形成してから、窒化シリコン膜をマスクとし
て選択的に酸化して、フィールド酸化膜４を形成する。
窒化シリコン膜を除去したのち、コレクタ引き出し部に
燐を拡散し、フォトレジスト１１をマスクとして硼素を
イオン注入してベース層６を形成する。
燐を拡散し、フォトレジスト１１をマスクとして硼素を
イオン注入してベース層６を形成する。
つぎに第１図（ｂ）に示すように、表面保護用のＰＳＧ
膜７を堆積したのち、エミッタ形成予定領域を開口し、
Ｎ型の濃度３Ｘ１０”ｃｍづ、厚さ１００人のＳｉＣ層
８および高濃度Ｎ型の濃度２ Ｘ １０２０ｃ ｍ−’
のポリシリコンエミツタ層９を形成する。
膜７を堆積したのち、エミッタ形成予定領域を開口し、
Ｎ型の濃度３Ｘ１０”ｃｍづ、厚さ１００人のＳｉＣ層
８および高濃度Ｎ型の濃度２ Ｘ １０２０ｃ ｍ−’
のポリシリコンエミツタ層９を形成する。
つぎに第１図（Ｃ）に示すように、コレクタ、ベース領
域の絶縁膜を除去したのち、全面にＡｆｆｌ系金属を蒸
着してから、選択エツチングして電極１０を形成する。
域の絶縁膜を除去したのち、全面にＡｆｆｌ系金属を蒸
着してから、選択エツチングして電極１０を形成する。
ここでエミッターベース間のＰ−Ｎ接合部にできる空乏
層の幅を見積る。
層の幅を見積る。
ベースのＰ型シリコンは比誘電率εｓ −１１。
９、濃度３Ｘ１０”ｃｍづであり、その上のＮ型ＳｉＣ
は比誘電率１０，２、濃度３ Ｘ １０ ”ｃ ｍ−３
である。
は比誘電率１０，２、濃度３ Ｘ １０ ”ｃ ｍ−３
である。
シリコンとＳｉＣの比誘電率はほぼ等しく、ＳｉＣ側に
伸びる空乏層の幅は内蔵電位（ｂｕｉｌｔ−ｉｎｐｏｔ
ｅｎｔｉａｌ ）十印加電位＝Ｑ、 ２ｖｏｌｔで約１
３０人であり、ＳｉＣ層は完全に空乏化している。
伸びる空乏層の幅は内蔵電位（ｂｕｉｌｔ−ｉｎｐｏｔ
ｅｎｔｉａｌ ）十印加電位＝Ｑ、 ２ｖｏｌｔで約１
３０人であり、ＳｉＣ層は完全に空乏化している。
バイポーラトランジスタのベース層を構成する半導体よ
り広い禁制帯幅の逆導電型の■族二元系化合物半導体を
エミッタとして、電流増幅率ｈＦＥを向上させ、正孔障
壁を空乏化する厚さにすることにより、微細なエミッタ
サイズのトランジスタにおいても、エミッタの抵抗成分
の増大を抑制することができた。
り広い禁制帯幅の逆導電型の■族二元系化合物半導体を
エミッタとして、電流増幅率ｈＦＥを向上させ、正孔障
壁を空乏化する厚さにすることにより、微細なエミッタ
サイズのトランジスタにおいても、エミッタの抵抗成分
の増大を抑制することができた。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示す断面図
、第２図は従来技術によるヘテロ接合型バイポーラトラ
ンジスタの断面図である。 １・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込層、
３・・・チャネルストッパ、４・・・フィールド酸化膜
、５・・・Ｎ−型エピタキシャル層、６・・・ベース層
、７・・・ＰＳＧ膜、８・・・ＳｉＣ層、９・・・ポリ
シリコンエミツタ層、１０・・・Ａｐ系電極、１１・・
・フォトレジスト、１２・・・■族二元系化合物半導体
層。
、第２図は従来技術によるヘテロ接合型バイポーラトラ
ンジスタの断面図である。 １・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込層、
３・・・チャネルストッパ、４・・・フィールド酸化膜
、５・・・Ｎ−型エピタキシャル層、６・・・ベース層
、７・・・ＰＳＧ膜、８・・・ＳｉＣ層、９・・・ポリ
シリコンエミツタ層、１０・・・Ａｐ系電極、１１・・
・フォトレジスト、１２・・・■族二元系化合物半導体
層。
Claims (1)
- IV族単元素半導体基板の一主面に選択的に形成された
一導電型のIV族単元素半導体単結晶の第１の島状領域上
の一部に接して前記IV族単元素半導体の禁制帯幅より広
い禁制帯幅を有する逆導電型のIV族単元素半導体の単結
晶、多結晶およびアモルファスのうち１つからなる第２
の島状領域を有し、該第２の島状領域に少なくとも一部
を接する逆導電型のIV族単元素半導体多結晶の第３の島
状領域を有し、前記第２の島状領域の厚さが前記第１の
島状領域と前記第２の島状領域との間に形成される空間
電荷層によって完全に空乏化しており、前記第１の島状
領域がベースを構成し、前記第２の島状領域と前記第３
の島状領域とがエミッタを構成していることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21384890A JPH0496373A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21384890A JPH0496373A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496373A true JPH0496373A (ja) | 1992-03-27 |
Family
ID=16646020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21384890A Pending JPH0496373A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668396A (en) * | 1992-11-27 | 1997-09-16 | Nec Corporation | Bipolar transistor having thin intrinsic base with low base resistance and method for fabricating the same |
-
1990
- 1990-08-13 JP JP21384890A patent/JPH0496373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668396A (en) * | 1992-11-27 | 1997-09-16 | Nec Corporation | Bipolar transistor having thin intrinsic base with low base resistance and method for fabricating the same |
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