JPH0590593A - 絶縁ゲート型バイポーラトランジスタとその製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタとその製造方法Info
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Abstract
(57)【要約】
【目的】 低いオン抵抗を有しつつ、過大な電流の流れ
ることを防止するＩＧＢＴを得る。 【構成】 ｐ+ 基板１の上側主面付近では従来のＩＧＢ
Ｔと同様にｎ+ 層２Ａ、ｎ- 層２Ｂ、ｐウェル領域３、
ｎ+ 拡散領域４、ゲート酸化膜５、ゲート電極６エミッ
タ電極８が備えられている。ｐ+ 基板１の下側主面には
ｎ+ 層２Ａに達しないようにｎ+ 拡散領域１０が形成さ
れ、これはｐ+ 基板１と共にコレクタ電極９に接続され
ている。 【効果】 エミッタ電極とコレクタ電極との電位差が小
さい場合にはｐ+基板からホールがｎ- 層へ注入され、
低いオン抵抗を得ることができる。エミッタ電極とコレ
クタ電極との電位差が大きい場合にはｎ+拡散領域から
延びる空乏層がｎ+ 層にリーチスルーし、ホール注入量
が過大となるのを抑制する。
ることを防止するＩＧＢＴを得る。 【構成】 ｐ+ 基板１の上側主面付近では従来のＩＧＢ
Ｔと同様にｎ+ 層２Ａ、ｎ- 層２Ｂ、ｐウェル領域３、
ｎ+ 拡散領域４、ゲート酸化膜５、ゲート電極６エミッ
タ電極８が備えられている。ｐ+ 基板１の下側主面には
ｎ+ 層２Ａに達しないようにｎ+ 拡散領域１０が形成さ
れ、これはｐ+ 基板１と共にコレクタ電極９に接続され
ている。 【効果】 エミッタ電極とコレクタ電極との電位差が小
さい場合にはｐ+基板からホールがｎ- 層へ注入され、
低いオン抵抗を得ることができる。エミッタ電極とコレ
クタ電極との電位差が大きい場合にはｎ+拡散領域から
延びる空乏層がｎ+ 層にリーチスルーし、ホール注入量
が過大となるのを抑制する。
Description
【０００１】
【産業上の利用分野】この発明はゲート電極に所定の電
圧を印加することにより動作を行うＩＧＢＴ及びその製
造方法に関するものである。
圧を印加することにより動作を行うＩＧＢＴ及びその製
造方法に関するものである。
【０００２】
【従来の技術】図２４に従来の絶縁ゲート型バイポーラ
トランジスタ（以下ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））の
断面図を示す。ｐ+ 基板１の上側主面にはｎ+ エピタキ
シャル層（以下ｎ+ 層）２Ａが形成され、ｎ+ 層２Ａ上
には、ｎ- エピタキシャル層（以下ｎ- 層）２Ｂが形成
されている。ｎ- 層２Ｂの表面にはｐ型の不純物を拡散
することにより得られるｐウェル領域３が形成されてい
る。このｐウェル領域３の表面にはｎ型の不純物を選択
的に拡散することにより得られるｎ+ 拡散領域４が形成
される。
トランジスタ（以下ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））の
断面図を示す。ｐ+ 基板１の上側主面にはｎ+ エピタキ
シャル層（以下ｎ+ 層）２Ａが形成され、ｎ+ 層２Ａ上
には、ｎ- エピタキシャル層（以下ｎ- 層）２Ｂが形成
されている。ｎ- 層２Ｂの表面にはｐ型の不純物を拡散
することにより得られるｐウェル領域３が形成されてい
る。このｐウェル領域３の表面にはｎ型の不純物を選択
的に拡散することにより得られるｎ+ 拡散領域４が形成
される。
【０００３】さらにｎ+ 拡散領域４とｎ- 層２Ｂとにま
たがった表面上にはゲート酸化膜５が形成され、このゲ
ート酸化膜５中にはポリシリコンからなるゲート電極６
が形成されている。また、金属からなるエミッタ電極８
がｎ+ 拡散領域４およびｐウェル領域３に接触して設け
られており、このエミッタ電極８とゲート電極６とは層
間酸化膜７を介することによって絶縁されている。一
方、ｐ+ 基板１の下側主面には、金属からなるコレクタ
電極９が形成されている。
たがった表面上にはゲート酸化膜５が形成され、このゲ
ート酸化膜５中にはポリシリコンからなるゲート電極６
が形成されている。また、金属からなるエミッタ電極８
がｎ+ 拡散領域４およびｐウェル領域３に接触して設け
られており、このエミッタ電極８とゲート電極６とは層
間酸化膜７を介することによって絶縁されている。一
方、ｐ+ 基板１の下側主面には、金属からなるコレクタ
電極９が形成されている。
【０００４】このように構成されたＩＧＢＴは以下のよ
うに動作する。エミッタ電極８とゲート電極６とを同電
位にし、コレクタ電極９を正にバイアスすると、ｐウェ
ル領域３とｎ- 層２Ｂの作るｐｎ接合から、ｎ- 層２Ｂ
に向かって空乏層が伸び、これによって耐圧が保持され
る。つまりオフ状態を保つ。この時空乏層はｎ+ 層２Ａ
に当たってとまるので、空乏層がｐ+ 基板１に達してリ
ーチスルーすることが防止される。
うに動作する。エミッタ電極８とゲート電極６とを同電
位にし、コレクタ電極９を正にバイアスすると、ｐウェ
ル領域３とｎ- 層２Ｂの作るｐｎ接合から、ｎ- 層２Ｂ
に向かって空乏層が伸び、これによって耐圧が保持され
る。つまりオフ状態を保つ。この時空乏層はｎ+ 層２Ａ
に当たってとまるので、空乏層がｐ+ 基板１に達してリ
ーチスルーすることが防止される。
【０００５】次に、ゲート電極６をエミッタ電極８に対
し正にバイアスすると、ゲート電極６直下のｐウェル層
３がｎ反転してｎチャネルを形成し、電子がｎ+ 拡散領
域４からｎチャネルを通ってｎ- 層２Ｂへ流れる。する
とｐウェル領域３とｎ- 層２Ｂ間での電圧保持がなくな
っていくと同時に、ｐ+ 基板１とｎ+ 層２Ａの間に順バ
イアスが加わり、ホールがｎ- 層２Ｂからｐウェル領域
３へと流れる。また注入されたホールによるモジュレー
ションによりｎ- 層２Ｂの電子濃度も上昇する。以上の
ように、ホール電流とモジュレーションによるｎ- 層２
Ｂの電子濃度上昇により、低いオン抵抗が得られてい
る。再びゲート電極６をエミッタ電極８と同電位にする
と、ｎチャネルが消滅し、ｐウェル領域３とｎ- 層２Ｂ
間の耐圧が回復しはじめ、ｐ+ 基板１とｎ+ 層２Ａとの
間には順バイアスが加わらなくなり、ホールの注入がと
まる。しかし、すでにｎ- 層２Ｂに注入されたホールが
順次ｐウェル領域３に達し、これによるテール電流が電
力損失の原因となるため、ｎ- 層２Ｂに重金属をドープ
したり，電子線照射等を行うことによって再結合中心を
導入し、キャリアライフタイムを短くしてテール電流を
抑えている。また、一般に低オン抵抗を得るには、ｎ+
層２Ａの比抵抗を上げること、厚みを薄くすること、前
述のキャリアライフタイムを長くすることが有効である
が、逆に低オン抵抗なものはオン状態においてコレクタ
・エミッタ間に過大な電圧が加わった時に電流密度が大
きくなりすぎることによって、破壊しやすい。
し正にバイアスすると、ゲート電極６直下のｐウェル層
３がｎ反転してｎチャネルを形成し、電子がｎ+ 拡散領
域４からｎチャネルを通ってｎ- 層２Ｂへ流れる。する
とｐウェル領域３とｎ- 層２Ｂ間での電圧保持がなくな
っていくと同時に、ｐ+ 基板１とｎ+ 層２Ａの間に順バ
イアスが加わり、ホールがｎ- 層２Ｂからｐウェル領域
３へと流れる。また注入されたホールによるモジュレー
ションによりｎ- 層２Ｂの電子濃度も上昇する。以上の
ように、ホール電流とモジュレーションによるｎ- 層２
Ｂの電子濃度上昇により、低いオン抵抗が得られてい
る。再びゲート電極６をエミッタ電極８と同電位にする
と、ｎチャネルが消滅し、ｐウェル領域３とｎ- 層２Ｂ
間の耐圧が回復しはじめ、ｐ+ 基板１とｎ+ 層２Ａとの
間には順バイアスが加わらなくなり、ホールの注入がと
まる。しかし、すでにｎ- 層２Ｂに注入されたホールが
順次ｐウェル領域３に達し、これによるテール電流が電
力損失の原因となるため、ｎ- 層２Ｂに重金属をドープ
したり，電子線照射等を行うことによって再結合中心を
導入し、キャリアライフタイムを短くしてテール電流を
抑えている。また、一般に低オン抵抗を得るには、ｎ+
層２Ａの比抵抗を上げること、厚みを薄くすること、前
述のキャリアライフタイムを長くすることが有効である
が、逆に低オン抵抗なものはオン状態においてコレクタ
・エミッタ間に過大な電圧が加わった時に電流密度が大
きくなりすぎることによって、破壊しやすい。
【０００６】
【発明が解決しようとする課題】従来のＩＧＢＴは以上
のように構成されているため、通常の使用条件で最適化
し、低オン抵抗を得ている構造では、オン状態でコレク
タ−エミッタ間に過大な電圧（短絡など）が加わった場
合、ｐ+ 基板とｎ+ 層２Ａとの間の順バイアスが大きく
なり、ホールが多量に注入され、電流密度が上がりすぎ
る事によって素子が破壊してしまうという問題点があっ
た。
のように構成されているため、通常の使用条件で最適化
し、低オン抵抗を得ている構造では、オン状態でコレク
タ−エミッタ間に過大な電圧（短絡など）が加わった場
合、ｐ+ 基板とｎ+ 層２Ａとの間の順バイアスが大きく
なり、ホールが多量に注入され、電流密度が上がりすぎ
る事によって素子が破壊してしまうという問題点があっ
た。
【０００７】その一方で、前述の破壊を防ぐために電流
密度が上がりすぎないようにすると、通常の使用条件で
の電流密度が下がり、オン抵抗が大きくなってしまうと
いう問題点があった。
密度が上がりすぎないようにすると、通常の使用条件で
の電流密度が下がり、オン抵抗が大きくなってしまうと
いう問題点があった。
【０００８】この発明は、上記のような問題点を解決す
るためになされたもので、オン状態において、通常の電
流密度でのオン抵抗を大きくする事なく、コレクタ・エ
ミッタ間に過大な電圧が加わった場合に電流密度が過大
になるのを防ぐＩＧＢＴ及びその製造方法を得ることを
目的とする。
るためになされたもので、オン状態において、通常の電
流密度でのオン抵抗を大きくする事なく、コレクタ・エ
ミッタ間に過大な電圧が加わった場合に電流密度が過大
になるのを防ぐＩＧＢＴ及びその製造方法を得ることを
目的とする。
【０００９】
【課題を解決するための手段】この第１の発明の絶縁ゲ
ート型バイポーラトランジスタは、第１及び第２主面を
有する第１導電型の第１半導体層と、前記第１半導体層
の前記第１主面上に形成された第２導電型の第２半導体
層と、前記第２半導体層の、前記第１半導体層と反対側
にある表面に選択的に形成された第１導電型の第３半導
体層と、前記第３半導体層の表面に選択的に形成された
第２導電型の第４半導体層と、前記第２半導体層と前記
第４半導体層とで挟まれた前記第３半導体層の前記表面
上に形成された絶縁層と、前記絶縁層中に形成された制
御電極と、前記第３半導体層及び前記第４半導体層のい
ずれにも接続するように形成された第１電極と、前記第
１半導体層の前記第２主面に、前記第２半導体層に接し
ないように選択的に形成された第２導電型の第５半導体
層と、前記第１半導体層の前記第２主面上及び第５半導
体層のいずれにも接続するように形成された第２電極
と、を備える。
ート型バイポーラトランジスタは、第１及び第２主面を
有する第１導電型の第１半導体層と、前記第１半導体層
の前記第１主面上に形成された第２導電型の第２半導体
層と、前記第２半導体層の、前記第１半導体層と反対側
にある表面に選択的に形成された第１導電型の第３半導
体層と、前記第３半導体層の表面に選択的に形成された
第２導電型の第４半導体層と、前記第２半導体層と前記
第４半導体層とで挟まれた前記第３半導体層の前記表面
上に形成された絶縁層と、前記絶縁層中に形成された制
御電極と、前記第３半導体層及び前記第４半導体層のい
ずれにも接続するように形成された第１電極と、前記第
１半導体層の前記第２主面に、前記第２半導体層に接し
ないように選択的に形成された第２導電型の第５半導体
層と、前記第１半導体層の前記第２主面上及び第５半導
体層のいずれにも接続するように形成された第２電極
と、を備える。
【００１０】この第２の発明の絶縁ゲート型バイポーラ
トランジスタは、第１及び第２主面を有する第１導電型
の第１半導体層と、前記第１半導体層の前記第１主面上
に形成された第２導電型の第２半導体層と、前記第２半
導体層の、前記第１半導体層と反対側にある表面に選択
的に形成された第１導電型の第３半導体層と、前記第３
半導体層の表面に選択的に形成された第２導電型の第４
半導体層と、前記第１半導体層の前記第２主面から前記
第２半導体層に達する溝と、前記第２半導体層と前記第
４半導体層とで挟まれた前記第３半導体層の前記表面上
に形成された絶縁層と、前記絶縁層中に形成された制御
電極と、前記第３半導体層及び前記第４半導体層にまた
がって形成された第１電極と、前記溝の内側から順に積
層された、第２導電型の第５半導体層、第１導電型の第
６半導体層、及び前記第２半導体層よりも不純物濃度が
高い第２導電型の第７半導体層と、前記第１半導体層の
前記第２主面上と前記第５半導体層と前記第６半導体層
のいずれにも接続されて形成された第２電極と、を備え
る。
トランジスタは、第１及び第２主面を有する第１導電型
の第１半導体層と、前記第１半導体層の前記第１主面上
に形成された第２導電型の第２半導体層と、前記第２半
導体層の、前記第１半導体層と反対側にある表面に選択
的に形成された第１導電型の第３半導体層と、前記第３
半導体層の表面に選択的に形成された第２導電型の第４
半導体層と、前記第１半導体層の前記第２主面から前記
第２半導体層に達する溝と、前記第２半導体層と前記第
４半導体層とで挟まれた前記第３半導体層の前記表面上
に形成された絶縁層と、前記絶縁層中に形成された制御
電極と、前記第３半導体層及び前記第４半導体層にまた
がって形成された第１電極と、前記溝の内側から順に積
層された、第２導電型の第５半導体層、第１導電型の第
６半導体層、及び前記第２半導体層よりも不純物濃度が
高い第２導電型の第７半導体層と、前記第１半導体層の
前記第２主面上と前記第５半導体層と前記第６半導体層
のいずれにも接続されて形成された第２電極と、を備え
る。
【００１１】この第３の発明の絶縁ゲート型バイポーラ
トランジスタの製造方法は、（ａ）第１及び第２主面を
有する第１導電型の第１半導体層の前記第１主面上に第
２導電型の第２半導体層を形成し、（ｂ）前記第２半導
体層の、前記第１半導体層と反対側にある表面に第１導
電型の第３半導体層を選択的に形成し、（ｃ）前記第３
半導体層の表面に第２導電型の第４半導体層を選択的に
形成し、（ｄ）絶縁層を前記第２半導体層と前記第４半
導体層とで挟まれた前記第３半導体層の前記表面上に、
制御電極を前記絶縁層中に、それぞれ形成し、（ｅ）前
記第３半導体層及び前記第４半導体層のいずれにも接続
するように第１電極を形成し、（ｆ）前記第１半導体層
の前記第２主面に、前記第２半導体層に接しないように
第２導電型の第５半導体層を選択的に形成し、（ｇ）前
記第１半導体層の前記第２主面上及び前記第５半導体層
のいずれにも接続するように第２電極を形成する。
トランジスタの製造方法は、（ａ）第１及び第２主面を
有する第１導電型の第１半導体層の前記第１主面上に第
２導電型の第２半導体層を形成し、（ｂ）前記第２半導
体層の、前記第１半導体層と反対側にある表面に第１導
電型の第３半導体層を選択的に形成し、（ｃ）前記第３
半導体層の表面に第２導電型の第４半導体層を選択的に
形成し、（ｄ）絶縁層を前記第２半導体層と前記第４半
導体層とで挟まれた前記第３半導体層の前記表面上に、
制御電極を前記絶縁層中に、それぞれ形成し、（ｅ）前
記第３半導体層及び前記第４半導体層のいずれにも接続
するように第１電極を形成し、（ｆ）前記第１半導体層
の前記第２主面に、前記第２半導体層に接しないように
第２導電型の第５半導体層を選択的に形成し、（ｇ）前
記第１半導体層の前記第２主面上及び前記第５半導体層
のいずれにも接続するように第２電極を形成する。
【００１２】この第４の発明の絶縁ゲート型バイポーラ
トランジスタの製造方法は、（ａ）第１及び第２主面を
有する第１導電型の第１半導体層の前記第１主面上に第
２導電型の第２半導体層を形成し、（ｂ）前記第２半導
体層の、前記第１半導体層と反対側にある表面に第１導
電型の第３半導体層を選択的に形成し、（ｃ）前記第３
半導体層の表面に第２導電型の第４半導体層を選択的に
形成し、（ｄ）絶縁層を前記第２半導体層と前記第４半
導体層とで挟まれた前記第３半導体層の前記表面上に、
制御電極を前記絶縁層中に、それぞれ形成し、（ｅ）前
記第３半導体層及び前記第４半導体層のいずれにも接続
するように第１電極を形成し、（ｆ）前記第１半導体層
の前記第２主面に開口部を有し、前記第２半導体層に達
する溝を形成し、（ｇ）前記溝の内側から順に、第２導
電型の第５半導体層と、第１導電型の第６半導体層と、
前記第２半導体層よりも不純物濃度が高い第２導電型の
第７半導体層とを形成し、（ｈ）前記第１半導体層の前
記第２主面上と前記第５半導体層と前記第６半導体層の
いずれにも接続するように第２電極を形成する。
トランジスタの製造方法は、（ａ）第１及び第２主面を
有する第１導電型の第１半導体層の前記第１主面上に第
２導電型の第２半導体層を形成し、（ｂ）前記第２半導
体層の、前記第１半導体層と反対側にある表面に第１導
電型の第３半導体層を選択的に形成し、（ｃ）前記第３
半導体層の表面に第２導電型の第４半導体層を選択的に
形成し、（ｄ）絶縁層を前記第２半導体層と前記第４半
導体層とで挟まれた前記第３半導体層の前記表面上に、
制御電極を前記絶縁層中に、それぞれ形成し、（ｅ）前
記第３半導体層及び前記第４半導体層のいずれにも接続
するように第１電極を形成し、（ｆ）前記第１半導体層
の前記第２主面に開口部を有し、前記第２半導体層に達
する溝を形成し、（ｇ）前記溝の内側から順に、第２導
電型の第５半導体層と、第１導電型の第６半導体層と、
前記第２半導体層よりも不純物濃度が高い第２導電型の
第７半導体層とを形成し、（ｈ）前記第１半導体層の前
記第２主面上と前記第５半導体層と前記第６半導体層の
いずれにも接続するように第２電極を形成する。
【００１３】
【作用】この発明にかかる絶縁ゲート型バイポーラトラ
ンジスタでは、オン状態において電流密度が通常より大
きくなった場合には、第１半導体層を流れる電流による
電圧降下により、第５半導体層の上の、第１半導体層と
第２半導体層間に順バイアスの増加が弱められる事と、
更に第５半導体層と第１半導体層の間に逆バイアスが加
わり、第５半導体層と第２の半導体層に挟まれた第１の
半導体層を空乏層がリーチスルーし、キャリアが直接に
第２の半導体層と第５半導体層の間を流れる事により、
第１の半導体層から第２の半導体層へのキャリア注入の
増大を抑制し、電流密度が過大となるのを防ぐ。
ンジスタでは、オン状態において電流密度が通常より大
きくなった場合には、第１半導体層を流れる電流による
電圧降下により、第５半導体層の上の、第１半導体層と
第２半導体層間に順バイアスの増加が弱められる事と、
更に第５半導体層と第１半導体層の間に逆バイアスが加
わり、第５半導体層と第２の半導体層に挟まれた第１の
半導体層を空乏層がリーチスルーし、キャリアが直接に
第２の半導体層と第５半導体層の間を流れる事により、
第１の半導体層から第２の半導体層へのキャリア注入の
増大を抑制し、電流密度が過大となるのを防ぐ。
【００１４】
【実施例】図１は本発明の第１実施例であるＩＧＢＴを
示す断面図である。ｐ+ 基板１の上側主面上にはｎ+ 層
２Ａが形成され、ｎ+ 層２Ａ上には、ｎ- 層２Ｂが形成
されている。ｎ- 層２Ｂの表面にはｐ型の不純物を拡散
することにより得られるｐウェル領域３が形成されてい
る。このｐウェル領域３の表面にはｎ型の不純物を選択
的に拡散することにより得られるｎ+ 拡散領域４が形成
される。また、ｐ+ 基板１の下側主面から、ｎ+ 層２Ａ
に達しないようにｎ+ 拡散領域１０が形成されている。
さらにｎ+ 拡散領域４とｎ- 層２Ｂとにまたがった表面
上にはゲート酸化膜５が形成され、このゲート酸化膜５
上には、ポリシリコンからなるゲート電極６が形成され
ている。また、ｎ+ 拡散領域４およびｐウェル領域３に
接触して金属からなるエミッタ電極８が設けられてお
り、このエミッタ電極８とゲート電極６とは層間酸化膜
７を介することによって絶縁されている。一方、ｐ+ 基
板１の下側主面とｎ+ 拡散領域１０には、金属からなる
コレクタ電極９が形成されている。
示す断面図である。ｐ+ 基板１の上側主面上にはｎ+ 層
２Ａが形成され、ｎ+ 層２Ａ上には、ｎ- 層２Ｂが形成
されている。ｎ- 層２Ｂの表面にはｐ型の不純物を拡散
することにより得られるｐウェル領域３が形成されてい
る。このｐウェル領域３の表面にはｎ型の不純物を選択
的に拡散することにより得られるｎ+ 拡散領域４が形成
される。また、ｐ+ 基板１の下側主面から、ｎ+ 層２Ａ
に達しないようにｎ+ 拡散領域１０が形成されている。
さらにｎ+ 拡散領域４とｎ- 層２Ｂとにまたがった表面
上にはゲート酸化膜５が形成され、このゲート酸化膜５
上には、ポリシリコンからなるゲート電極６が形成され
ている。また、ｎ+ 拡散領域４およびｐウェル領域３に
接触して金属からなるエミッタ電極８が設けられてお
り、このエミッタ電極８とゲート電極６とは層間酸化膜
７を介することによって絶縁されている。一方、ｐ+ 基
板１の下側主面とｎ+ 拡散領域１０には、金属からなる
コレクタ電極９が形成されている。
【００１５】以上のように構成されたＩＧＢＴにおい
て、エミッタ電極８とゲート電極６とを同電位にし、コ
レクタ電極９を正にバイアスすると、ｐウェル領域３と
ｎ- 領域２Ｂの作るｐｎ接合から、ｎ- 層２Ｂに向かっ
て空乏層が伸びる事によって耐圧が保持され、オフ状態
を保つ。次に、ゲート電極６をエミッタ電極８に対し正
にバイアスするとゲート電極６直下のｐウェル層３がｎ
反転してｎチャネルを形成し、電子がｎ+ 拡散領域４か
らｎチャネルを通ってｎ- 層２Ｂへ流れる。するとｐウ
ェル領域３とｎ- 層２Ｂでの電圧保持がなくなっていく
と同時に、ｐ+ 基板１とｎ+ 層２Ａの間に順バイアスが
加わり、ホールがｎ- 層２Ｂからｐウェル領域３へと流
れる。また注入されたホールによるモジュレーションに
よりｎ- 層２Ｂの電子濃度も上昇する。以上のように、
ホール電流とモジュレーションによるｎ- 層２Ｂの電子
濃度上昇により低いオン抵抗を得ている。通常の電流密
度ではｎ+ 層２Ａとｐ+ 基板の間の接合全体でホールが
注入されており、この時ｎ+ 拡散領域１０による抵抗は
従来の構造よりもホールの注入を妨げる。しかし、これ
はｎ+ 層２Ａの比抵抗を上げる事や厚みを下げる事等で
十分補うことができる。さらに、通常の電流密度におい
て従来の構造よりホールの注入を大きくして、より低オ
ン抵抗にする事が可能である。
て、エミッタ電極８とゲート電極６とを同電位にし、コ
レクタ電極９を正にバイアスすると、ｐウェル領域３と
ｎ- 領域２Ｂの作るｐｎ接合から、ｎ- 層２Ｂに向かっ
て空乏層が伸びる事によって耐圧が保持され、オフ状態
を保つ。次に、ゲート電極６をエミッタ電極８に対し正
にバイアスするとゲート電極６直下のｐウェル層３がｎ
反転してｎチャネルを形成し、電子がｎ+ 拡散領域４か
らｎチャネルを通ってｎ- 層２Ｂへ流れる。するとｐウ
ェル領域３とｎ- 層２Ｂでの電圧保持がなくなっていく
と同時に、ｐ+ 基板１とｎ+ 層２Ａの間に順バイアスが
加わり、ホールがｎ- 層２Ｂからｐウェル領域３へと流
れる。また注入されたホールによるモジュレーションに
よりｎ- 層２Ｂの電子濃度も上昇する。以上のように、
ホール電流とモジュレーションによるｎ- 層２Ｂの電子
濃度上昇により低いオン抵抗を得ている。通常の電流密
度ではｎ+ 層２Ａとｐ+ 基板の間の接合全体でホールが
注入されており、この時ｎ+ 拡散領域１０による抵抗は
従来の構造よりもホールの注入を妨げる。しかし、これ
はｎ+ 層２Ａの比抵抗を上げる事や厚みを下げる事等で
十分補うことができる。さらに、通常の電流密度におい
て従来の構造よりホールの注入を大きくして、より低オ
ン抵抗にする事が可能である。
【００１６】一方、電流密度がさらに上昇してくると、
ｎ+ 拡散領域１０とｎ+ 層２Ａに挟まれたｐ+ 基板１か
らのホール注入の増大が制限される。
ｎ+ 拡散領域１０とｎ+ 層２Ａに挟まれたｐ+ 基板１か
らのホール注入の増大が制限される。
【００１７】これを、図２で説明する。Ｖ0 は電極９の
電位、Ｖ1 はｐ+ 基板１とｎ+ 層２Ａの接合に近い部分
のｐ+ 基板１の電位、Ｖ2 はｎ+ 拡散領域１０とｎ+ 層
２Ａに挟まれたｐ+ 基板１の中央付近の電位、Ｖ3 はｎ
+ 層２Ａの電位である。Ｒ１はｐ+ 基板１とｎ+ 層２Ａ
の接合に近い部分から電極９までの抵抗、Ｒ２はｎ+ 拡
散領域１０とｎ+ 層２Ａに挟まれたｐ+ 基板１の中央付
近からｎ+ 拡散領域１０がなく、かつｐ+ 基板１とｎ+
層２Ａの接合に近い部分に達するまでの抵抗である。
電位、Ｖ1 はｐ+ 基板１とｎ+ 層２Ａの接合に近い部分
のｐ+ 基板１の電位、Ｖ2 はｎ+ 拡散領域１０とｎ+ 層
２Ａに挟まれたｐ+ 基板１の中央付近の電位、Ｖ3 はｎ
+ 層２Ａの電位である。Ｒ１はｐ+ 基板１とｎ+ 層２Ａ
の接合に近い部分から電極９までの抵抗、Ｒ２はｎ+ 拡
散領域１０とｎ+ 層２Ａに挟まれたｐ+ 基板１の中央付
近からｎ+ 拡散領域１０がなく、かつｐ+ 基板１とｎ+
層２Ａの接合に近い部分に達するまでの抵抗である。
【００１８】今、電極９からのホール電流が上昇してく
ると、ｐ+ 基板１を流れるホール電流と抵抗Ｒ１，Ｒ２
による電圧降下で、電位Ｖ1 ，Ｖ2 はともにＶ0 に対し
て低下してくる。しかし、抵抗Ｒ２における電圧降下の
分だけ電位Ｖ2 のほうが電位Ｖ1 より低くなる。従って
ｎ+ 拡散領域１０とｎ+ 層２Ａにはさまれたｐ+ 基板１
の中央付近の順バイアス（Ｖ2 −Ｖ3 ）は、ｎ+ 拡散領
域１０が存在しない領域の順バイアス（Ｖ1 −Ｖ3 ）よ
りも小さくなってこの領域からのホールの注入の増大は
抑制されてくる。
ると、ｐ+ 基板１を流れるホール電流と抵抗Ｒ１，Ｒ２
による電圧降下で、電位Ｖ1 ，Ｖ2 はともにＶ0 に対し
て低下してくる。しかし、抵抗Ｒ２における電圧降下の
分だけ電位Ｖ2 のほうが電位Ｖ1 より低くなる。従って
ｎ+ 拡散領域１０とｎ+ 層２Ａにはさまれたｐ+ 基板１
の中央付近の順バイアス（Ｖ2 −Ｖ3 ）は、ｎ+ 拡散領
域１０が存在しない領域の順バイアス（Ｖ1 −Ｖ3 ）よ
りも小さくなってこの領域からのホールの注入の増大は
抑制されてくる。
【００１９】これと同時にｎ+ 拡散領域１０と、ｐ+ 基
板１のうちｎ+ 拡散領域１０とｎ+ 層２Ａに挟まれた部
分には、逆バイアス（Ｖ0 −Ｖ2 ）がかかり、空乏層Ｌ
がｐ+ 基板１側に伸びる。よって抵抗Ｒ２は増大し、ま
すます順バイアス（Ｖ2 −Ｖ3 ）が変化しなくなりこの
領域からのホールの注入の増大が抑制される。さらに電
流密度が上昇すると、この逆バイアスが大きくなりｐ+
基板１側に伸びた空乏層Ｌがｎ+ 層２Ａにリーチスルー
して電子電流が直接ｎ+ 拡散領域１０へ流れ込んでくる
ようになる。これを図３に示す。この状態に達すると、
ｐ+ 基板１とｎ+ 層２Ａの間の順バイアス（Ｖ1 −
Ｖ3 ）も増大しにくくなり、ｐ+ 基板１からｎ+ 層２Ａ
へのホールの注入が増大しにくくなる。以上のように、
電流密度が通常の場合は従来の構造と同等もしくは同等
以上にホールの注入が起こり、エミッタ・コレクタ間に
過大な電圧が加わった場合（短絡等）など電流密度があ
る程度以上大きくなった時にはホールの注入の増大を抑
制するので、通常の電流密度で低オン抵抗であり、かつ
電流密度が過大になるのを防ぐＩＧＢＴを得ることがで
きる。
板１のうちｎ+ 拡散領域１０とｎ+ 層２Ａに挟まれた部
分には、逆バイアス（Ｖ0 −Ｖ2 ）がかかり、空乏層Ｌ
がｐ+ 基板１側に伸びる。よって抵抗Ｒ２は増大し、ま
すます順バイアス（Ｖ2 −Ｖ3 ）が変化しなくなりこの
領域からのホールの注入の増大が抑制される。さらに電
流密度が上昇すると、この逆バイアスが大きくなりｐ+
基板１側に伸びた空乏層Ｌがｎ+ 層２Ａにリーチスルー
して電子電流が直接ｎ+ 拡散領域１０へ流れ込んでくる
ようになる。これを図３に示す。この状態に達すると、
ｐ+ 基板１とｎ+ 層２Ａの間の順バイアス（Ｖ1 −
Ｖ3 ）も増大しにくくなり、ｐ+ 基板１からｎ+ 層２Ａ
へのホールの注入が増大しにくくなる。以上のように、
電流密度が通常の場合は従来の構造と同等もしくは同等
以上にホールの注入が起こり、エミッタ・コレクタ間に
過大な電圧が加わった場合（短絡等）など電流密度があ
る程度以上大きくなった時にはホールの注入の増大を抑
制するので、通常の電流密度で低オン抵抗であり、かつ
電流密度が過大になるのを防ぐＩＧＢＴを得ることがで
きる。
【００２０】また、この効果は、ｎ+ 層２Ａをエミッ
タ、ｐ+ 基板１をベース、ｎ+ 拡散領域１０をコレクタ
とする寄生ｎｐｎトランジスタにおいて、そのコレクタ
・エミッタ間の電圧の上昇にしたがってベースが空乏化
することによりＨfeが上昇して（アーリー効果）ＩＧＢ
Ｔの電流密度が過大になるのを防いでいるということで
説明することも可能である。従って、この寄生ｎｐｎト
ランジスタのＨfeが大きいほど、ＩＧＢＴの電流密度が
過大になるのを防ぐ効果が大きいといえる。
タ、ｐ+ 基板１をベース、ｎ+ 拡散領域１０をコレクタ
とする寄生ｎｐｎトランジスタにおいて、そのコレクタ
・エミッタ間の電圧の上昇にしたがってベースが空乏化
することによりＨfeが上昇して（アーリー効果）ＩＧＢ
Ｔの電流密度が過大になるのを防いでいるということで
説明することも可能である。従って、この寄生ｎｐｎト
ランジスタのＨfeが大きいほど、ＩＧＢＴの電流密度が
過大になるのを防ぐ効果が大きいといえる。
【００２１】図４に第１実施例のコレクタ・エミッタ間
電圧に対するコレクタ・エミッタ間電流の特性を示す。
曲線５１は従来のＩＧＢＴの、曲線５２，５３は第１実
施例の、それぞれの特性を示している。曲線５２，５３
はｎ+ 層２Ａとｎ+ 拡散領域１０との間に存在するｐ+
基板１の不純物濃度が、それぞれ比較的低い場合と高い
場合とを示している。これらは、前述の寄生ｎｐｎトラ
ンジスタのＨfeがそれぞれ高い場合と、低い場合とに対
応する。
電圧に対するコレクタ・エミッタ間電流の特性を示す。
曲線５１は従来のＩＧＢＴの、曲線５２，５３は第１実
施例の、それぞれの特性を示している。曲線５２，５３
はｎ+ 層２Ａとｎ+ 拡散領域１０との間に存在するｐ+
基板１の不純物濃度が、それぞれ比較的低い場合と高い
場合とを示している。これらは、前述の寄生ｎｐｎトラ
ンジスタのＨfeがそれぞれ高い場合と、低い場合とに対
応する。
【００２２】曲線５２，５３のいずれによって示される
場合も、従来のＩＧＢＴ（曲線５１）より電流制限がな
されていることがわかる。しかし、曲線５２が示す場合
には、定格電流ＩL を得るために必要な電位Ｖ52がかえ
って従来の場合において必要な電位Ｖ51よりも増大して
おり、その結果オン抵抗の増大を招いている。曲線５３
が示す場合には定格電流ＩLを得るために必要な電位Ｖ
53は必要な電位Ｖ51よりも低下し、オン抵抗が減少して
いる。
場合も、従来のＩＧＢＴ（曲線５１）より電流制限がな
されていることがわかる。しかし、曲線５２が示す場合
には、定格電流ＩL を得るために必要な電位Ｖ52がかえ
って従来の場合において必要な電位Ｖ51よりも増大して
おり、その結果オン抵抗の増大を招いている。曲線５３
が示す場合には定格電流ＩLを得るために必要な電位Ｖ
53は必要な電位Ｖ51よりも低下し、オン抵抗が減少して
いる。
【００２３】従って、第１実施例の構造においても、こ
のオン抵抗の増大を回避する構造をとることが望まし
い。研究の結果、ｎ+ 拡散領域１０と、ｎ+ 層２Ａ及び
ｎ+ 拡散領域１０に挟まれたｐ+ 基板１との間に形成さ
れるｐｎ接合からｐ+ 基板１に向かって延びる空乏層Ｌ
が、ｎ+ 層２Ａに達してリーチスルーするために必要な
電圧が１０Ｖ以上であることが望ましいことがわかっ
た。これは前述の寄生ｎｐｎトランジスタのＨfeが大き
すぎてはならないことを示している。
のオン抵抗の増大を回避する構造をとることが望まし
い。研究の結果、ｎ+ 拡散領域１０と、ｎ+ 層２Ａ及び
ｎ+ 拡散領域１０に挟まれたｐ+ 基板１との間に形成さ
れるｐｎ接合からｐ+ 基板１に向かって延びる空乏層Ｌ
が、ｎ+ 層２Ａに達してリーチスルーするために必要な
電圧が１０Ｖ以上であることが望ましいことがわかっ
た。これは前述の寄生ｎｐｎトランジスタのＨfeが大き
すぎてはならないことを示している。
【００２４】このような望ましい構造を第１実施例にお
いて実現するには、ｎ+ 拡散領域１０とｎ+ 層２Ａの間
の距離、即ち空乏層Ｌがリーチスルーする領域でのｐ+
基板１の厚さｔと、その不純物濃度ρとを適切に制御す
る必要がある。
いて実現するには、ｎ+ 拡散領域１０とｎ+ 層２Ａの間
の距離、即ち空乏層Ｌがリーチスルーする領域でのｐ+
基板１の厚さｔと、その不純物濃度ρとを適切に制御す
る必要がある。
【００２５】ｐ+ 基板１よりもｎ+ 拡散領域１０のほう
が不純物濃度が高く、空乏層Ｌはｐ+ 基板１側にのみ形
成されるとした場合、不純物濃度を、ｐｎ接合を原点と
し、空乏層Ｌの延びる方向への距離ｕの関数ρ（ｕ）と
して、数１を満足することが望ましい。
が不純物濃度が高く、空乏層Ｌはｐ+ 基板１側にのみ形
成されるとした場合、不純物濃度を、ｐｎ接合を原点と
し、空乏層Ｌの延びる方向への距離ｕの関数ρ（ｕ）と
して、数１を満足することが望ましい。
【００２６】
【数１】
【００２７】ここでε0 ，ε，ｑは、それぞれ、真空の
誘電率、半導体の比誘電率、電子の電荷を表す。ｐ+ 基
板１の不純物濃度ρが場所によらず一定であれば、
誘電率、半導体の比誘電率、電子の電荷を表す。ｐ+ 基
板１の不純物濃度ρが場所によらず一定であれば、
【００２８】
【数２】
【００２９】となる。例えばｐ+ 基板１の厚さｔが５μ
ｍならば、ｐ+ 基板１の不純物濃度ρは５．１７×１０
14ｃｍ-3程度以上あれば良い。
ｍならば、ｐ+ 基板１の不純物濃度ρは５．１７×１０
14ｃｍ-3程度以上あれば良い。
【００３０】図５は本発明の第２実施例であるＩＧＢＴ
の断面図である。ｐ+ 基板１の上側主面上にはｎ+ 層２
Ａが形成されており、その他ｎ- 層２Ｂ、ｐウェル領域
３、ｎ+ 拡散領域４、ゲート酸化膜５、ゲート電極６、
層間酸化膜７、エミッタ電極８は第１実施例のＩＧＢＴ
と同様に形成されている。
の断面図である。ｐ+ 基板１の上側主面上にはｎ+ 層２
Ａが形成されており、その他ｎ- 層２Ｂ、ｐウェル領域
３、ｎ+ 拡散領域４、ゲート酸化膜５、ゲート電極６、
層間酸化膜７、エミッタ電極８は第１実施例のＩＧＢＴ
と同様に形成されている。
【００３１】ｐ+ 基板１の下側主面には溝４０が形成さ
れている。この溝４０を覆うように、またｎ+ 層２Ａと
接触しないようにｎ+ 拡散領域１０が形成されている。
溝４０におけるｎ+ 拡散領域１０を含め、ｐ+ 基板１の
下側主面には金属からなるコレクタ電極９が形成されて
いる。
れている。この溝４０を覆うように、またｎ+ 層２Ａと
接触しないようにｎ+ 拡散領域１０が形成されている。
溝４０におけるｎ+ 拡散領域１０を含め、ｐ+ 基板１の
下側主面には金属からなるコレクタ電極９が形成されて
いる。
【００３２】以上の様に構成されたＩＧＢＴの動作はほ
ぼ第１実施例のＩＧＢＴと同じであるが、ｎ+ 拡散領域
１０がより薄く形成されているので、リーチスルーによ
って電子がｎ+ 拡散領域１０に流れ込んだ時、コレクタ
電極９に達するまでの抵抗がより小さくなり、エミッタ
・コレクタ間に過大な電圧が加わった場合（短絡等）な
ど電流密度がある程度以上大きくなった時にホールの注
入を抑制する能力が大きいという効果を奏する。
ぼ第１実施例のＩＧＢＴと同じであるが、ｎ+ 拡散領域
１０がより薄く形成されているので、リーチスルーによ
って電子がｎ+ 拡散領域１０に流れ込んだ時、コレクタ
電極９に達するまでの抵抗がより小さくなり、エミッタ
・コレクタ間に過大な電圧が加わった場合（短絡等）な
ど電流密度がある程度以上大きくなった時にホールの注
入を抑制する能力が大きいという効果を奏する。
【００３３】図６は本発明の第３実施例であるＩＧＢＴ
の断面図である。ｎ- 層２Ｂから上側の構造は第１，第
２実施例のＩＧＢＴと同じ構造を有している。但し、ｎ
- 層２Ｂはその下側において、ｐ+ 基板１から掘り込ま
れた溝４１を有している。
の断面図である。ｎ- 層２Ｂから上側の構造は第１，第
２実施例のＩＧＢＴと同じ構造を有している。但し、ｎ
- 層２Ｂはその下側において、ｐ+ 基板１から掘り込ま
れた溝４１を有している。
【００３４】この溝４１は、ｎ+ 拡散領域１２と、ｐ拡
散領域１１と、ｎ+ 拡散領域２Ａに覆われている。溝４
１においてｎ+拡散領域１２が最も内側に、次いでｐ拡
散領域１１が形成され、ｎ+ 拡散領域２Ａは、ｐ+ 基板
１及びｎ- 層２Ｂに接している。金属からなるコレクタ
電極９は、ｐ+ 基板１の下側主面及びｎ+ 拡散領域１２
に接して形成されており、更にｐ拡散領域１１とｎ+ 拡
散領域２Ａの端部とも接している。
散領域１１と、ｎ+ 拡散領域２Ａに覆われている。溝４
１においてｎ+拡散領域１２が最も内側に、次いでｐ拡
散領域１１が形成され、ｎ+ 拡散領域２Ａは、ｐ+ 基板
１及びｎ- 層２Ｂに接している。金属からなるコレクタ
電極９は、ｐ+ 基板１の下側主面及びｎ+ 拡散領域１２
に接して形成されており、更にｐ拡散領域１１とｎ+ 拡
散領域２Ａの端部とも接している。
【００３５】以上のように構成されたＩＧＢＴのオフ状
態での動作は従来の場合と同様で1 る。つまり、エミッ
タ電極８とゲート電極６を同電位にし、コレクタ電極９
を正にバイアスすると、ｐウェル領域３とｎ- 層２Ｂの
作るｐｎ接合から、ｎ- 層２Ｂに向かって空乏層が伸び
て電圧を保持し、オフ状態が保たれる。またこの時空乏
層はｐ+ 基板１に達しないように構成されている。
態での動作は従来の場合と同様で1 る。つまり、エミッ
タ電極８とゲート電極６を同電位にし、コレクタ電極９
を正にバイアスすると、ｐウェル領域３とｎ- 層２Ｂの
作るｐｎ接合から、ｎ- 層２Ｂに向かって空乏層が伸び
て電圧を保持し、オフ状態が保たれる。またこの時空乏
層はｐ+ 基板１に達しないように構成されている。
【００３６】一方オン状態についても、 (1)ゲート電極
６をエミッタ電極８に対し正にバイアスするとゲート電
極６直下のｐウェル領域３が反転してｎチャネルを形成
し、電子がｎ+ 拡散領域４からｎチャネルを通ってｎ-
層２Ｂへ流れ、 (2)ｐウェル領域３とｎ- 層２Ｂでの電
圧保持がなくなっていくと同時に、ｐ+ 基板１及びｐ拡
散領域１１とｎ- 層２Ｂの間に順バイアスが加わり、ホ
ールがｎ- 層２Ｂからｐウェル領域３へと流れる。とい
う動作を行う点で従来の場合と同様である。
６をエミッタ電極８に対し正にバイアスするとゲート電
極６直下のｐウェル領域３が反転してｎチャネルを形成
し、電子がｎ+ 拡散領域４からｎチャネルを通ってｎ-
層２Ｂへ流れ、 (2)ｐウェル領域３とｎ- 層２Ｂでの電
圧保持がなくなっていくと同時に、ｐ+ 基板１及びｐ拡
散領域１１とｎ- 層２Ｂの間に順バイアスが加わり、ホ
ールがｎ- 層２Ｂからｐウェル領域３へと流れる。とい
う動作を行う点で従来の場合と同様である。
【００３７】しかしこの第３実施例では、溝４１の近傍
において、ｎ- 層２Ｂはｐ+ 基板１と接触する代わりに
ｎ+ 層２Ａを介してｐ拡散領域１１と接続されている。
このｎ+ 層２Ａとｐ拡散領域１１との作るｐｎ接合にお
ける電位差Ｖf2は、ｎ- 層２Ｂとｐ+ 基板１の作るｐｎ
接合における電位差Ｖf1よりも大きい。
において、ｎ- 層２Ｂはｐ+ 基板１と接触する代わりに
ｎ+ 層２Ａを介してｐ拡散領域１１と接続されている。
このｎ+ 層２Ａとｐ拡散領域１１との作るｐｎ接合にお
ける電位差Ｖf2は、ｎ- 層２Ｂとｐ+ 基板１の作るｐｎ
接合における電位差Ｖf1よりも大きい。
【００３８】従って電流密度が小さいうちは、ｐ+ 基板
１からのホールの注入が大きく、またこれによるモジュ
レーションはｎ- 層２Ｂの電子濃度を上昇させ、ホール
電流とモジュレーションによるｎ- 層２Ｂの電子濃度上
昇により、低いオン抵抗が得られている。
１からのホールの注入が大きく、またこれによるモジュ
レーションはｎ- 層２Ｂの電子濃度を上昇させ、ホール
電流とモジュレーションによるｎ- 層２Ｂの電子濃度上
昇により、低いオン抵抗が得られている。
【００３９】一方、電流密度が上昇してくると、ｎ+ 拡
散領域１２からｐ拡散領域１１に向かって空乏層が伸
び、ｎ+ 層２Ａに達すると電子電流は直接ｎ+ 拡散領域
１２に達するようになる。この状態になると、ｎ- 層２
Ｂとｐ+ 基板１の作るｐｎ接合にこれ以上の順バイアス
はかかりにくくなるため、ｐ+ 基板１からのホールの注
入はこれ以上増大しにくくなる。
散領域１２からｐ拡散領域１１に向かって空乏層が伸
び、ｎ+ 層２Ａに達すると電子電流は直接ｎ+ 拡散領域
１２に達するようになる。この状態になると、ｎ- 層２
Ｂとｐ+ 基板１の作るｐｎ接合にこれ以上の順バイアス
はかかりにくくなるため、ｐ+ 基板１からのホールの注
入はこれ以上増大しにくくなる。
【００４０】以上のように、電流密度が通常の場合は効
果的にホールの注入が起こり、エミッタ・コレクタ間に
過大な電圧が加わった場合（短絡等）など電流密度があ
る程度以上大きくなった時にはホールの注入の増大を抑
制して、電流密度の過大による素子の破壊を防ぐことが
できる。
果的にホールの注入が起こり、エミッタ・コレクタ間に
過大な電圧が加わった場合（短絡等）など電流密度があ
る程度以上大きくなった時にはホールの注入の増大を抑
制して、電流密度の過大による素子の破壊を防ぐことが
できる。
【００４１】次に、以上に示したＩＧＢＴの製造方法に
ついて説明する。
ついて説明する。
【００４２】図７、図８は本発明の第４実施例であるＩ
ＧＢＴの製造方法を示し、既述の第１実施例のＩＧＢＴ
の断面図を工程順に示したものである。
ＧＢＴの製造方法を示し、既述の第１実施例のＩＧＢＴ
の断面図を工程順に示したものである。
【００４３】まずｐ+ 基板１の上側主面上にｎ型不純物
を選択的に注入し、エピタキシャル成長を行うことによ
ってｐ+ 基板１を増厚させる。その後ｐ+ 基板１上に更
にエピタキシャル成長によってｎ+ 層２Ａ及びｎ- 層２
Ｂを形成し、アニールを行って、ｎ+ 拡散領域１０をｐ
+ 基板１中に形成する。
を選択的に注入し、エピタキシャル成長を行うことによ
ってｐ+ 基板１を増厚させる。その後ｐ+ 基板１上に更
にエピタキシャル成長によってｎ+ 層２Ａ及びｎ- 層２
Ｂを形成し、アニールを行って、ｎ+ 拡散領域１０をｐ
+ 基板１中に形成する。
【００４４】あるいはまた、図９に示すように、ｐ+ 基
板１の上側主面上にｎ型不純物を選択的に注入し、エピ
タキシャル成長を行って、エピタキシャル層１ａを形成
した半導体構造６０と、ｎ- 層２Ｂに不純物拡散によっ
てｎ+ 層２Ａを形成し、さらにｐ型不純物拡散によって
ｐ層１ｂを形成した半導体構造６１とを得る。その後、
半導体構造６０，６１をｐ層１ｂとエピタキシャル層１
ａとを介して貼り合わせてもよい。この場合、選択的に
注入されたｎ型不純物が貼り合わせ時のアニール等によ
って拡散し、ｎ+ 拡散領域１０が形成される。このｎ+
拡散領域１０はその後の熱処理によっても拡散される。
板１の上側主面上にｎ型不純物を選択的に注入し、エピ
タキシャル成長を行って、エピタキシャル層１ａを形成
した半導体構造６０と、ｎ- 層２Ｂに不純物拡散によっ
てｎ+ 層２Ａを形成し、さらにｐ型不純物拡散によって
ｐ層１ｂを形成した半導体構造６１とを得る。その後、
半導体構造６０，６１をｐ層１ｂとエピタキシャル層１
ａとを介して貼り合わせてもよい。この場合、選択的に
注入されたｎ型不純物が貼り合わせ時のアニール等によ
って拡散し、ｎ+ 拡散領域１０が形成される。このｎ+
拡散領域１０はその後の熱処理によっても拡散される。
【００４５】次にｎ- 層２Ｂの全面に酸化膜５を形成す
る。更にポリシリコンを推積させてレジスト２２により
これをパターニングし、ゲート電極６を形成する（図
７）。
る。更にポリシリコンを推積させてレジスト２２により
これをパターニングし、ゲート電極６を形成する（図
７）。
【００４６】次にレジスト２２を除去し、ゲート電極６
をマスクとしてボロンを注入後、アニールを行ってこれ
を拡散させ、ｐウェル領域３を形成する。このアニール
によってゲート酸化膜５及びゲート電極６の上には酸化
膜５１が形成される（図８）。この酸化膜５１をパター
ニングし、リンを推積させてアニールを施すことによ
り、ｐウェル領域３の表面にｎ+ 拡散領域４を形成する
（図１０）。
をマスクとしてボロンを注入後、アニールを行ってこれ
を拡散させ、ｐウェル領域３を形成する。このアニール
によってゲート酸化膜５及びゲート電極６の上には酸化
膜５１が形成される（図８）。この酸化膜５１をパター
ニングし、リンを推積させてアニールを施すことによ
り、ｐウェル領域３の表面にｎ+ 拡散領域４を形成する
（図１０）。
【００４７】この後層間酸化膜７を一旦上側全面に形成
し、これを選択的に除去することによりｎ+ 拡散領域４
及びｐウェル領域３上にコンタクトホールを設ける。そ
してＡｌ−Ｓｉのスパッタによりエミッタ電極８を形成
する。また、ｐ+ 基板１の下側主面をｎ+ 拡散領域１０
に達するまで研磨し、露呈したｎ+ 拡散領域１０及びｐ
+ 基板１へ蒸着によってコレクタ電極９を形成し、これ
らと電気的接触をとる（図１１）。このようにして図１
のＩＧＢＴは完成する。
し、これを選択的に除去することによりｎ+ 拡散領域４
及びｐウェル領域３上にコンタクトホールを設ける。そ
してＡｌ−Ｓｉのスパッタによりエミッタ電極８を形成
する。また、ｐ+ 基板１の下側主面をｎ+ 拡散領域１０
に達するまで研磨し、露呈したｎ+ 拡散領域１０及びｐ
+ 基板１へ蒸着によってコレクタ電極９を形成し、これ
らと電気的接触をとる（図１１）。このようにして図１
のＩＧＢＴは完成する。
【００４８】次に本発明の第５実施例であるＩＧＢＴの
製造方法について説明する。図１２〜図１６は既述の第
２実施例のＩＧＢＴの断面図を工程順に示したものであ
る。
製造方法について説明する。図１２〜図１６は既述の第
２実施例のＩＧＢＴの断面図を工程順に示したものであ
る。
【００４９】まず、ｐ+ 基板１の上側主面にエピタキシ
ャル成長によってｎ+ 層２Ａ及びｎ- 層２Ｂを形成す
る。更にｎ- 層２Ｂの全面に酸化膜５を形成し、ポリシ
リコンを推積させてこれをパターニングしてゲート電極
６を形成する。この後第４実施例と同様にしてｐウェル
領域３、ｎ+ 拡散領域４、層間酸化膜７を形成する。更
にｐ+ 基板１の下側主面をレジスト２０で覆う（図１
２）。
ャル成長によってｎ+ 層２Ａ及びｎ- 層２Ｂを形成す
る。更にｎ- 層２Ｂの全面に酸化膜５を形成し、ポリシ
リコンを推積させてこれをパターニングしてゲート電極
６を形成する。この後第４実施例と同様にしてｐウェル
領域３、ｎ+ 拡散領域４、層間酸化膜７を形成する。更
にｐ+ 基板１の下側主面をレジスト２０で覆う（図１
２）。
【００５０】レジスト２０をパターニングしてｐ+ 基板
１のエッチングを行い、溝４０を形成する（図１３）。
更にリンの注入を行い、アニールすることによってｎ+
拡散領域１０が形成される。このアニールによってｎ+
拡散領域１０及びｐ+ 基板１には酸化膜２１が形成され
る（図１４）。
１のエッチングを行い、溝４０を形成する（図１３）。
更にリンの注入を行い、アニールすることによってｎ+
拡散領域１０が形成される。このアニールによってｎ+
拡散領域１０及びｐ+ 基板１には酸化膜２１が形成され
る（図１４）。
【００５１】層間酸化膜７上にレジスト２２をパターニ
ングし、これをマスクとして層間酸化膜７をエッチング
してコンタクトホールを形成する。この際に酸化膜２１
も同時に除去する（図１５）。この後レジスト２２を除
去し、上側全面にＡｌ−Ｓｉのスパッタを行ってエミッ
タ電極８を形成する。溝４０を含む、ｐ+ 基板１の下側
主面に蒸着によってコレクタ電極９を形成し、図５に示
したＩＧＢＴが完成する（図１６）。
ングし、これをマスクとして層間酸化膜７をエッチング
してコンタクトホールを形成する。この際に酸化膜２１
も同時に除去する（図１５）。この後レジスト２２を除
去し、上側全面にＡｌ−Ｓｉのスパッタを行ってエミッ
タ電極８を形成する。溝４０を含む、ｐ+ 基板１の下側
主面に蒸着によってコレクタ電極９を形成し、図５に示
したＩＧＢＴが完成する（図１６）。
【００５２】次に本発明の第６実施例であるＩＧＢＴの
製造方法について説明する。図１７〜図２３は既述の第
３実施例のＩＧＢＴの断面図を工程順に示したものであ
る。
製造方法について説明する。図１７〜図２３は既述の第
３実施例のＩＧＢＴの断面図を工程順に示したものであ
る。
【００５３】ｐ+ 基板１の上側主面上にエピタキシャル
成長によりｎ- 層２Ｂを形成し、その後第５実施例と同
様にして酸化膜５、ｐウェル領域３、ｎ+ 拡散領域４、
ゲート電極６、層間酸化膜７を形成する。次にｐ+ 基板
１の下側主面上に窒化膜３０及びレジスト２０を形成す
る（図１７）。
成長によりｎ- 層２Ｂを形成し、その後第５実施例と同
様にして酸化膜５、ｐウェル領域３、ｎ+ 拡散領域４、
ゲート電極６、層間酸化膜７を形成する。次にｐ+ 基板
１の下側主面上に窒化膜３０及びレジスト２０を形成す
る（図１７）。
【００５４】次にレジスト２０をパターニングして窒化
膜３０を選択的にエッチングする。このパターニングさ
れた窒化膜３０をマスクとしてｐ+ 基板１及びｎ- 層２
Ｂをエッチングし、溝４１を形成する（図１８）。
膜３０を選択的にエッチングする。このパターニングさ
れた窒化膜３０をマスクとしてｐ+ 基板１及びｎ- 層２
Ｂをエッチングし、溝４１を形成する（図１８）。
【００５５】窒化膜３０をマスクとしてリンを注入し、
アニールを行ってｎ+ 層２Ａを形成する。このアニール
によって酸化膜３１が形成される（図１９）。酸化膜３
１を除去し、更に窒化膜３０をマスクとしてボロン注入
及びアニールを行って酸化膜３２が形成される（図２
０）。
アニールを行ってｎ+ 層２Ａを形成する。このアニール
によって酸化膜３１が形成される（図１９）。酸化膜３
１を除去し、更に窒化膜３０をマスクとしてボロン注入
及びアニールを行って酸化膜３２が形成される（図２
０）。
【００５６】更に酸化膜３２を除去し、窒化膜３０をマ
スクとしてリン注入及びアニールを行い、ｎ+ 拡散領域
１２を形成する。即ち、窒化膜３０をマスクとして三重
拡散を行う。このアニールによって酸化膜３３が形成さ
れる。なお。窒化膜３０は、酸化膜３１，３２を除去を
する為のエッチャントにはエッチされない。
スクとしてリン注入及びアニールを行い、ｎ+ 拡散領域
１２を形成する。即ち、窒化膜３０をマスクとして三重
拡散を行う。このアニールによって酸化膜３３が形成さ
れる。なお。窒化膜３０は、酸化膜３１，３２を除去を
する為のエッチャントにはエッチされない。
【００５７】この後第５実施例と同様に層間酸化膜７の
上にレジスト２２をパターニングし、層間酸化膜７を選
択的に除去してコンタクトホールを形成する。この際に
酸化膜３３も除去される（図２２）。この後レジスト２
２を除去し、上側全面にＡｌ−Ｓｉスパッタを行ってエ
ミッタ電極８を形成する。溝４１を含む下側全面に蒸着
によってコレクタ電極９を形成し、図６に示したＩＧＢ
Ｔが完成する（図２３）。 なお以上の例ではｎ+ 拡散
領域１０をエミッタ電極８の直下に位置させた場合を図
示したが、動作からも分るようにこの発明の効果はｎ+
拡散領域１０の位置をそのように限定するものではな
い。
上にレジスト２２をパターニングし、層間酸化膜７を選
択的に除去してコンタクトホールを形成する。この際に
酸化膜３３も除去される（図２２）。この後レジスト２
２を除去し、上側全面にＡｌ−Ｓｉスパッタを行ってエ
ミッタ電極８を形成する。溝４１を含む下側全面に蒸着
によってコレクタ電極９を形成し、図６に示したＩＧＢ
Ｔが完成する（図２３）。 なお以上の例ではｎ+ 拡散
領域１０をエミッタ電極８の直下に位置させた場合を図
示したが、動作からも分るようにこの発明の効果はｎ+
拡散領域１０の位置をそのように限定するものではな
い。
【００５８】
【発明の効果】以上説明したようにこの発明によれば、
オン状態において、通常の電流密度で電流が流れている
場合には第１半導体層と第２半導体層との間で電流が流
れやすいのでオン抵抗を大きくすることがなく、コレク
タ・エミッタ間に過大な電圧が印加された場合には第５
半導体層と第２半導体層との間が空乏層でリーチスルー
されるので電流が過大となることを防ぐ絶縁ゲート型バ
イポーラトランジスタ及びその製造方法を得ることがで
きる。
オン状態において、通常の電流密度で電流が流れている
場合には第１半導体層と第２半導体層との間で電流が流
れやすいのでオン抵抗を大きくすることがなく、コレク
タ・エミッタ間に過大な電圧が印加された場合には第５
半導体層と第２半導体層との間が空乏層でリーチスルー
されるので電流が過大となることを防ぐ絶縁ゲート型バ
イポーラトランジスタ及びその製造方法を得ることがで
きる。
【図１】この発明の第１実施例を示す断面図である。
【図２】この発明の第１実施例を示す断面図である。
【図３】この発明の第１実施例を示す断面図である。
【図４】この発明の第１実施例の特性を示すグラフであ
る。
る。
【図５】この発明の第２実施例を示す断面図である。
【図６】この発明の第３実施例を示す断面図である。
【図７】この発明の第４実施例を工程順に示す断面図で
ある。
ある。
【図８】この発明の第４実施例を工程順に示す断面図で
ある。
ある。
【図９】この発明の第４実施例の変形例を示す断面図で
ある。
ある。
【図１０】この発明の第４実施例を工程順に示す断面図
である。
である。
【図１１】この発明の第４実施例を工程順に示す断面図
である。
である。
【図１２】この発明の第５実施例を工程順に示す断面図
である。
である。
【図１３】この発明の第５実施例を工程順に示す断面図
である。
である。
【図１４】この発明の第５実施例を工程順に示す断面図
である。
である。
【図１５】この発明の第５実施例を工程順に示す断面図
である。
である。
【図１６】この発明の第５実施例を工程順に示す断面図
である。
である。
【図１７】この発明の第６実施例を工程順に示す断面図
である。
である。
【図１８】この発明の第６実施例を工程順に示す断面図
である。
である。
【図１９】この発明の第６実施例を工程順に示す断面図
である。
である。
【図２０】この発明の第６実施例を工程順に示す断面図
である。
である。
【図２１】この発明の第６実施例を工程順に示す断面図
である。
である。
【図２２】この発明の第６実施例を工程順に示す断面図
である。
である。
【図２３】この発明の第６実施例を工程順に示す断面図
である。
である。
【図２４】従来のＩＧＢＴを示す断面図である。
１ ｐ+ 基板 ２Ａ ｎ+ エピタキシャル層 ２Ｂ ｎ- エピタキシャル層 ３ ｐウェル領域 ４，１０ ｎ+ 拡散領域 ５ ゲート酸化膜 ６ ゲート電極 ７ 層間酸化膜 ８ エミッタ電極 ９ コレクタ電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】さらにｎ+ 拡散領域４とｎ- 層２Ｂとにま
たがった表面上にはゲート酸化膜５が形成され、このゲ
ート酸化膜５上にはポリシリコンからなるゲート電極６
が形成されている。また、金属からなるエミッタ電極８
がｎ+ 拡散領域４およびｐウェル領域３に接触して設け
られており、このエミッタ電極８とゲート電極６とは層
間酸化膜７を介することによって絶縁されている。一
方、ｐ+ 基板１の下側主面には、金属からなるコレクタ
電極９が形成されている。
たがった表面上にはゲート酸化膜５が形成され、このゲ
ート酸化膜５上にはポリシリコンからなるゲート電極６
が形成されている。また、金属からなるエミッタ電極８
がｎ+ 拡散領域４およびｐウェル領域３に接触して設け
られており、このエミッタ電極８とゲート電極６とは層
間酸化膜７を介することによって絶縁されている。一
方、ｐ+ 基板１の下側主面には、金属からなるコレクタ
電極９が形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】この第２の発明の絶縁ゲート型バイポーラ
トランジスタは、第１及び第２主面を有する第１導電型
の第１半導体層と、前記第１半導体層の前記第１主面上
に形成された第２導電型の第２半導体層と、前記第２半
導体層の、前記第１半導体層と反対側にある表面に選択
的に形成された第１導電型の第３半導体層と、前記第３
半導体層の表面に選択的に形成された第２導電型の第４
半導体層と、前記第１半導体層の前記第２主面から前記
第２半導体層に達する溝と、前記第２半導体層と前記第
４半導体層とで挟まれた前記第３半導体層の前記表面上
に形成された絶縁層と、前記絶縁層中に形成された制御
電極と、前記第３半導体層及び前記第４半導体層のいず
れにも接続するように形成された第１電極と、前記溝の
内側から順に積層された、第２導電型の第５半導体層、
第１導電型の第６半導体層、及び前記第２半導体層より
も不純物濃度が高い第２導電型の第７半導体層と、前記
第１半導体層の前記第２主面上と前記第５半導体層と前
記第６半導体層のいずれにも接続されて形成された第２
電極と、を備える。
トランジスタは、第１及び第２主面を有する第１導電型
の第１半導体層と、前記第１半導体層の前記第１主面上
に形成された第２導電型の第２半導体層と、前記第２半
導体層の、前記第１半導体層と反対側にある表面に選択
的に形成された第１導電型の第３半導体層と、前記第３
半導体層の表面に選択的に形成された第２導電型の第４
半導体層と、前記第１半導体層の前記第２主面から前記
第２半導体層に達する溝と、前記第２半導体層と前記第
４半導体層とで挟まれた前記第３半導体層の前記表面上
に形成された絶縁層と、前記絶縁層中に形成された制御
電極と、前記第３半導体層及び前記第４半導体層のいず
れにも接続するように形成された第１電極と、前記溝の
内側から順に積層された、第２導電型の第５半導体層、
第１導電型の第６半導体層、及び前記第２半導体層より
も不純物濃度が高い第２導電型の第７半導体層と、前記
第１半導体層の前記第２主面上と前記第５半導体層と前
記第６半導体層のいずれにも接続されて形成された第２
電極と、を備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】
【数１】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】この溝４１は、ｎ+ 拡散領域１２と、ｐ拡
散領域１１と、ｎ+ 拡散領域２Ａに覆われている。溝４
１においてｎ+拡散領域１２が最も内側に、次いでｐ拡
散領域１１が形成され、ｎ+ 拡散領域２Ａは、ｐ+ 基板
１及びｎ- 層２Ｂに接している。金属からなるコレクタ
電極９は、ｐ+ 基板１の下側主面及びｎ+ 拡散領域１２
に接して形成されており、更にｐ+ 拡散領域１１と接し
ている。
散領域１１と、ｎ+ 拡散領域２Ａに覆われている。溝４
１においてｎ+拡散領域１２が最も内側に、次いでｐ拡
散領域１１が形成され、ｎ+ 拡散領域２Ａは、ｐ+ 基板
１及びｎ- 層２Ｂに接している。金属からなるコレクタ
電極９は、ｐ+ 基板１の下側主面及びｎ+ 拡散領域１２
に接して形成されており、更にｐ+ 拡散領域１１と接し
ている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】しかしこの第３実施例では、溝４１の近傍
において、ｎ- 層２Ｂはｐ+ 基板１と接触する代わりに
ｎ+ 層２Ａを介してｐ拡散領域１１と接続されている。
一般にｐｎ接合に順バイアスを加えた時、ある電流値に
達する時の順バイアス電圧をＶf というが、このｎ+ 層
２Ａとｐ拡散領域１１との作るｐｎ接合におけるＶ
f2は、ｎ- 層２Ｂとｐ+ 基板１の作るｐｎ接合における
Ｖ f1よりも大きい。
において、ｎ- 層２Ｂはｐ+ 基板１と接触する代わりに
ｎ+ 層２Ａを介してｐ拡散領域１１と接続されている。
一般にｐｎ接合に順バイアスを加えた時、ある電流値に
達する時の順バイアス電圧をＶf というが、このｎ+ 層
２Ａとｐ拡散領域１１との作るｐｎ接合におけるＶ
f2は、ｎ- 層２Ｂとｐ+ 基板１の作るｐｎ接合における
Ｖ f1よりも大きい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】ｐ+ 基板１の上側主面上にエピタキシャル
成長によりｎ- 層２Ｂを形成するか、もしくはｎ- 層２
Ｂを基板としてその下面にボロン注入及びアニールでｐ
+ 基板１を形成し、その後第５実施例と同様にして酸化
膜５、ｐウェル領域３、ｎ+ 拡散領域４、ゲート電極
６、層間酸化膜７を形成する。次にｐ+ 基板１の下側主
面上に窒化膜３０及びレジスト２０を形成する（図１
７）。
成長によりｎ- 層２Ｂを形成するか、もしくはｎ- 層２
Ｂを基板としてその下面にボロン注入及びアニールでｐ
+ 基板１を形成し、その後第５実施例と同様にして酸化
膜５、ｐウェル領域３、ｎ+ 拡散領域４、ゲート電極
６、層間酸化膜７を形成する。次にｐ+ 基板１の下側主
面上に窒化膜３０及びレジスト２０を形成する（図１
７）。
Claims (4)
- 【請求項１】 第１及び第２主面を有する第１導電型の
第１半導体層と、 前記第１半導体層の前記第１主面上に形成された第２導
電型の第２半導体層と、 前記第２半導体層の、前記第１半導体層と反対側にある
表面に選択的に形成された第１導電型の第３半導体層
と、 前記第３半導体層の表面に選択的に形成された第２導電
型の第４半導体層と、 前記第２半導体層と前記第４半導体層とで挟まれた前記
第３半導体層の前記表面上に形成された絶縁層と、 前記絶縁層中に形成された制御電極と、 前記第３半導体層及び前記第４半導体層のいずれにも接
続するように形成された第１電極と、 前記第１半導体層の前記第２主面に、前記第２半導体層
に接しないように選択的に形成された第２導電型の第５
半導体層と、 前記第１半導体層の前記第２主面上及び第５半導体層の
いずれにも接続するように形成された第２電極と、 を備える絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】 第１及び第２主面を有する第１導電型の
第１半導体層と、 前記第１半導体層の前記第１主面上に形成された第２導
電型の第２半導体層と、 前記第２半導体層の、前記第１半導体層と反対側にある
表面に選択的に形成された第１導電型の第３半導体層
と、 前記第３半導体層の表面に選択的に形成された第２導電
型の第４半導体層と、 前記第１半導体層の前記第２主面から前記第２半導体層
に達する溝と、 前記第２半導体層と前記第４半導体層とで挟まれた前記
第３半導体層の前記表面上に形成された絶縁層と、 前記絶縁層中に形成された制御電極と、 前記第３半導体層及び前記第４半導体層にまたがって形
成された第１電極と、 前記溝の内側から順に積層された、第２導電型の第５半
導体層、第１導電型の第６半導体層、及び前記第２半導
体層よりも不純物濃度が高い第２導電型の第７半導体層
と、 前記第１半導体層の前記第２主面上と前記第５半導体層
と前記第６半導体層のいずれにも接続されて形成された
第２電極と、 を備える絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】 （ａ）第１及び第２主面を有する第１導
電型の第１半導体層の前記第１主面上に第２導電型の第
２半導体層を形成する工程と、 （ｂ）前記第２半導体層の、前記第１半導体層と反対側
にある表面に第１導電型の第３半導体層を選択的に形成
する工程と、 （ｃ）前記第３半導体層の表面に第２導電型の第４半導
体層を選択的に形成する工程と、 （ｄ）絶縁層を前記第２半導体層と前記第４半導体層と
で挟まれた前記第３半導体層の前記表面上に、制御電極
を前記絶縁層中に、それぞれ形成する工程と、 （ｅ）前記第３半導体層及び前記第４半導体層のいずれ
にも接続するように第１電極を形成する工程と、 （ｆ）前記第１半導体層の前記第２主面に、前記第２半
導体層に接しないように第２導電型の第５半導体層を選
択的に形成する工程と、 （ｇ）前記第１半導体層の前記第２主面上及び前記第５
半導体層のいずれにも接続するように第２電極を形成す
る工程と、 を備える絶縁ゲート型バイポーラトランジスタの製造方
法。 - 【請求項４】 （ａ）第１及び第２主面を有する第１導
電型の第１半導体層の前記第１主面上に第２導電型の第
２半導体層を形成する工程と、 （ｂ）前記第２半導体層の、前記第１半導体層と反対側
にある表面に第１導電型の第３半導体層を選択的に形成
する工程と、 （ｃ）前記第３半導体層の表面に第２導電型の第４半導
体層を選択的に形成する工程と、 （ｄ）絶縁層を前記第２半導体層と前記第４半導体層と
で挟まれた前記第３半導体層の前記表面上に、制御電極
を前記絶縁層中に、それぞれ形成する工程と、 （ｅ）前記第３半導体層及び前記第４半導体層のいずれ
にも接続するように第１電極を形成する工程と、 （ｆ）前記第１半導体層の前記第２主面に開口部を有
し、前記第２半導体層に達する溝を形成する工程と、 （ｇ）前記溝の内側から順に、第２導電型の第５半導体
層と、第１導電型の第６半導体層と、前記第２半導体層
よりも不純物濃度が高い第２導電型の第７半導体層とを
形成する工程と、 （ｈ）前記第１半導体層の前記第２主面上と前記第５半
導体層と前記第６半導体層のいずれにも接続するように
第２電極を形成する工程と、 を備える絶縁ゲート型バイポーラトランジスタの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081918A JP2689047B2 (ja) | 1991-07-24 | 1992-04-03 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| US07/889,290 US5289019A (en) | 1991-07-24 | 1992-05-28 | Insulated gate bipolar transistor |
| EP92306684A EP0526084A1 (en) | 1991-07-24 | 1992-07-22 | Insulated gate bipolar transistor and method of fabricating same |
| US08/148,628 US5372954A (en) | 1991-07-24 | 1993-11-08 | Method of fabricating an insulated gate bipolar transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18456591 | 1991-07-24 | ||
| JP3-184565 | 1991-07-24 | ||
| JP4081918A JP2689047B2 (ja) | 1991-07-24 | 1992-04-03 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0590593A true JPH0590593A (ja) | 1993-04-09 |
| JP2689047B2 JP2689047B2 (ja) | 1997-12-10 |
Family
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|---|---|---|---|
| JP4081918A Expired - Lifetime JP2689047B2 (ja) | 1991-07-24 | 1992-04-03 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
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|---|---|
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| JP (1) | JP2689047B2 (ja) |
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